CN110535619A - 多速率数字传感器同步 - Google Patents

Abstract

本公开涉及一种用于传感器与处理器布置的多速率同步的系统和方法，所述传感器提供数字传感器输出信号，所述处理器布置根据处理算法来处理所述数字输出信号并且提供处理器输出信号，所述方法包括：操作所述数字传感器，从而以第一采样速率提供所述传感器输出信号；和操作所述处理器布置，从而以第二采样速率提供处理器输出信号。所述第二采样速率是所述第一采样速率的整数倍。

Description

多速率数字传感器同步

技术领域

本公开涉及用于多速率数字传感器同步的系统和方法(通常被称为“系统”)。

背景技术

当关于数字处理器利用数字传感器时，所述处理器需要当来自所述传感器的新数据变得可用时的信息，以便执行对由所述处理器执行的数据评估算法的更新。如果所述处理器接收延迟的或不与数据处理算法的处理周期或偏离所述传感器的采样速率的采样速率同步的传感器数据，则所述数据处理算法的性能可能恶化。在利用数字传感器的一般系统中，所述数据处理算法与所述传感器异步地操作。例如包括道路噪音消除(road noisecancellation；RNC)算法的主动噪音消除(active noise cancellation；ANC)算法的多种算法需要来自相应的声学或加速度传感器的数据的输入与算法结果的输出之间的低等待时间。因此，需要允许使数字传感器与具有小的总等待时间的后续数字数据处理同步的同步机制。

发明内容

本公开涉及一种用于传感器与处理器布置的多速率同步的示例方法，所述传感器提供数字传感器输出信号，所述处理器布置根据处理算法来处理数字输出信号并且提供处理器输出信号。所述方法包括：操作所述数字传感器，从而以第一采样速率提供所述传感器输出信号；和操作所述处理器布置，从而以第二采样速率提供处理器输出信号。所述第二采样速率是所述第一采样速率的整数倍。

本公开涉及一种用于传感器与处理器布置的多速率同步的示例系统，所述传感器被配置成提供数字传感器输出信号，所述处理器布置被配置成根据处理算法来处理数字输出信号和提供处理器输出信号。所述数字传感器还被配置成以第一采样速率提供所述传感器输出信号。所述处理器布置还被配置成以第二采样速率提供所述处理器输出信号。所述第二采样速率是所述第一采样速率的整数倍。

所属领域的技术人员在检查以下详细描述和附图后将了解或变得了解其他系统、方法、特征和优点。意图是所有这些额外的系统、方法、特征和优点将包括在本说明书内，在本发明的范围，并且受以下权利要求保护。

附图说明

可以参考以下图式和描述来更好地理解所述系统。图中的部件未必按比例，着重点反而在于图示本发明的原理。此外，在所述图中，相似的参考数字指示不同视图中的相应部分。

图1是图示示例性多速率系统的一般结构的示意图。

图2是图示图1所示的示例性多速率系统的更详细结构的示意图。

图3是图示在同步脉冲与最后内插的输出之间出现的等待时间的信号对时间图。

图4是图示一个处理器/一个集成电路实现方式中的示例性多速率系统的结构的示意图。

图5是图示图4所示的示例性多速率系统的更详细结构的示意图。

图6是图示示例性同步方法的时序的信号对时间图。

图7是图示另一示例性同步方法的时序的信号对时间图。

图8是图示另一示例性同步方法的时序的信号对时间图。

图9是图示另一示例性同步方法的时序的的信号对时间图。

图10是图示一个处理器/一个集成电路实现方式中的示例性多速率系统的结构的示意图。

图11是图示图10所示的示例性多速率系统的更详细结构的示意图。

图12是图示包括中断延迟的示例性同步方法的时序的信号对时间图。

具体实施方式

传感器是目的在于检测条件、事件或环境的变化和生成相应信息(例如，恰当类型的包括模拟信号或数字信号的光学、声学或电气信息，例如数据流)的装置、模块或子系统。数字传感器是电子传感器，其中数据转换和数据传输是以数字方式、例如以二进制格式执行。(数字)处理器或处理单元是对来自存储器和例如传感器的外部装置中的至少一者的某外部数据或数据里执行操作的电子电路。处理器可以专门用于特定任务，并且因而可以与包括其他处理器的额外硬件组合。因此，处理器布置包括一个或多个处理器(处理器单元)。处理器的操作可以通过由软件分配的指令来控制，所述软件可以实现包括自适应算法的一种或多种算法。算法是如何解决一类问题的明确规范。算法能够执行计算、数据处理和自动推理任务。算法能够在有限量的空间和时间内并且以用于计算函数的定义明确的正式语言来表达，例如软件。从初始状态和初始值开始，指令描述在执行时进行有限数目个定义明确的连续状态而最终生成“输出”并且以最后结束状态终止的计算。从一个状态到下一个状态的转变未必是确定的。

用于处理来自不能以信号处理算法的(目标)采样速率提供数据的数字传感器的数字信号(例如，数据流)的信号处理算法可以被定期触发，以允许来自数字传感器的输入数据信号(传感器数据)以同步多速率方式被接收。举例来说，在单个处理器体系结构中，包括上述信号处理例程的内部软件可以生成对传感器收发器的允许以多速率同步方式来处理数据的触发请求。举例来说，在例如主要或主控处理单元的处理器在采样速率方面不能支持传感器(例如，传感器的收发器)的信号处理体系结构中，所述体系结构可以通过额外处理器(例如，可以充当收发器主机的主机或从属处理单元)来扩展。此外，在主要处理器和主机处理器中的至少一者中实现的特殊软件例程可以生成对传感器收发器的允许在传感器、传感器收发器、主机处理器和主要处理器之间以多速率同步方式来处理数据的触发请求。

为了说明本文中所描述的同步机制对等待时间和复杂度造成的增强，单个处理器解决方法被用作基线参考。所述同步机制可以用硬件、软件或硬件与软件的组合来实现。利用例如多速率与同步技术，由数字传感器提供的任何传感器数据将与信号处理算法的目标采样速率对准。如在双处理器系统中，两个处理器可以包括在不同的集成电路(IC)中，IC间通信边界和另外的采样速率转换冲突可能出现，这些冲突也能够用这种同步机制克服，以允许经由(任选)传感器收发器的从数字传感器到算法处理单元的的低复杂度和低等待时间数据传输。

参考图1，用于同步数字传感器101的示例性基本系统100包括传感器收发器102，所述传感器收发器经由被配置成将数据从数字传感器101传送到传感器收发器102的数据线103、被配置成将同步信号从传感器收发器102传送到数字传感器101的同步信号线104和看情况例如电力供应线的其他线(未示出)耦合到数字传感器101。数字传感器101可以是输出数字信号并且将物理实体转换成数字信号的任何传感器。这些传感器包括传声器和加速度传感器。处理器105也经由用于将数据从传感器收发器102传送到处理器105的数据线106、被配置成将同步信号从传感器收发器102传送到处理器105并且反之亦然的同步信号线107和看情况例如电力供应线的其他线(未示出)与传感器收发器102耦合。可以实现为软件的算法108(例如，ANC、RNC或任何其他算法)将由处理器105执行，所述处理器相应地处理来自传感器收发器102的数据(流)，以建立例如针对例如RNC的ANC的控制单元。实现为硬件、软件或两者的组合的同步程序109将由处理器单元105执行，所述处理器单元经由同步信号线107与传感器收发器102交换同步信号并且经由(物理或虚拟)传感器收发器线110与算法108交换另外的同步信号。

因此，建立一种多速率系统，所述多速率系统在数字传感器101、传感器收发器102和算法108中的至少两者例如发散采样速率。这种多速率系统利用整数分数和/或倍数的系统时钟作为发散采样速率，如此具有几个益处：多速率时钟之间的重采样将在不进行使用一般采样速率转换或抽取/内插技术的异步采样速率转换的情况下进行。此外，在信号内容已经带宽受限并且采样定时是从同步标记得知的情况下，或在传感器数据能够在整个算法处理中维持其原始(多速率)采样速率，使得仅需要到目标采样速率的内插的情况下，采样速率抽取未必需要抗混叠滤波器。

参考图2在下文说明一示例情形，所述示例情形是关于用于说明目的的单处理器系统，但是也能够应用于双处理器系统以及其他单处理器系统。用于同步数字传感器201的另一示例性系统200包括传感器收发器202(例如，数字传感器Tx/Rx单元)，所述传感器收发器经由被配置成将数据从数字传感器201传送到传感器收发器202的数据线203(例如，传感器总线)、被配置成将同步信号(例如，SYNC脉冲)从传感器收发器202传送到数字传感器201的同步信号线204和看情况例如电力供应线的其他线(未示出)耦合到数字传感器201。处理器205也经由用以将数据从传感器收发器202传送到处理器205的数据线206(例如，外围接口)、被配置成将同步信号(例如，Tx/Rx同步信号或外围接口的一个或多个信号)从处理器205传送到传感器收发器202的同步信号线207和看情况例如电力供应线的其他线(未示出)与传感器收发器202耦合。举例来说，如果外围接口被用于同步，则外围接口的串行外围接口(serial peripheral interface；SPI)和通用异步接收器发射器(universalasynchronous receiver transmitter；UART)中的至少一者可以用于数据传输，并且SPI、UART和通用输入/输出(general purpose input/output；GPIO)中的至少一者可以用于同步。

来自数字传感器201的数据流具有传感器采样速率FS_S，并且传感器相同的采样速率FS_S也被用于传感器收发器202中并且用于算法处理。然而，处理器205利用不同的采样速率，例如，处理器采样速率FS_T，并且算法输出应被上采样(重采样)到处理器采样速率FS_T，假设所述处理器采样速率是目标采样速率。假如目标(处理器)采样速率FS_T是整数倍M的处理器采样速率FS_S，其中M和N是整数，则可以涉及多速率技术：

为了传感器采样速率FS_S的同步，可以使用同步标记(触发器)。在通过多速率时钟发生支持的传感器采样速率FS_S的每个新时钟事件之后，同步信号是通过相应的同步程序生成。同步信号可以用于触发包括在数字传感器201中的数据采集控制器(未示出)或触发接着请求下一个传感器样本的传感器收发器202，或直接触发包括在数字传感器201或传感器收发器202中的传感器收发器控制器(未示出)，其中所述传感器收发器控制器可以将所述同步标记(触发器)转发到数字传感器201。假设，传感器收发器202和数字传感器201已经通过包括在处理器205中的传感器初始化单元208经由外围单元209(例如，传感器硬件外围单元)正确地初始化。外围单元209也与数据线206操作性地耦合，并且包括在处理器205中。此外，假设正确的启动序列和传感器操作受传感器诊断单元210监督，所述传感器诊断单元也包括在处理器205中并且与外围单元209操作性地耦合。

举例来说，物理同步脉冲可以经由线单独地传送，所述线可以平行于传感器总线203连接或可以并入传感器总线203中，以请求来自数字传感器201的具有传感器采样速率FS_S的新传感器数据样本。传感器样本不可以在同步脉冲出现之后直接解码，这是因为相当大的时间周期在传感器数据流从数字传感器201到传感器收发器202和经由线206(处理器外围接口)从传感器收发器202到传感器数据采集与解码单元211的传送期间失效，然而，所述时间周期是在数字传感器201和传感器收发器202内定义并得知。因此，传感器数据样本只在传感器同步延迟补偿单元212已经释放传感器数据样本以供从传感器数据采集与解码单元211传送到算法处理单元213时有效。

由于总共用于传感器延迟补偿和算法处理的时间与传感器数据采样速率FS_S的时间周期T_S相比更重要却较小，因此算法处理完全，并且算法处理的结果在请求下一个传感器样本之前可用。紧接在算法处理结果可用之后，对处理器采样速率FS_T的重采样(上采样)能够被触发，其中可以应用简单的内插技术，包括用于抗混叠处理的低通滤波。上采样可以在处理器205的上采样单元214中执行，所述上采样单元从算法处理单元213接收具有传感器采样速率FS_S的输出数据流并且从处理器205的目标采样速率时钟发生单元215接收具有目标采样速率的时钟信号，所述目标采样速率是处理器采样速率FS_T，以提供具有处理器(目标)采样速率FS_T的输出数据流。还将具有处理器采样速率FS_T的时钟信号供应到多速率时钟发生器单元216，所述多速率时钟发生器单元根据例如FS_T＝M·FS_S从时钟信号生成具有传感器采样速率FS_S的时钟信号。将具有传感器采样速率FS_S的时钟信号供应到同步脉冲发生单元217。

同步脉冲发生单元217生成同步脉冲信号并且将所述同步脉冲信号供应到同步信号线207、传感器数据采集与解码单元211和传感器同步延迟补偿单元212。此外，指示数据采集与解码已经完成的信号将在数据采集与解码操作结束时由传感器数据采集与解码单元211发送到传感器同步延迟补偿单元212。对应于传感器数据采样速率FS_S的时间周期T_S和对应于处理器数据采样速率FS_T的时间周期T_T能够描述如下：

在双处理器系统中，传感器数据触发单元、传感器数据采集与解码单元、初始化单元和诊断单元可以在收发器主机处理器中实现(主机处理器和双处理器系统在图2中未示出)。

在对应于传感器数据采样速率FS_S的时间周期T_S内的传感器数据请求与在对应于处理器数据采样速率FS_T的时间周期T_T内可获得的来自算法处理的相应输出之间的等待时间定义传感器到输出等待时间t_{Sensor→Output}。在例如ANC(RNC)系统的特定应用中，这个等待时间对于整个系统的成功操作至关重要。随着等待时间沿着数据信号路径累积，小到几乎没有的等待时间应当在所述路径上生成，如图3所示的图中所图示。举例来说，沿着信号处理链，第一，导致等待时间t_Sync-Pulse的物理同步脉冲(SYNC脉冲)生成，由此数字传感器本身已经受等待时间t_Sensor影响，这是因为传感器将待传感的物理量转换成数字域信号并且应用某一传感器特定信号调节需要时间。第二，触发新的传感器样本和将所述样本从数字传感器传送到传感器收发器生成等待时间t_{Sensor→Tx/Rx}。第三，一旦数据到达传感器收发器，传感器数据流即被处理器获取并且解码成传感器数据样本，所述解码生成等待时间t_Decode。因为从传感器的数据传送可能受抖动和例如所涉及硬件的定时条件的定时偏差影响，所以可以认为被称为等待时间t_Offset的特定偏移时间保证数据传送在将传感器数据样本用于算法处理中之前已经完成。

算法处理可以涉及包括自适应应用的任何算法。在例如ANC应用的这些应用中，传感器数据可以用作输入到多输入多输出(MIMO)有限冲激响应(finite impulse response；FIR)滤波器矩阵中的回声或参考数据，如此可能消耗被称为等待时间t_Process的处理时间。最后，可以通过例如后续具有低通滤波的采样保持或采样零程序对处理结果进行内插，以减少抗混叠效应。内插本身不会添加大的等待时间，但是低通滤波可以生成显著的等待时间t_Low-Pass。传感器到输出等待时间t_{Sensor→Output}因此能够描述如下：

t_{Sensor→Output}

＝t_Sensor+t_Sync-Pulse+t_{Sensor→Tx/Rx}+t_Tx/Rx→DAQ+t_offset+t_Decode+t_Process+t_Low-Pass

请注意，用于传感器数据流传送和解码的时间与在传感器末端处用于数据处理和用于低通滤波所用的时间相比不明显或甚至可忽略。因为传感器末端处的等待时间是硬件相关的，所以所述等待时间不容易改善，因此可能需要采取另外的措施来减小由数据处理和低通滤波导致的等待时间。

参考图4，在示例性实现方式中，K个数字传感器收发器401(K是整数并且K≥1)可以经由N个传感器收发器单元402(N是整数，1≤N≤K)直接连接到算法处理单元403，例如数字信号处理器(DSP)。举例来说，N个传感器收发器单元402在一侧经由传感器总线404和同步脉冲线405连接到K个数字传感器收发器401，而在另一侧经由外围接口406和收发器同步线407连接到算法处理单元403。算法处理单元403可以集成到单独的IC 408中。视数字传感器的数目K而定，能够确定所需的传感器收发器单元的数目N，这是因为每个传感器收发器只能处理有限数目个数字传感器。单个集成电路(IC)设计的处理器可以连接到数字传感器、传感器收发器和IC外围，如图4中所描绘。

这种实现方式能够用符合PSI-5规范v2.1的传感器操作。UART可以用作外围(单元)，UART可以插入收发器与处理器之间以允许链式直接存储器存储(DMA)。外围传感器接口(PSI5)是用于汽车传感器应用的接口。PSI5是基于用于外围气囊传感器的现有传感器接口的开放标准，已经在数百万的气囊系统中得到证实。因此，PSI5是用于汽车传感器引用的灵活、可靠的通信标准。PSI5的主要特征是在最低的可能实现开销和成本下的高速度且高可靠性的数据传送。PSI5覆盖数字汽车接口的低端区段的要求，并且为多个传感器应用提供通用且灵活的解决方法。PSI5提供双线电流接口、曼彻斯特编码数字数据传输、125kbps或任选189kbps的高数据传输速度、关于电磁兼容性(electro-magnetic compatibility；EMC)的高稳健性和低发射、宽范围的传感器供电电流、可变数据字长(具有一位粒度的10到28位)、异步或同步操作、不同的总线模式和双向通信。更新版本2.1包括对物理和数据链路层参数的更新，以便扩展PSI5接口的应用领域。

图5图示关于图4所描述的基本系统的示例性、更详细的信号流结构，其中K＝1并且N＝1。图5所示的系统类似于图2所述的系统，但是图5所示的系统的处理器501不同于图2所示的处理器205如下：传感器初始化单元208、外围单元209传感器和诊断单元210已被省略，并且传感器数据采集与解码单元211已经被以下各项替换：传感器初始化与数据采集单元502，所述单元接收来自收发器202的数据流；和数据解码单元503，所述单元连接在传感器初始化与数据采集单元502与算法处理单元213之间。替代指示数据采集与解码已经完成的信号，传感器同步延迟补偿单元212接收来自传感器初始化与数据采集单元502的指示数据采集已经完成的信号，和来自数据解码单元503的指示解码已经完成的信号。基于来自多速率时钟发生器单元216的具有传感器采样速率FS_S的时钟信号，例如包括一个或多个同步脉冲的同步信号将由同步脉冲发生单元217生成并且被分配到传感器收发器202和传感器同步延迟补偿单元212。同步脉冲发生单元217还生成用于在传感器初始化与数据采集单元502中触发数据轮询的信号。

当数据由同步脉冲发生单元217请求时，UART(即外围接口206)请求收发器侧上的数据传送。一旦传感器收发器202已执行同步的位流请求并且例如经由PSI-5总线进行传输，传感器收发器202即自动地开始经由UART(外围接口206)的样本数据传送，所述样本数据传送可以经由UART DMA中断服务例程(interrupt service routine；ISR)直接在相反侧获取，并且不涉及任何额外的软件。在DMA中断期间，接收传感器数据并且准备好进行解码和多速率算法处理。

图6描绘PSI-5总线信号、收发器信号Rx/Tx、UART信号、ISR信号和音频中断的信号电平时间图。在这个实例中，以对于音频应用可以是48kHz的处理器采样速率FS_T对处理器501计时，而以可以是1.5kHz的频率FS_S对传感器和传感器处理计时。适合在这种环境中操作的示例性多速率系统可以具有M＝32，这意味所述多速率系统以48kHz每四个样本生成音频中断，使得在时间周期T_S期间，总共八个音频中断可供算法处理使用。在第一时隙中，同步脉冲(SYNC脉冲)被触发，从而开始经由UART和PSI-5收发器的传感器数据采集的等待时段，直到在第5时隙中获得传感器数据。为安全起见，延迟补偿单元可以使用固定计时方案，根据例如所述固定计时方案，在第6时隙中执行传感器数据解码，并且在第7时隙中执行算法处理。在同一个时隙中，内插机制可以将通过处理器时钟频率FS_T设定的时域中的第25个样本更新到最新处理结果S_N。由于在所有时隙中应用了通过抗混叠滤波器进行的低通滤波，因此处理结果可按目标采样速率在25个样本之后获得，所述目标采样速率是处理器采样速率FS_T。

通过重新组织上述处理步骤，复杂度和等待时间能够得到改善，即减少。如果传感器数据解码未在处理器采样速率FS_T的专用音频时隙中执行，则经处理的传感器数据(即，传感器数据的处理的结果)可以提前一个时隙输出。传感器数据解码可以移位到UART数据接收ISR。如果传感器数据的类型是预定义的，则ISR可以通过将传感器数据解码减少到几个静态操作来补偿额外的处理复杂度。针对音频应用，处理器再次以48kHz的处理器时钟频率FS_T操作，而传感器和传感器数据处理应以传感器时钟频率FS_S＝1.5kHz执行。

为了改善系统的等待时间，如果传感器数据解码未在专用的音频任务时隙中执行，则经处理的传感器数据输出能够提前一个时隙提供。参考图7，传感器数据解码可以移位例如到UART数据接收ISR。如果传感器数据的类型是预定义的，则ISR可以通过将传感器数据解码减少到几个静态操作来补偿额外的计算复杂度。针对音频应用，处理器单元再次以处理器采样速率FS_T＝48kHz操作，而传感器计时和传感器数据处理以传感器采样速率FS_S＝1.5kHz进行。能够建立M等于32的多速率系统，其中音频中断以48kHz每四个样本出现，并且总共八个音频中断可在时间周期T_S内获得以用于算法处理，如图7所示。在第一时隙中，同步脉冲(SYNC脉冲)被触发，从而开始经由UART和PSI-5收发器的传感器数据采集的等待时段，直到在第5时隙中获得传感器数据。为安全起见，延迟补偿单元可以使用固定计时方案，根据例如所述固定计时方案，算法处理在第6时隙中执行。在同一个时隙中，内插机制可以将通过处理器时钟频率FS_T设定的时域中的第21个样本更新到最新处理结果S_N。由于在所有时隙中应用了通过抗混叠滤波器进行的低通滤波，因此处理结果可按目标采样速率在21个样本之后获得，所述目标采样速率是处理器采样速率FS_T。如可见的，这是处理器采样速率FS_T的4个样本的等待时间提高，这在本实例中相当于83.33μs的时间增益。

这种结果还能够用如图8所示的替代机制实现。如果传感器数据解码未在处理器采样速率FS_T的专用音频时隙中执行，则经处理的传感器数据(即，传感器数据的处理的结果)可以提前一个时隙输出。传感器数据解码再次改为移位到UART数据接收ISR。如果传感器数据的类型是预定义的，则ISR可以通过将传感器数据解码减少到几个静态操作来补偿额外的计算复杂度。另外，多输入多输出(MIMO)系统的有限冲激响应(FIR)滤波器计算矩阵将复杂度分配在两个传感器数据包A和B之间。举例来说，一个FIR矩阵的处理复杂度可以划分成两个FIR矩阵，但对总的计算复杂度没有危害。能够认为对半分的FIR矩阵的计算复杂度几乎是整个FIR矩阵的一半。针对音频应用，处理器再次以48kHz的处理器时钟频率FS_T操作，而传感器和传感器处理以传感器时钟频率FS_S＝1.5kHz执行。

能够建立M等于32的多速率系统，其中音频中断以48kHz每四个样本出现，并且总共八个音频中断可在时间周期T_S内获得以用于算法处理。在第一时隙中，同步脉冲(SYNC脉冲)被触发，从而开始经由UART和PSI-5收发器的传感器数据采集的等待时段，直到在第3时隙中获得经解码的传感器数据包A和在第5时隙中获得经解码的传感器数据包B。延迟补偿单元可以使用固定计时方案，根据例如所述固定计时方案，算法处理将在第4时隙中部分地执行并且在第6时隙中部分地执行。尽管最终处理结果可在第6时隙中获得，但是FIR矩阵处理复杂度可以加以优化，并且分配在两个时隙之间，而不是在一个时隙中执行全部处理。这样，每时间的处理操作的峰值数目(例如，百万条指令每秒(MIPS))能够减半。在第6时隙中，内插机制可以将通过处理器时钟频率FS_T设定的时域中的第21个样本更新到最新处理结果S_N。由于在所有时隙中应用了通过抗混叠滤波器进行的低通滤波，因此处理结果可按目标采样速率在21个样本之后获得，所述目标采样速率是处理器采样速率FS_T。在这里，等待时间也能够提高处理器采样速率FS_T的4个样本，这在本实例中相当于83.33μs的时间增益。

在图9所示的另一实例中，经处理的传感器数据输出并且保持在第7时隙中，并且传感器数据解码未在处理器采样速率FS_T的专用音频时隙中执行。传感器数据解码再次改为移位到UART数据接收ISR。如果传感器数据的类型是预定义的，则ISR可以通过将传感器数据解码减少到几个静态操作来补偿额外的处理复杂度。另外，多输入多输出(MIMO)系统的有限冲激响应(FIR)滤波器计算矩阵将复杂度相等地、即根据50:50比分配在两个传感器数据包A和B之间。在这里，一个FIR矩阵的处理复杂度可以划分成四个FIR矩阵，但对总的计算复杂度没有危害。能够认为四分的FIR矩阵的计算复杂度近似是整个FIR矩阵的计算复杂度的四分之一。在这里，针对音频应用，处理器还以48kHz的处理器时钟频率FS_T操作，而传感器和传感器处理以传感器时钟频率FS_S＝1.5kHz执行。

能够建立M等于32的多速率系统，其中音频中断以48kHz每四个样本出现，并且总共八个音频中断可在时间周期T_S内获得以用于算法处理。在第一时隙中，同步脉冲(SYNC脉冲)被触发，从而开始经由UART和PSI-5收发器的传感器数据采集的等待时段，直到在第3时隙中获得经解码的传感器数据包A和在第5时隙中获得经解码的传感器数据包B。延迟补偿单元可以使用固定计时方案，根据例如所述固定计时方案，算法处理将在第4时隙、第5时隙、第6时隙、第7时隙中部分地执行。尽管最终处理结果可在第7时隙中获得，但是FIR矩阵计算复杂度可以加以优化，并且分配在四个时隙之间，而不是在一个时隙中执行全部处理。利用FIR矩阵的四分之一，在第4时隙和第5时隙中处理传感器数据包A的相应半部分，并且在第5时隙和第6时隙中处理传感器数据包B的相应半部分。

这样，每时间的计算操作的峰值数目(例如，百万条指令每秒(MIPS))能够减小到四分之一。在第7时隙中，内插机制可以将通过处理器时钟频率FS_T设定的时域中的第21个样本更新到最新处理结果S_N。尽管未能实现等待时间改善，但是峰值计算复杂度几乎是可达成最优值的一半，这是因为FIR矩阵计算可以相等地分布在全部八个时隙中。将每时间的处理操作的峰值数目减小到四分之一允许使用更复杂的MIMO系统或在更小并且更具成本效益的处理器上实现现有算法。

参考图10，在现有体系结构中，由于各种原因，可能不能用满足传感器外围要求的处理器来替换主要算法处理器。因此，可能需要增强此类现有体系结构，以便使这些体系结构适合数字传感器，并且因此在例如现有IC的现有硬件平台上实现额外特征和功能。一种方法是利用第一IC 1001中的额外处理器A以及特征化被称为处理器B的现有处理器的第二IC 1002，现有处理器在本实例中是DSP并且可能由于硬件限制而关于串行外围设备完全拉伸。使得仅辅助音频接口可用。第一IC 1001经由TDM数据总线1003和延迟的同步脉冲线1004连接到第二IC 1002。类似于如图4所示的单个IC，第一IC 1001经由传感器收发器连接到传感器。因此，N个传感器收发器单元402在一侧上经由传感器总线404和同步脉冲线405连接到K个数字传感器401，并且在另一侧上经由外围接口406和收发器同步线407连接到第一IC 1001。另外，DSP可能天然地只支持具有48kHz音频采样速率的时分复用(TDM)接口。还假设多速率系统只能够用软件来建立，其中M＝32。IC 1001可以托管现场可编程门阵列(FPGA)，FPGA容易适应不同的环境和低成本，并且在这里可以应用为IC002(即，DSP)与传感器收发器402之间的伴随主机收发器。

如图10所示的设计即使在具有复杂度体系结构时也允许低复杂度和低等待时间的多速率同步传感器数据采集与处理，但是可以进一步增强，例如这是因为数字传感器数据同步脉冲由第一IC 1001生成，所述第一IC是传感器采样速率FS_S和目标采样速率FS_T之间的接口，并且可以经由DSP标准TDM多信道音频接口链接到第二IC 1002，以目标采样速率FS_T操作。因此，第一IC 1001可以处理传感器数据触发和读取，并且在已接收到新样本之后立即在TDM接口上仅发出新传感器数据以用于第一IC 1001中的DSP。由于以目标采样速率FS_T操作的TDM接口上的新传感器数据的更新速率是TDM采样速率的1/M，因此第一IC 1001解码并且保持TMD接口上的最后一个样本，直到更新的传感器样本可获得。

图11更详细地图示具有两个IC中的两个处理器的示例性实现方式。可以是第一IC1101中的FPGA的第一处理器A经由TDM数据总线1103和延迟同步脉冲线1104操作性地与特征化第二处理器B的第二IC 1102耦合，所述第二处理器在本实例中是DSP。第一IC 1101经由传感器收发器202连接到传感器201(图11中未示出)，所述传感器收发器202类似于图5中示出的单个处理器/单个IC实现方式。特别地，N个传感器收发器单元202在一侧上经由传感器总线204(图11中未示出)和同步脉冲线205(图11中未示出)连接到K个数字传感器201，而在另一侧上经由外围接口206和收发器同步线207连接到第一IC 1101。

第一IC 1101可以包括：传感器初始化与数据采集单元1105，所述传感器初始化与数据采集单元从收发器202接收数据流；和数据解码与采样保持单元1106，所述数据解码与采样保持单元以传感器采样速率FS_S操作，并且连接在传感器初始化与数据采集单元1105与从属串行音频数据接口1107之间。从属串行音频数据接口1107以目标采样速率FS_T将信号输出到TDM数据总线1103并且输送到多速率时钟发生器单元1108。基于由速率时钟发生器单元1108以传感器采样速率FS_S输出的时钟信号，例如同步脉冲的同步信号由同步脉冲发生单元1109生成，并且分配到传感器收发器202和分配到延迟补偿单元1110。同步脉冲发生单元1109还生成用于触发传感器初始化与数据采集单元1105中的数据轮询的信号。延迟补偿单元1110还可以接收来自寄存器1111的预定义定时器值，并且向延迟同步脉冲线1104提供延迟的同步脉冲。

第二IC 1102可以包括主控串行音频数据接口1112，所述主控串行音频数据接口以对应于处理器采样速率(即，目标采样速率FS_T)的时钟频率接收TDM数据总线1103上的信号和目标时钟信号，并且输出传感器数据流。目标时钟信号由时钟发生器1113生成，所述时钟发生器还向多速率重采样(内插)单元1114供应目标时钟信号。多速率重采样(内插)单元1114还操作性地耦合到算法处理单元1115并且以传感器数据速率FS_S从所述算法处理单元接收传感器数据信号，并且以目标频率FS_T输出最终的数据流。算法处理单元1115操作性地耦合到多速率重采样单元1116。多速率重采样单元1116与以下各者操作性地耦合：主控串行音频数据接口1112，所述多速率重采样单元从主控串行音频数据接口1112接收传感器数据流；和同步脉冲中断处理程序1117，所述多速率重采样单元从同步脉冲中断处理程序1117接收中断服务请求(interrupt service request；IRQ)。同步脉冲中断处理程序1117与延迟同步脉冲线1104操作性地耦合以用于接收延迟的同步脉冲。

参考图12，在DSP侧上，如果正确定时是在新传感器样本在TDM接口上发出不久之后得知，则能够从TDM接口获得传感器样本。因此，例如FPGA的第一处理器生成延迟的同步脉冲，以触发例如DSP的第二处理器的中断。这种中断可以用于使用基于测量结果的预定义定时值和传感器与收发器数据单定时要求而使DSP相对于传感器同步脉冲、传感器数据位流输送与采集延迟同步。

以传感器采样速率FS_S请求传感器数据时的时间点与以目标采样速率FS_T获得算法处理结果时的时间点之间的等待时间可以确定传感器到输出等待时间。具体而言，对于ANC系统，例如RNC系统，这个等待时间是整个系统成功的关键因素。几乎没有等待时间应当如此地损失。沿着处理链，第一，生成导致等待时间t_SYNC的物理同步脉冲。然而，数字传感器本身已经受等待时间t_Sensor影响，这是因为传感器将待传感的物理量转换成数字域信号并且应用某一传感器特定信号条件需要时间。第二，触发新的传感器样本并且将所述样本从数字传感器传送到传感器收发器生成等待时间t_{Sensor→Tx/Rx}。第三，一旦到达传感器收发器，即通过处理器来采集传感器数据流并且将所述传感器数据流解码成传感器数据样本，所述解码生成等待时间t_Decode。因为从传感器的数据传送可能受抖动和例如所涉及硬件的定时条件的定时偏差影响，所以可以认为特定偏移时间t_offset保证数据传送在将传感器数据样本用于算法处理中之前已经完成。传感器数据样本能够在TDM流上发出到DSP。

TDM处理本身也需要时间，所述时间被称为等待时间t_TDM，这是因为可以应用例如乒乓(ping-pong)缓冲技术，并且样本可以用于算法处理。能够处理任何适当的算法。举例来说，在例如ANC或RNC的自适应应用中，传感器数据可以用作回声或参考数据，使得传感器数据可以输入到MIMO FIR滤波器矩阵中，其中信号处理需要时间，所述时间被称为等待时间t_Process。最后，根据例如关于低通滤波的“采样保持”或“采样零”方法对处理的结果进行内插，以抑制抗混叠效应。内插过程本身并不增加等待时间，但是低通滤波增加要考虑的等待时间t_Low-Pass。由于过程链包括两个单独处理器，因此等待时间不是简单地累积。

利用来自主机处理器的延迟的同步中断请求来实现同步，其中主要处理器可以使用标准GPIO线以触发中断。具有自身时序并且生成等待时间t_ISR的这种中断在新的有效传感器样本可在TDM流上获得后即通知主要处理器，并且可以具有传感器时钟频率FS_S的同步多速率方式用于算法处理。因此，主机处理器需要在传感器采样请求被触发之后等待被称为等待时间t_Delayed-SYNC的预定义时间，直到主要处理器同步中断能被触发。等待时间t_Delayed-SYNC能够描述如下：

t_Delayed-SYNC＝t_Sync-Pulse+t_{Sensor→Tx/Rx}+t_Tx/Rx→Host+t_offset+t_Decode+t_TDM-t_ISR

举例来说，并行地传送或集成在传感器总线中的物理同步脉冲最后与下层传感器采样速率FS_S同步地向数字传感器请求新的传感器样本。传感器到输出等待时间t_{Sensor→Output}因此能够描述如下：

t_{Sensor→Output}＝t_Sensor+t_Delayed-Sync+t_Process+t_Low-Pass

由于用于传感器延迟补偿加上算法处理的时间相当大，但与传感器采样速率周期时间T_S相比却较小，因此，计算结果可在请求下一个传感器样本之前获得。紧接在获得算法处理的结果之后，能够触发对处理器时钟频率FS_T的重采样/上采样，其中可以应用单个内插技术，从而将典型的低通滤波用于抗混叠保护。

能够看出，传感器位流输送与解码的时间消耗与在传感器侧损失的时间和用于算法处理和内插低通滤波的时间相比微不足道。因为，在传感器侧，等待时间是硬件相关的，而且不容易改善，所以等待时间改善措施将集中在算法处理和低通滤波上。举例来说，自适应算法可以包括ANC算法，例如RNC。另外可见，基于数字传感器上的多速率数据采集的同步机制允许在利用两个处理器单元时也具有低复杂度和低等待时间的传感器数据处理，其中所述处理器中的一个充当收发器主机，以便对本身将不能利用这种数字传感器技术操作的现有体系结构设计实现所述技术。对于关于不能以目标音频采样速率操作的数字传感器使用的任何算法，例如自适应算法，所述算法触发其处理例程，以便建立用于接收传感器数据的同步多速率方式。因此，在单个处理器环境中，内部软件例程将生成对传感器收发器的允许在多速率同步模式下处理数据的触发请求。尽管在上文主要关于单个处理器/单个IC设计来讨论对等待时间和复杂度作出的增强，但是所述增强也能够供如上文也说明的多个处理器/多个IC设计使用。

在双处理器系统中，一个处理器处理器充当收发器主机，并且由此改善例如自适应算法的算法的性能，这是因为算法只在最新的传感器数据可用于减小系统等待时间时执行，如此实现多速率处理。因此，没有额外的延迟、异步采样速率转换器(asynchronoussample rate converter；ASRC)或其他异步处理使总的系统性能降低。举例来说，如果所涉及的设计通过实现传感器等待时间几乎没有损失的多速率同步设计而在不危害性能的合理复杂度下具有足够的处理能力，但是不具有足够的外围资源，则所述技术还能够用于通过例如RNC的新特征来发展现有音频信号处理设计。

已出于说明和描述目的提供了对实施方案的描述。对所述实施方案的合适修改和改变可以根据以上描述来执行，或可以从实践所述方法获得。举例来说，除非另有说明，否则所描述的方法中的一个或多个可以由合适的装置和/或装置的组合来执行。所描述的方法和相关联动作也可以按照除本申请中所描述的次序以外的各种次序、并行地和/或同时地执行。所描述的系统实际上是示例性的，并且可以包括额外的元件和/或省略元件。

如本申请中所使用，以单数列举的和前面具有词“一”的元件和步骤应理解为不排除多个所述元件或步骤，除非说明这种牌粗。此外，对本公开的“一个实施方案”或“一个实例”的引用不意图被解释为排除也合并所列举的特征的额外实施方案的存在。术语“第一”、“第二”或“第三”等仅用作标签，而不是意图对所述术语对象的特定位置次序强加数字要求。

人们公认，如本文中公开的例如计算机、微处理器、信号处理器和微控制器的任何处理器可以包括任何数目的处理器单元、集成电路、存储器装置(例如，闪存、随机存取存储器(RAM)、只读存储器(ROM)、电可编程只读存储器(EPROM)、电可擦编程只读存储器(EEPROM)或前述各项的其他合适变体)和彼此共同作用以执行本文中公开的操作的软件。另外，所公开的任何控制器利用任何一个或多个微处理器来执行计算机程序，所述计算机程序体现在被编程以执行任何数目的所公开的功能的非暂时性计算机可读媒体中。此外，本文中提供的任何控制器包括外壳，和定位在所述外壳内的各种数目的微处理器、集成电路和存储器装置(例如，闪存、随机存取存储器(RAM)、只读存储器(ROM)、电可编程只读存储器(EPROM)、电可擦编程只读存储器(EEPROM))。所公开的计算机、处理器和控制器还包括基于硬件的输入端和输出端以用于分别从本文中公开的其他基于硬件的装置接收数据和将数据传输到本文中公开的其他基于硬件的装置。

尽管已经描述了本发明的各种实施方案，但是所属领域的普通技术人员将明白，更多的实施方案和实现方式在本发明的范围内是可能的。特别地，技术人员将认识到来自不同实施方案的各种特征的互换性。尽管已经在特定实施方案和实例的上下文中公开了这些技术和系统，但是将理解，这些技术和系统可以超出特别公开的实施方案扩展到其他实施方案和/或其用途和明显修改。

Claims (21)

1.一种用于传感器与处理器布置的多速率同步的方法，所述传感器提供数字传感器输出信号，所述处理器布置根据处理算法来处理所述数字输出信号并且提供处理器输出信号，所述方法包括：

操作所述数字传感器，从而以第一采样速率提供所述传感器输出信号，以及

操作所述处理器布置，从而以第二采样速率提供处理器输出信号，其中

所述第二采样速率是所述第一采样速率的整数倍。

2.如权利要求1所述的方法，所述方法还包括：

生成触发信号，所述触发信号在所述传感器输出信号的新样本可用时触发对所述传感器输出信号的处理，以及

将所述传感器输出信号的所述新样本输入到所述处理器布置中以用于处理所述传感器输出信号。

3.如权利要求2所述的方法，所述方法还包括：

延迟所述触发信号，所述触发信号在所述传感器输出信号的新样本可用时触发对所述传感器输出信号的处理。

4.如权利要求1到3中任一项所述的方法，其中所述处理器布置包括单个处理器，所述方法还包括利用所述单个处理器来处理所述传感器输出信号并使所述第二采样速率与所述第一采样速率同步。

5.如权利要求1到3中任一项所述的方法，其中所述处理器布置包括主要处理器和主机处理器，所述方法还包括利用所述主要处理器来处理所述传感器输出信号并且利用所述主机处理器使所述第二采样速率与所述第一采样速率同步。

6.如权利要求1到5中任一项所述的方法，其中所述传感器信号是包括来自所述传感器的数据的数据流，所述方法还包括对来自所述传感器的所述数据流的所述数据进行解码。

7.如权利要求6所述的方法，其中来自所述传感器的所述数据具有预定义的数据类型，并且由所述处理器布置在从所述传感器接收到所述数据流之后立即执行解码。

8.如权利要求1到5中任一项所述的方法，所述方法还包括补偿在根据所述算法对所述数字输出信号进行处理之前出现的延迟。

9.如权利要求8所述的方法，其中补偿所述延迟是基于固定补偿方案。

10.如权利要求1到9中任一项所述的方法，所述方法还包括内插所述处理器输出信号，内插所述处理器输出信号包括对所述处理器输出信号的采样进行低通滤波中的至少一者。

11.一种用于传感器与处理器布置的多速率同步的系统，所述传感器被配置成提供数字传感器输出信号，所述处理器布置被配置成根据处理算法来处理所述数字输出信号和提供处理器输出信号，其中：

所述数字传感器还被配置成以第一采样速率提供所述传感器输出信号，并且

所述处理器布置还被配置成以第二采样速率提供所述处理器输出信号，其中

所述第二采样速率是所述第一采样速率的整数倍。

12.如权利要求11所述的系统，其中所述处理器布置还被配置成：

接收触发信号，所述触发信号在所述传感器输出信号的新样本可用时触发对所述传感器输出信号的处理，以及

将所述传感器输出信号的所述新样本输入到所述处理器布置中以用于处理所述传感器输出信号。

13.如权利要求12所述的系统，其中所述处理器布置还被配置成：

延迟所述触发信号，所述触发信号在所述传感器输出信号的新样本可用时触发对所述传感器输出信号的处理。

14.如权利要求11到13中任一项所述的系统，其中所述处理器布置包括单个处理器，所述单个处理器被配置成利用所述单个处理器来处理所述传感器输出信号并使所述第二采样速率与所述第一采样速率同步。

15.如权利要求11到13中任一项所述的系统，其中所述处理器布置包括主要处理器和主机处理器，所述主要处理器被配置成处理所述传感器输出信号，并且所述主机处理器被配置成使所述第二采样速率与所述第一采样速率同步。

16.如权利要求11到15中任一项所述的系统，其中所述传感器信号是包括来自所述传感器的数据的数据流，所述方法还包括对来自所述传感器的所述数据流的所述数据进行解码。

17.如权利要求16所述的系统，其中来自所述传感器的所述数据具有预定义的数据类型，并且由所述处理器布置在从所述传感器接收到所述数据流之后立即执行解码。

18.如权利要求11到15中任一项所述的系统，其中所述处理器布置还被配置成补偿在根据所述算法对所述数字输出信号进行处理之前出现的延迟。

19.如权利要求8所述的系统，其中补偿所述延迟是基于固定补偿方案。

20.如权利要求11到19中任一项所述的系统，其中所述处理器布置还被配置成内插所述处理器输出信号，内插所述处理器输出信号包括对所述处理器输出信号进行采样和低通滤波中的至少一者。

21.一种包括指令的计算机程序产品，所述指令在程序由计算机执行时使所述计算机实行权利要求1到10中任一项所述的方法。