JP5392337B2 - センサ信号の処理装置 - Google Patents

Description

本発明は、エンジン制御用のセンサ信号の処理装置に関する。

エンジン制御用のセンサ信号には通常ノイズが重畳しており、正確なセンサ信号を取得するためにノイズを除去する為のフィルタが必要とされている。しかしノイズ除去のためにフィルタリングする場合、フィルタ処理による遅延時間が発生する。そのフィルタ遅延時間を補正する方法として特許文献１に示されるものがある。

特許文献１に示されるものでは、信号処理時のデジタルフィルタによる遅延時間補正方法として、ある区間のデジタルフィルタを介した全てのデータをＲＡＭに一旦記憶させ、記憶したデータについて、最後に記憶したデータから先頭のデータまで順に別のデジタルフィルタを介すことでデジタルフィルタ遅延時間を補正するようにしている。

また、車両用内燃機関では、一般にクランク角度に応じたエンジン制御が行われており、クランク角度に同期した正確なセンサ信号を取得することが必要とされている。しかしノイズ除去の為にセンサ信号をフィルタリングする必要がある為、フィルタ処理による遅延時間が発生する。そのフィルタ遅延時間を補正する手法として、特許文献２に示されるものがある。

特許文献２に示されるものでは、センサ信号を取得すると共に、その時点のクランク角度カウンタ値を取り込み、それらを対応させてメモリに記憶させておくことで任意のクランク角度のセンサ信号を取得する手段が述べられている。

特開２００８−１６９７２８号公報 特開２００５−２２０７９６号公報

しかしながら、上記した特許文献１及び２に示されるものでは、次のような点で課題がある。すなわち、特許文献１のものでは、ある区間のデジタルフィルタを介した全ての膨大なデータをＲＡＭに一旦記憶させ、最後に記憶したデータから先頭のデータまで順に別のデジタルフィルタを介すことでフィルタ遅延を補正している為、膨大なデータを全てＲＡＭに保管する必要がありＲＡＭに必要とされる記憶容量が膨大になり全体として高価になるという課題がある。

また、特許文献２のものでは、一定時間毎（例えば１０μｓｅｃ毎）のＡＤ変換データしか有しないため、取得したい任意のクランク角度のタイミングと一定時間毎（例えば１０μｓｅｃ毎）のＡＤ変換タイミングが一致しないことが予想される為、クランク角度に同期した正確なデータが取得できないという課題がある。

本発明は、上記事情を考慮してなされたもので、その目的は、任意のクランク角度に同期したセンサ信号を取得でき、且つ膨大な記憶容量のＲＡＭを設ける必要がないセンサ信号の処理装置を提供することにある。

請求項１に記載のセンサ信号の処理装置によれば、センサから出力されるセンサ信号は、ＡＤ変換手段および前記フィルタ手段を介してデジタル信号に変換され、一方、タイミング信号生成手段により、エンジンのクランク角度を表す信号からクランク角度に同期した信号が生成され、これをフィルタ手段の遅延時間で補正してデータ取得タイミング信号が生成される。演算手段は、データ取得タイミング信号の前後の期間において、デジタル信号に変換されたセンサ信号を複数個取得し、データ取得タイミング信号に同期したデータを演算により生成するので、演算をするための複数個のセンサ信号のデータを取得するだけで済むので膨大なデータを記憶する必要がなくなり、また取得した複数個のセンサ信号のデータに基づいてデータ取得タイミング信号に対応したデータを演算により求めるので、精度の良いデータを安価な構成で確実且つ迅速に求めることができる。

請求項２に記載のセンサ信号の処理装置によれば、上記発明において、ＡＤ変換手段を、ＡＤ変換を一定時間毎の周期で行う構成としたので、データ取得タイミング信号がどの時点で出力されても一定の精度でデータを演算処理することができる。

請求項３に記載のセンサ信号の処理装置によれば、上記各発明において、フィルタ手段をデジタルフィルタとしてＡＤ変換手段によりデジタル信号に変換されたセンサ信号をフィルタリングする構成としたので、センサ信号にノイズが含まれた状態でＡＤ変換させたデータについてデジタルフィルタを介してノイズを除去したセンサ信号として得ることができる。また、タイミング信号生成手段においては、デジタルフィルタの遅延時間のデータからデータ取得タイミング信号を生成することができる。

請求項４に記載のセンサ信号の処理装置によれば、上記各発明において、タイミング信号生成手段に、エンジンのクランク角度を表す信号から生成されたクランク角度に同期した信号に対して、フィルタの遅延時間を加算する手段を備える構成としたので、簡単な構成でフィルタの遅延を補正するためのタイミング信号を生成することができる。

請求項５に記載のセンサ信号の処理装置によれば、上記各発明において、演算手段により、タイミング信号生成手段により生成されたデータ取得タイミング信号を受信する前後の各１個のセンサ信号を用いてデータ取得タイミング信号に同期したデータを線形補間する演算により生成するので、演算に必要な最小限の個数である２個のデータを用いることでそれらの間のデータ取得タイミング信号に同期したデータを求めることができる。この場合、ＡＤ変換手段によるセンサ信号のサンプリングの間隔が短いほど線形補間による演算結果が正確になるので、精度良くデータを演算することができることになる。また、センサ信号の変動が少ない場合にはＡＤ変換手段によるサンプリング周期を長めに設定することもできる。

請求項６に記載のセンサ信号の処理装置によれば、上記各発明において、演算手段に、データ取得タイミングを含む前後の期間における複数個のフィルタ通過後のデータのみを記憶保持する記憶手段を設ける構成としたので、データを演算するのに必要な最小限のセンサ信号の記憶ができる記憶手段を設けた構成とすることができる。

請求項７に記載のセンサ信号の処理装置によれば、上記各発明において、フィルタ手段を、センサ信号の取得したい周波数帯における遅延時間が一定となるように構成したので、フィルタ手段を通過するセンサ信号の波形の歪をなくし、時間軸でほぼ一定の遅延時間をシフトさせることで位相の遅れ補償を精度良く行うことができる。

請求項８に記載のセンサ信号の処理装置によれば、上記各発明において、演算手段を、フィルタの遅延時間に加えて、他の信号処理に要する遅延時間を加算するように構成したので、フィルタ手段の遅延時間以外に発生する遅延時間の要素についても位相の遅れ補償をすることができる。例えば、他の回路を通過するのに要する時間として、ＡＤ変換手段における遅延時間などにも対応することができる。

請求項９に記載のセンサ信号の処理装置によれば、上記各発明において、フィルタ手段を、ノイズ除去のためのフィルタ特性を変更可能に構成したので、フィルタ手段による除去対象とする周波数帯域を所望の値に設定して適切なフィルタ特性を得ることができる。

請求項１０に記載のセンサ信号の処理装置によれば、上記各発明において、演算手段を、クランク角度に同期して生成された信号に対して加算する時間を変更可能に構成したので、遅延時間の補正について演算精度を向上させることができる。

請求項１１に記載のセンサ信号の処理装置によれば、上記各発明において、クランク角度に同期した信号を波形整形する波形整形手段を備えたので、クランク角度に同期した信号として立ち上がりタイミングなどがはっきりした精度の良い信号を得ることができ、正確なデータを演算により取得することができる。

請求項１２に記載のセンサ信号の処理装置によれば、上記各発明において、ＡＤ変換手段を、サンプリング周波数を変更可能に構成したので、サンプリング周波数を任意に設定できることにより、センサ信号の特性やノイズの環境などに応じてサンプリング周波数を必要且つ適切に設定して迅速且つ精度の良いデータの演算を行うことができる。

請求項１３に記載のセンサ信号の処理装置によれば、上記各発明において、ＡＤ変換手段、前記フィルタ手段、前記タイミング信号生成手段および前記演算手段を一体に設けた半導体集積回路として構成したので、全体として小型化を図ることができ、また、これによって信号伝達の遅延時間を短くすることができる。

請求項１４に記載のセンサ信号の処理装置によれば、上記各発明において、演算手段により演算されたデータ取得タイミングに同期したデータをシリアル通信にて出力するシリアル通信手段を備えたので、外部にデータを出力する場合に、外部接続端子の数を少なくすることができる。

請求項１５に記載のセンサ信号の処理装置によれば、上記各発明において、タイミング信号生成手段により生成されたデータ取得タイミングの信号を外部に出力するタイミング信号出力手段を備えたので、クランク角度と遅延時間加算後の信号を比較することにより遅延時間を計測することができ、クランク角度に同期して生成された信号が正常に出力されているか確認することができる為、異常が発生している場合にはこれを検出することができる。

請求項１６に記載のセンサ信号の処理装置によれば、上記各発明において、クランク角度に同期した信号を外部に出力するクランク信号出力手段を備えたので、クランクのセンサ信号からクランク角度に同期した信号が正常に出力されているか確認することができるようになり、異常が発生した場合でもこれを検出することができる。

第１実施形態を示す全体の電気的構成図 ＣＰＳ信号処理ルーチンのフローチャート フィルタの遅延時間の周波数特性を示す図 各部における信号の波形図 線形補間処理の説明図 第２実施形態を示す全体の電気的構成図

（第１実施形態）
以下、第１実施形態について図１〜図５を参照して説明する。
図１はセンサ信号処理装置１の電気的構成を示すもので、エンジンの気筒の筒内圧を検出するＣＰＳ（cylinder pressure sensor）２およびクランク角度に応じて信号を出力するＮＥ（number of engine speed）センサ３が接続されている。

ＣＰＳ２はエンジンの気筒内圧を検出してセンサ信号として出力するもので、そのセンサ信号は、センサ信号処理装置１の入力回路４に入力される。入力回路４は、位相固定用の抵抗５と、抵抗６ａおよびコンデンサ６ｂからなるアンチエイリアシングフィルタ６により構成されている。

入力回路４の出力であるアナログのセンサ信号Ｓ１ａ（図４中破線で示す曲線）は、ＡＤ変換手段としてのＡＤ変換回路（ＡＤＣ）７により一定時間ＴＡＤＣ毎にサンプリングされてデジタルのセンサ信号Ｓ１ｂ（図４中、Ｓ１ａの曲線上に位置する黒丸の点）に変換されたものがデジタルフィルタ８に入力される。一定時間ＴＡＤＣ毎にＡＤ変換したデジタルのセンサ信号Ｓ１ｄには不要な信号成分（ノイズ）が重畳している為、フィルタ手段としてのデジタルフィルタ８によりノイズ除去のフィルタ処理が行われ、ノイズが除去されたデジタルのセンサ信号Ｓ２（図４中太い実線で示す曲線上に位置する黒丸の点）を得る。デジタルのセンサ信号Ｓ２は、入力回路４の出力であるアナログのセンサ信号Ｓ１ａの位相に対してデジタルフィルタ８における遅延時間だけ遅れた信号として出力される。

デジタルフィルタ８は、アクティブ２次の低域通過フィルタとして構成され、カットオフ周波数Ｆｃは１ｋＨｚとなるように構成され、群遅延特性は図３に示すような周波数特性を有する。また、デジタルフィルタ８は、図示のように通過帯域周波数のうち０〜１２０Ｈｚの範囲で周波数成分の通過時間がほぼ同じ遅延時間となるように構成されている。センサ信号の使用周波数帯が１０〜１２０Ｈｚ程度であるから、周波数に無関係に一定の遅延時間で通過する。したがって、時間軸で遅延時間だけシフトされたセンサ信号となるので、波形の歪をほとんど生じない。

デジタルフィルタ８の出力であるデジタルのセンサ信号Ｓ２は、記憶手段であるＲＡＭ９に順次入力される。ＲＡＭ９は２個のデータ記憶エリアＲＡＭａおよびＲＡＭｂを有するもので、デジタルフィルタ８からデータが出力される毎にＲＡＭａに記憶し、ＲＡＭａに記憶していたデータはＲＡＭｂに転送する。またＲＡＭｂに記憶していたデータは破棄される。これにより、ＲＡＭ９内には、常に最新の２個のデジタルデータが記憶されている状態に保持される。

演算回路１０は、タイミング信号生成手段としてのトリガ発生回路１１から与えられるトリガ信号のタイミングを契機として、ＲＡＭ９に記憶されているデジタルのセンサ信号を取り込んで補正処理を行ってトリガ信号の時点におけるセンサ信号を演算してその結果をマイクロコンピュータ１２に入力する。ＲＡＭ９および演算回路１０により演算手段が構成されている。

トリガ発生回路１１は、データ取得タイミング信号であるトリガ信号をＮＥセンサ３の検出信号により生成する。ＮＥセンサ３は、エンジンのクランク角度に応じて信号を出力するもので、例えばクランク角度５°ＣＡ毎に立ち上がるパルスの検出信号として出力する。そして、その検出信号は、センサ信号処理装置１の入力回路１３に入力される。入力回路１３は、位相固定用の抵抗１４と、抵抗１５ａおよびコンデンサ１５ｂからなるノイズ除去用のアナログフィルタ１５により構成されている。

入力回路１３によりノイズ除去された検出信号は、波形整形回路１６を介して波形整形され、クランク角度に同期したパルス状の信号Ｓ３（図４中ＮＥ角度で示される波形のパルス信号）となる。波形整形回路１６は、基準電圧を生成する抵抗１６ａ、１６ｂと基準電圧で比較した出力を波形整形出力とする比較器１６ｃから構成されている。トリガ発生回路１１は、波形整形回路１６の信号Ｓ３が入力され、その信号Ｓ３からクランク角度の波形の立ち上がりエッジを基準として時間のカウントを開始し、デジタルフィルタ８の遅延時間Ｔ_F後に立ち上りエッジとなる波形のトリガ信号Ｓ４（図４中、トリガ信号として示したパルス信号）をデータ取得タイミング信号として生成して前述の演算回路１およびマイクロコンピュータ１２に出力する。この場合、デジタルフィルタ８の遅延時間Ｔ_Fのデータは、マイクロコンピュータ１２から設定されるデータにより与えられる。

なお、マイクロコンピュータ１２は、ＡＤ変換回路７に対してＡＤサンプリング周期（サンプリング周波数）の設定を行うことができ、また、デジタルフィルタ８に対してフィルタ特性の設定をすることができ、さらに、トリガ発生回路１１に対してデジタルフィルタ８の遅延時間Ｔ_Fを設定することができるように構成されている。

さて、センサ信号処理装置１においては、後述する処理手順にしたがって、演算回路１０によりＣＰＳ２のセンサ信号をクランク角度に同期した信号を生成してマイクロコンピュータ１２に出力するものである。その具体的な処理手順について、図２のフローチャートを参照しながら説明する。なお、この処理手順は、例えば１μｓｅｃ毎に実施するように設定されている。

処理を開始すると、まず、初期設定としてＡＤ変換回路７におけるＡＤ変換のサンプリング周期Ｔ_ADCとして「１０（μｓｅｃ）」を設定すると共にデジタルフィルタ８の遅延時間としてフィルタ遅延時間Ｔ_Fに「２００（μｓｅｃ）」を設定する（Ａ１）。このフィルタ遅延時間Ｔ_Fは、デジタルフィルタ８の遅延時間以外に、ＡＤ変換回路７を通過する際の遅延時間あるいは必要に応じて他の回路成分による遅延時間も含めたものとして設定されている。次に、カウンタＴ_ADの値がＡＤ変換するタイミングＴ_ADCになったか否かを判断する（Ａ２）。ここではまだＴ_AD＝Ｔ_ADC（＝１０）ではないので、ＮＯと判断してカウンタＴ_ADの値に「１」を加算する（Ａ３）。

次に、ＮＥセンサ３の検出信号Ｓ３の波形の立ち上がりエッジが発生したか否かを判断する（Ａ４）。ここでは、具体的にはトリガ発生回路１１において、ＮＥセンサ３から入力回路１３を介して入力される信号Ｓ３が新たな立ち上がりエッジを示す信号であるか否かを判断している。そして、ＮＥ波形の立ち上がりエッジが発生してトリガ発生回路１１に入力があった場合には、遅延時間カウンタＴ_Tをリセット（「０」を代入）して（Ａ５）終了する。

また、ＮＥ波形の検出信号Ｓ３の立ち上がりエッジが発生していない場合には、遅延時間カウンタＴ_Tに「１」を加算し（Ａ６）、この後、遅延時間カウンタＴ_Tの値がフィルタ遅延時間Ｔ_F（＝２００）に達したか否かを判断し（Ａ７）、ＮＯの場合には終了し、ＹＥＳの場合にはトリガ波形立ち上がりエッジを発生させるようにＴｒｒｉｇｅｒフラグを「ＴＲＵＥ」にセットして（Ａ８）終了する。

上記のようにして１μｓｅｃ毎に（１）ステップＡ１〜Ａ５の処理、（２）ステップＡ１〜Ａ４、Ａ６、Ａ７の処理、または（３）ステップＡ１〜Ａ４、Ａ６〜Ａ８のいずれかの処理を実行する。（１）の処理が実行された後で、まだ（３）の実行がなされず、（２）の処理を継続している期間中において、カウンタＴ_ADの値がＴ_ADCに達すると、ＡＤタイミングが到来したことになるのでステップＡ２でＹＥＳと判断して、カウンタＴ_ADの値をクリア（「０」を代入）し（Ａ９）、このときのＣＰＳ２から入力回路４を通過して得られるアナログのセンサ信号Ｓ１ａをＡＤ変換回路７においてＡＤ変換してデジタルのセンサ信号Ｓ１ｄを出力する（Ａ１０）。続いて、デジタル変換されたセンサ信号Ｓ１ｄをデジタルフィルタ８においてフィルタリング処理しセンサ信号Ｓ２を得る（Ａ１１）。

次に、ＲＡＭ９は、ＲＡＭａに記憶していたデータをＲＡＭｂに記憶させ（Ａ１２）、続いて、デジタルフィルタ８から出力される信号Ｓ２から得られるデータＤ_FをＲＡＭａに記憶させる（Ａ１３）。続いて、トリガ波形立ち上がりエッジ発生済みであるか（Ｔｒｉｇｇｅｒ＝ＴＲＵＥ）否かを判断し（Ａ１２）、まだ発生していない場合にはここでＮＯと判断してステップＡ４に移行する。以下、（２）の処理のステップＡ４、Ａ６、Ａ７を経て終了する。

この後は、所定の時間（１μｓｅｃ）が経過する毎に、上記の（２）の処理（ステップＡ１〜Ａ４、Ａ６、Ａ７を実行する処理）を行い、カウンタＴ_ADの値がＡＤ変換のタイミングを示すカウンタ値Ｔ_ADCとなってステップＡ２でＹＥＳと判断すると、ステップＡ９〜Ａ１４の処理を実施する。ＲＡＭ９のＲＡＭａ、ＲＡＭｂの値は次々と更新されて行く状態であり、常に最新の２個のデータが記憶された状態である。

そして、上記の処理を繰り返すうちに、遅延時間カウンタＴ_Tの値がＴ_Fの値すなわち「２００」になると、ステップＡ７でＹＥＳと判断してトリガ波形立ち上がりエッジを発生させるためにＴｒｉｇｇｅｒフラグに「ＴＲＵＥ」を代入し（Ａ８）、処理を終了する。これにより、トリガ発生回路１１によりトリガ信号Ｓ４が演算回路１０およびマイクロコンピュータ１２に出力される。

この後、再び処理を開始すると、ステップＡ１〜Ａ４、Ａ６、Ａ７を繰り返し実行するようになり、繰り返し処理を実行するうちに次のＡＤ変換のタイミングになると（Ｔ_AD＝Ｔ_ADC）ステップＡ２でＹＥＳと判断し、ステップＡ９〜Ａ１３の処理を実行する。この後、ステップＡ１４では、トリガ波形立ち上がりエッジ発生があったとしてＴｒｉｇｇｅｒフラグに「ＴＲＵＥ」が代入されているので、ＹＥＳと判断して次のステップＡ１５に進み演算処理を実施するようになる。

ステップＡ１５では、演算回路１０において、出力データＤ_OUTを演算する処理を実行する。ここで、トリガ波形立ち上がりエッジ発生の時点Ｔ_ADよりも後のサンプリング時点Ｔ_ADCに発生したデータＤ_nはＲＡＭ９のＲＡＭａに記憶されており、時点Ｔ_ADよりも前のサンプリング時点Ｔ₀（＝０）に発生しているデータＤ_n-1はＲＡＭｂに記憶されている。したがって、これらのデータＤ_n-1、Ｄ_nから線形補間をすることでエッジ発生の時点Ｔ_ADでのデータ値Ｄ₃を近似的に求めることができる。

図５は線形補間の演算処理を説明するもので、データＤ_n-1とＤ_nとの間のデータがほぼ直線で変化するものとみなし、この間の傾きａを次式に従って求め、時刻Ｔ₀（＝０）の時点のＲＡＭｂのデータＤ_n-1にトリガ時点Ｔ_ADの値と傾きａを乗じた値を加算すれば次式のようにトリガ時点でのデータＤ₃が求められる。

ａ＝（ＲＡＭａ−ＲＡＭｂ）／Ｔ_ADC
Ｄ₃ ＝ＲＡＭｂ＋Ｔ_AD×ａ
＝ＲＡＭｂ＋Ｔ_AD×（ＲＡＭａ−ＲＡＭｂ）／Ｔ_ADC
＝（Ｔ_ADC×ＲＡＭｂ−Ｔ_AD×ＲＡＭｂ＋Ｔ_AD×ＲＡＭａ）／Ｔ_ADC
したがって、演算回路１０は、このＤ₃の演算結果を出力データＤ_OUTとしてマイクロコンピュータ１２に出力する。これにより、トリガ波形立ち上がりエッジ発生の時点Ｔ_ADでのクランク角度に対応したセンサ信号の値をデータＤ_OUTとして求めることができる。

この後、Ｔｒｉｇｇｅｒフラグに「ＦＡＬＳＥ」をセットし（Ａ１６）、続いてＮＥ波形立ち上がりエッジが発生したのかを判断し（Ａ４）、次のトリガ波形立ち上がり発生をするためのカウンタＴ_Tを更新する。ＮＥ波形立ち上がりエッジが発生している場合にはＹＥＳと判断してステップＡ５を経てカウンタＴ_Tをクリアして終了し、ＮＯの場合にはカウンタＴ_Tを「１」加算して（Ａ６）、カウンタＴ_Tの値がフィルタ遅延時間Ｔ_Fに達したか否かを判断して終了する。

以後、上記の処理を繰り返し実行することにより、トリガ波形立ち上がりエッジが発生する毎に、ＲＡＭ９に記憶されたデータを用いてそのときのトリガ波形立ち上がりエッジ発生の時点Ｔ_ADでのクランク角度に対応したセンサ信号の値をデータＤ_OUTとしてマイクロコンピュータ１２に取り込むことができる。

なお、ＮＥセンサ３の検出信号Ｓ３の波形の立ち上がりエッジ間隔が遅延時間Ｔ_Fより短くなる場合は、カウンタＴ_Tリセット（Ｔ_T＝０）時にカウンタ値Ｔ_Tを記憶して複数回分の合計カウンタ値からトリガ波形立ち上がりエッジを発生させることで対応できる。

このような第１実施形態によれば、センサ信号処理装置１により、ＣＰＳ２からのセンサ信号に対して、１０μｓｅｃ間隔でデジタル信号に変換し、デジタルフィルタ８を経てノイズを除去した信号Ｓ２をデータＤ_Fとし、ＲＡＭ９のＲＡＭａの前回のデータをＲＡＭｂに移動して新たなデータをＲＡＭａに記憶していく。そして、トリガ波形立ち上がりエッジ発生時のＡＤ変換カウンタＴ_ADの値と、トリガ波形立ち上がり発生時の前後にＲＡＭ９のＲＡＭａに記憶されたデータＤ_n、ＲＡＭｂに記憶されたデータＤ_n-1に基づいて線形補間によりエッジ発生時つまりそのクランク角度に対応したデータＤ₃を得ることができる。したがって、ＲＡＭ９に常時記憶するデータとしてはＲＡＭａ、ＲＡＭｂの２個分の記憶容量で済むので安価に構成することができ、しかも線形補間することでその時のクランク角度に対応したデータＤ₃を演算により求めるので迅速且つ正確なデータを得ることができる。

また、ＡＤ変換のサンプリング周期を１０μｓｅｃとし、その間に１０回処理を実行することでトリガ波形の立ち上がりエッジ発生時のタイミングを判断するようにしているので、１μｓｅｃつまりＡＤ変換された２個の信号Ｓ２の間を１０分割してトリガ波形の立ち上がりエッジ発生時のタイミングに対応するデータを線形補間で高い精度で算出することができる。

トリガ発生回路１１により、ＮＥ波形の検出信号Ｓ３の立ち上がりエッジ発生時のタイミングをデジタルフィルタ８における遅延時間を加算することによりデータ取得タイミング信号として立ち上がりエッジを発生するようにトリガ信号Ｓ４を生成するので、簡単な構成でフィルタの遅延を補正するためのタイミング信号を生成することができる。

デジタルフィルタ８の周波数遅延特性を、ＣＰＳ２のセンサ信号の取得したい周波数帯１０〜１２０Ｈｚにおける遅延時間が一定となるように構成したので、デジタルフィルタ８を通過するセンサ信号の波形の歪を極力低減し、時間軸で一定の遅延時間Ｔ_Fだけシフトさせることで位相の遅れ補償を精度良く行うことができる。

トリガ発生回路１１における遅延時間ＴＦの設定においては、デジタルフィルタ８の遅延時間に加えて、ＡＤ変換回路７の遅延時間あるいは他の遅延時間を含めるようにしたので、全体として正確なタイミングでクランク角度に対応したデータを取得することができる。

デジタルフィルタ８のフィルタ特性をマイクロコンピュータ１２により設定変更可能に構成したので、フィルタ特性の変動やフィルタの交換あるいは初期設定時などにフィルタ特性の設定に柔軟に対応することができ、より正確なデータ取得をすることができる。

波形整形回路１６を設けて入力回路１３を介して入力されるＮＥセンサ３の検出信号の波形を整形する構成としたので、クランク角度に同期した信号Ｓ３を精度の良い発生タイミングで出力することができ、正確なデータを演算により取得することができる。

ＡＤ変換回路７のサンプリング周期をマイクロコンピュータ１２により変更設定可能に構成しているので、センサ信号の特性やノイズの環境などに応じてサンプリング周期を必要且つ適切に設定して迅速且つ精度の良いデータの演算を行うことができる。

波形整形回路１６の出力信号Ｓ３をマイクロコンピュータ１２に入力すると共に、トリガ発生回路１１が発生するトリガ信号Ｓ４をマイクロコンピュータ１２に入力し、マイクロコンピュータ１２においてクランク角度と遅延時間加算後の信号を比較することにより遅延時間を計測することができ、クランク角度に同期した検出信号Ｓ３およびクランク角度に同期して生成されたトリガ信号Ｓ４が正常に出力されているか確認することができ、異常が発生している場合にはこれを検出することができる。

（第２実施形態）
図６は本発明の第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。
この実施形態においては、第１実施形態における構成のうち、ＡＤ変換回路７、デジタルフィルタ８、ＲＡＭ９、演算回路１０、トリガ発生回路１１および波形整形回路１６を一体化した半導体集積回路１７により構成したところである。また、この半導体集積回路１７は、マイクロコンピュータ１２との間でシリアル通信を行うシリアル通信インターフェース１７ａを備えている。

このシリアル通信インターフェース１７ａにより、演算回路１０の演算結果を示すデータのマイクロコンピュータ１２への送信をシリアル通信により行うと共に、マイクロコンピュータ１２からのＡＤ変換回路７に対するＡＤサンプリング周期（サンプリング周波数）設定や、デジタルフィルタ８に対するフィルタ特性の設定、あるいはトリガ発生回路１１に対する遅延時間の設定のためのシリアル信号を受け付ける構成である。

これにより、複数の回路構成を半導体集積回路１７により１チップ化した構成とすることができ、全体の小型化が図れると共に、信号の伝達距離を全体として短くすることができるので、遅延時間を短くすることにも貢献できる。
また、半導体集積回路１７にシリアル通信インターフェース１７ａを設けて、マイクロコンピュータ１２との間の通信をシリアル通信により行う構成としたので、データ授受の通信のための外部接続端子の数を少なくすることができる。

（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

上記各実施形態では、センサとしてＣＰＳ２の場合を示したが、他のセンサについても適用することができ、そのセンサ信号の処理をすることができる。
フィルタ手段として、デジタルフィルタ８を設ける構成の場合で説明したが、これに代えてアナログフィルタ回路を設ける構成としてこれに適用することもできる。この場合には、アナログフィルタ回路の出力を所定のサンプリング周期でＡＤ変換手段によりデジタル信号に変換する構成とし、これをデジタルデータとしてＲＡＭ９に記憶するようにしても良い。

デジタルフィルタ８は、２次のものを使用した場合で示したが、これにかぎらず、４次あるいは６次などの高次のものを用いることができる。
ＣＰＳ２の入力回路４、ＮＥセンサ３の入力回路１３は、図示の構成に限らないし、これらと異なる構成の入力回路として設けることもでき、さらに、必要に応じて設ければ良い。

波形整形回路１６は、この構成に限らないし、必要に応じて設ければ良い。
デジタルフィルタ８の遅延時間Ｔ_Fの決定方法は実施形態の方法に限定するものではなく、回路定数から算出することで見積もって設定しても良いし、実際に遅延時間を計測した結果により設定しても良い。
ＮＥ角度波形及びトリガ信号波形のタイミング設定の基準は立ち上りに限定するものではなく、立下りタイミングを基準とすることもできる。
ＡＤ変換回路７のサンプリング周期は、１０μｓｅｃとしているが、これにかぎらず、長く設定しても良いし短く設定しても良いし、適宜の周期に設定可能である。

トリガ波形立ち上りエッジ時の発生を、演算処理を１μｓｅｃで実行することで監視しているが、これに限らず、さらに細かい時間間隔で実施することで正確にエッジ発生のタイミングを得ることができ、ＡＤ変換後のデータの直線性が良好な場合には長い時間間隔に設定して実施することもできる。
ＡＤ変換回路７、デジタルフィルタ８、ＲＡＭ９、演算回路１０、トリガ発生回路１１および波形整形回路１６を一体化した半導体集積回路１７にマイクロコンピュータ１２を含めた構成としても良い。

図面中、１はセンサ信号処理装置、２はＣＰＳ（センサ）、３はＮＥセンサ、６はアンチエイリアシングフィルタ、７はＡＤ変換回路（ＡＤ変換手段）、８はデジタルフィルタ（フィルタ手段）、９はＲＡＭ（記憶手段）、１０は演算回路（演算手段）、１１はトリガ発生回路（タイミング信号生成手段）、１２はマイクロコンピュータ、１６は波形整形回路、１７は半導体集積回路である。

Claims (16)

1. アナログ信号をデジタル信号に変換するＡＤ変換手段と、
   信号をフィルタリングするフィルタ手段と、
   エンジンのクランク角度を表す信号からクランク角度に同期した信号を生成し、これを前記フィルタ手段の遅延時間で補正してデータ取得タイミング信号を生成するタイミング信号生成手段と、
   センサから出力されるセンサ信号であって前記ＡＤ変換手段および前記フィルタ手段を介してデジタル信号に変換されるセンサ信号について、前記タイミング信号生成手段により生成された前記データ取得タイミング信号を受信する前後の期間において複数個取得し、前記データ取得タイミング信号に同期したデータを演算により生成する演算手段と
   を備えたことを特徴とするセンサ信号の処理装置。
2. 請求項１に記載のセンサ信号の処理装置において、
   前記ＡＤ変換手段は、前記ＡＤ変換を一定時間毎の周期で行う構成としたことを特徴とするセンサ信号の処理装置。
3. 請求項１または２に記載のセンサ信号の処理装置において、
   前記フィルタ手段は、前記ＡＤ変換手段によりデジタル信号に変換された前記センサ信号をフィルタリングするデジタルフィルタであることを特徴とするセンサ信号の処理装置。
4. 請求項１ないし３のいずれかに記載のセンサ信号の処理装置において、
   前記タイミング信号生成手段は、前記エンジンのクランク角度を表す信号から生成されたクランク角度に同期した信号に対して、前記フィルタの遅延時間を加算する手段を備えていることを特徴とするセンサ信号の処理装置。
5. 請求項１ないし４のいずれかに記載のセンサ信号の処理装置において、
   前記演算手段は、前記タイミング信号生成手段により生成された前記データ取得タイミング信号を受信する前後の各１個の前記センサ信号を用いて前記データ取得タイミング信号に同期したデータを線形補間する演算により生成することを特徴とするセンサ信号の処理装置。
6. 請求項１ないし５のいずれかに記載のセンサ信号の処理装置において、
   前記演算手段は、前記データ取得タイミング信号の前後の期間における複数個の前記フィルタ通過後のデータのみを記憶保持する記憶手段を備えたことを特徴とするセンサ信号の処理装置。
7. 請求項１ないし６のいずれかに記載のセンサ信号の処理装置において、
   前記フィルタ手段は、前記センサ信号の取得したい周波数帯における遅延時間が一定となるように構成されていることを特徴とするセンサ信号の処理装置。
8. 請求項１ないし７のいずれかに記載のセンサ信号の処理装置において、
   前記演算手段は、前記フィルタの遅延時間に加えて、他の信号処理に要する遅延時間を加算するように構成されていることを特徴とするセンサ信号の処理装置。
9. 請求項１ないし８のいずれかに記載のセンサ信号の処理装置において、
   前記フィルタ手段は、ノイズ除去のためのフィルタ特性を変更可能に構成されていることを特徴とするセンサ信号の処理装置。
10. 請求項１ないし９のいずれかに記載のセンサ信号の処理装置において、
    前記演算手段は、前記クランク角度に同期して生成された信号に対して加算する時間を変更可能に構成されていることを特徴とするセンサ信号の処理装置。
11. 請求項１ないし１０のいずれかに記載のセンサ信号の処理装置において、
    前記クランク角度に同期した信号を波形整形する波形整形手段を備えたことを特徴とするセンサ信号の処理装置。
12. 請求項１ないし１１のいずれかに記載のセンサ信号の処理装置において、
    前記ＡＤ変換手段は、サンプリング周波数を変更可能に構成されていることを特徴とするセンサ信号の処理装置。
13. 請求項１ないし１２のいずれかに記載のセンサ信号の処理装置において、
    前記ＡＤ変換手段、前記フィルタ手段、前記タイミング信号生成手段および前記演算手段を一体に設けた半導体集積回路として構成されていることを特徴とするセンサ信号の処理装置。
14. 請求項１ないし１３のいずれかに記載のセンサ信号の処理装置において、
    前記演算手段により演算されたデータ取得タイミング信号に同期したデータをシリアル通信にて出力するシリアル通信手段を備えたことを特徴とするセンサ信号の処理装置。
15. 請求項１ないし１４のいずれかに記載のセンサ信号の処理装置において、
    前記タイミング信号生成手段により生成されたデータ取得タイミング信号を外部に出力するタイミング信号出力手段を備えたことを特徴とするセンサ信号の処理装置。
16. 請求項１ないし１５のいずれかに記載のセンサ信号の処理装置において、
    前記クランク角度に同期した信号を外部に出力するクランク信号出力手段を備えたことを特徴とするセンサ信号の処理装置。

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