KR102504176B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 출력데이터신호의 패턴별로 신드롬신호를 생성하는 신드롬생성회로; 및 상기 신드롬신호를 감지하고, 상기 신드롬신호로부터 에러가 감지되는 경우 상기 신드롬신호를 순차적으로 저장하여 제1 신드롬신호 및 제2 신드롬신호를 생성하고, 상기 제1 및 제2 신드롬신호들이 서로 상이한 논리레벨조합을 갖는 경우 인에이블되는 불량감지신호를 생성하는 불량감지회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 불량 여부를 확인할 수 있는 반도체장치에 관한 것이다.
동기식 반도체장치는 커맨드 및 어드레스가 클럭에 동기되어 입력된다. DDR(Double Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)와 폴링에지(falling edge)에 동기시켜 입력받고, SDR(Single Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)에 동기시켜 입력받는다.
본 발명은 불량 여부를 확인할 수 있는 반도체장치를 제공한다.
이를 위해 본 발명은 출력데이터신호의 패턴별로 신드롬신호를 생성하는 신드롬생성회로; 및 상기 신드롬신호를 감지하고, 상기 신드롬신호로부터 에러가 감지되는 경우 상기 신드롬신호를 순차적으로 저장하여 제1 신드롬신호 및 제2 신드롬신호를 생성하고, 상기 제1 및 제2 신드롬신호들이 서로 상이한 논리레벨조합을 갖는 경우 인에이블되는 불량감지신호를 생성하는 불량감지회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 신드롬신호에 의해 출력데이터신호에 에러가 포함되어 있음이 감지된 경우, 테스트신호의 제1 펄스에 동기하여 상기 신드롬신호를 래치하여 저장한 후 상기 래치된 신드롬신호를 제1 래치신드롬신호로 출력하는 제1 래치; 상기 신드롬신호에 의해 상기 출력데이터신호에 에러가 포함되어 있음이 감지된 경우, 상기 테스트신호의 제2 펄스에 동기하여 상기 신드롬신호를 래치하여 저장한 후 상기 래치된 신드롬신호를 제2 래치신드롬신호로 출력하는 제2 래치; 및 상기 제1 래치신드롬신호 및 상기 제2 래치신드롬신호의 레벨이 서로 상이한 논리레벨조합을 갖는 경우 인에이블되는 불량감지신호를 생성하는 래치데이터비교회로를 포함하는 반도체장치를 제공한다.
본 발명에 데이터패턴 별로 생성되는 신드롬신호들을 이용하여 잠재적으로 발생하는 있는 불량 여부도 확인할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 불량감지회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 불량감지회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 2에 도시된 불량감지회로의 동작을 설명하기 위한 플로우차트이다.
도 5 및 6은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 커맨드디코더(1), 데이터패턴신호생성회로(2), 패러티생성회로(3), 데이터저장회로(4), 신드롬생성회로(5) 및 불량감지회로(6)를 포함할 수 있다.
커맨드디코더(1)는 커맨드어드레스(CA<1:N>)에 응답하여 라이트신호(WT) 및 리드신호(RD)를 생성할 수 있다. 커맨드디코더(1)는 커맨드어드레스(CA<1:N>)를 디코딩하여 어느 하나가 선택적으로 인에이블되는 라이트신호(WT) 및 리드신호(RD)를 생성할 수 있다. 커맨드어드레스(CA<1:N>)에는 커맨드 및 어드레스를 포함할 수 있고, 커맨드 및 어드레스가 동일한 라인들 또는 상이한 라인들로 전송되도록 구현될 수 있다. 라이트신호(WT)는 라이트동작을 위해 인에이블되고, 리드신호(RD)는 리드동작을 위해 인에이블된다. 라이트신호(WT) 및 리드신호(RD)를 인에이블시킬 수 있는 커맨드어드레스(CA<1:N>)의 논리레벨조합은 실시예에 따라서 다르게 설정될 수 있다.
데이터패턴신호생성회로(2)는 패턴생성개시신호(PGS) 및 테스트신호(TM_P)에 응답하여 데이터패턴신호(D_PT<1:M>)을 생성할 수 있다. 본 실시예에서 패턴생성개시신호(PGS)는 커맨드어드레스(CA<1:N>)에 포함된 하나의 비트로 구현될 수 있다. 데이터패턴신호생성회로(2)는 패턴생성개시신호(PGS)가 기설정된 논리레벨로 설정된 상태에서 테스트신호(TM_P)의 펄스에 응답하여 설정된 패턴을 갖는 데이터패턴신호(D_PT<1:M>)를 생성할 수 있다. 데이터패턴신호(D_PT<1:M>)에 포함된 패턴은 테스트신호(TM_P)의 펄스가 입력될 때마다 변하도록 구현될 수 있고, 실시예에 따라서 테스트신호(TM_P)의 복수 개 펄스가 입력될 때마다 데이터패턴신호(D_PT<1:M>)에 포함된 패턴이 변하도록 설정될 수 있다.
패러티생성회로(3)는 데이터패턴신호(D_PT<1:M>)를 입력받아 패러티(P<1:K>)를 생성할 수 있다. 패러티생성회로(3)는 데이터패턴신호(D_PT<1:M>)에 포함된 비트들을 선택적으로 논리연산하여 패러티(P<1:K>)를 생성할 수 있다. 패러티(P<1:K>)는 해밍코드(Hamming Code)를 이용한 오류정정코드(Error Correction Code, ECC) 방식을 사용하여 생성될 수 있다.
데이터저장회로(4)는 라이트신호(WT) 및 리드신호(RD)에 응답하여 데이터패턴신호(D_PT<1:M>) 및 패러티(P<1:K>)를 입력받아 저장하고, 출력데이터(DOUT<1:M>) 및 출력패러티(POUT<1:K>)로 출력할 수 있다. 데이터저장회로(4)는 라이트신호(WT)가 인에이블되는 경우 데이터패턴신호(D_PT<1:M>) 및 패러티(P<1:K>)를 입력받아 저장할 수 있다. 데이터저장회로(4)는 데이터패턴신호(D_PT<1:M>) 및 패러티(P<1:K>)를 저장하는 저장회로를 각각 구비할 수 있다. 데이터저장회로(4)는 리드신호(RD)가 인에이블되는 경우 내부에 저장된 데이터패턴신호(D_PT<1:M>)를 출력데이터(DOUT<1:M>)로 출력하고, 패러티(P<1:K>)를 출력패러티(POUT<1:K>)로 출력할 수 있다.
신드롬생성회로(5)는 출력데이터(DOUT<1:M>) 및 출력패러티(POUT<1:K>)를 입력받아 출력데이터(DOUT<1:M>)에 포함된 에러에 대한 정보를 포함하는 신드롬신호(S<1:K>)를 생성할 수 있다. 신드롬신호(S<1:K>)는 해밍코드(Hamming Code)를 이용한 오류정정코드(Error Correction Code, ECC) 방식을 사용하여 생성될 수 있다. 본 실시예에서 출력데이터신호(DOUT<1:M>)에 에러가 포함되어 있지 않은 경우 신드롬신호(S<1:K>)에 포함된 모드 비트들이 모두 로직로우레벨로 설정되고, 출력데이터신호(DOUT<1:M>)에 에러가 포함되어 있는 경우 신드롬신호(S<1:K>)에 포함된 비트들 중 적어도 하나가 로직하이레벨로 설정될 수 있다. 신드롬신호(S<1:K>)의 논리레벨조합은 출력데이터신호(DOUT<1:M>)에 포함된 에러 비트들의 개수가 기설정된 수 이하인 경우 에러를 정정하기 위해 실시예에 따라서 다양하게 설정될 수 있다.
불량감지회로(6)는 테스트신호(TM_P)에 응답하여 신드롬신호(S<1:K>)로부터 불량감지신호(F_DET)를 생성할 수 있다. 불량감지회로(6)는 출력데이터신호(DOUT<1:M>)에 에러가 포함되어 있는 경우, 테스트신호(TM_P)의 펄스가 입력될 때마다 신드롬신호(S<1:K>)에 포함된 제1 내지 K번째 신드롬 신호들을 순차적으로 저장하고, 저장된 신드롬신호(S<1:K>)들을 비교하여 불량감지신호(F_DET)를 생성할 수 있다. 불량감지신호(F_DET)가 인에이블되는 경우, 출력데이터신호(DOUT<1:M>)의 출력데이터가 저장된 셀어레이(미도시)의 메모리 셀이 불량임을 의미할 수 있다. 불량감지신호(F_DET)는 에러가 포함된 출력데이터신호(DOUT<1:M>)가 저장된 셀어레이를 리페어하는데 이용될 수 있다. 불량감지신호(F_DET)는 셀어레이에 불량이 발생되었는지 여부에 대한 정보 전달을 위해 메모리컨트롤러(미도시)에 전달될 수 있다.
도 2를 참고하면 불량감지회로(6)는 신드롬신호감지부(61), 카운터(62), 지연기(63), 제1 래치(64), 제2 래치(65) 및 래치데이터비교회로(66)를 포함할 수 있다.
신드롬신호감지부(61)는 신드롬신호(S<1:K>)에 응답하여 카운터액티브신호(CNT_ACT)를 생성할 수 있다. 신드롬신호감지부(61)는 신드롬신호(S<1:K>)를 감지하여 출력데이터신호(DOUT<1:M>)에 에러가 포함되어 있는 경우 인에이블되는 카운터액티브신호(CNT_ACT)를 생성할 수 있다. 본 실시예에서 출력데이터신호(DOUT<1:M>)에 에러가 포함되어 있는 경우 신드롬신호(S<1:K>)에 포함된 비트들 중 적어도 하나가 로직하이레벨로 설정될 수 있다. 신드롬신호감지부(61)는 신드롬신호(S<1:K>)를 감지하여 출력데이터신호(DOUT<1:M>)에 에러가 포함되어 있지 않은 경우 디스에이블되는 카운터액티브신호(CNT_ACT)를 생성할 수 있다. 본 실시예에서 출력데이터신호(DOUT<1:M>)에 에러가 포함되어 있지 않은 경우 신드롬신호(S<1:K>)에 포함된 비트들 모두 로직로우레벨로 설정될 수 있다.
카운터(62)는 카운터액티브신호(CNT_ACT)에 응답하여 카운트된 제1 래치액티브신호(LACT1) 및 제2 래치액티브신호(LACT2)를 출력할 수 있다. 카운터(62)는 카운터액티브신호(CNT_ACT)가 인에이블되는 경우 제1 래치액티브신호(LACT1) 및 제2 래치액티브신호(LACT2)를 순차적으로 인에이블할 수 있다. 카운터(62)는 카운터액티브신호(CNT_ACT)가 홀수번째 인에이블되는 경우 제1 래치액티브신호(LACT1)를 인에이블시키고, 카운터액티브신호(CNT_ACT)가 짝수번째 인에이블되는 경우 제2 래치액티브신호(LACT2)가 인에이블되도록 설정할 수 있다. 제1 래치액티브신호(LACT1) 및 제2 래치액티브신호(LACT2)는 카운터(62)에 의해 카운팅되기 전 로직로우레벨로 디스에이블된 상태를 유지하도록 설정될 수 있다.
지연기(63)는 테스트신호(TM_P)를 기설정된 구간만큼 지연시켜 지연테스트신호(TM_Pd)를 생성할 수 있다. 테스트신호(TM_P)를 지연시키는 지연기(63)의 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
제1 래치(64)는 지연테스트신호(TM_Pd) 및 제1 래치액티브신호(LACT1)에 응답하여 신드롬신호(S<1:K>)를 래치할 수 있다. 제1 래치(64)는 지연테스트신호(TM_Pd)의 펄스가 발생될 때 제1 래치액티브신호(LACT1)가 인에이블되는 경우 신드롬신호(S<1:K>)를 래치하여 저장할 수 있다. 제1 래치(64)는 저장된 신호를 제1 래치신드롬신호(LS1<1:K>)로 출력할 수 있다. 제1 래치신드롬신호(LS1<1:K>)는 지연테스트신호(TM_Pd) 및 제1 래치액티브신호(LACT1)에 응답하여 제1 래치(64)에 저장된 신드롬신호(S<1:K>)가 출력되기전 모두 로직로우레벨로 설정된 비트들을 포함할 수 있다.
제2 래치(65)는 지연테스트신호(TM_Pd) 및 제2 래치액티브신호(LACT2)에 응답하여 신드롬신호(S<1:K>)를 래치할 수 있다. 제2 래치(65)는 지연테스트신호(TM_Pd)의 펄스가 발생될 때 제2 래치액티브신호(LACT2)가 인에이블되는 경우 신드롬신호(S<1:K>)를 래치하여 저장할 수 있다. 제2 래치(65)는 저장된 신호를 제2 래치신드롬신호(LS2<1:K>)로 출력할 수 있다. 제2 래치신드롬신호(LS2<1:K>)는 지연테스트신호(TM_Pd) 및 제2 래치액티브신호(LACT2)에 응답하여 제2 래치(65)에 저장된 신드롬신호(S<1:K>)가 출력되기전 모두 로직로우레벨로 설정된 비트들을 포함할 수 있다.
래치데이터비교회로(66)는 지연테스트신호(TM_Pd)에 응답하여 제1 래치신드롬신호(LS1<1:K>) 및 제2 래치신드롬신호(LS2<1:K>)로부터 불량감지신호(F_DET)를 생성할 수 있다. 래치데이터비교회로(66)는 지연테스트신호(TM_Pd)의 펄스가 입력되는 경우 제1 래치신드롬신호(LS1<1:K>) 및 제2 래치신드롬신호(LS2<1:K>)의 논리레벨 조합이 일치하지 않는 경우 인에이블되는 불량감지신호(F_DET)를 생성할 수 있다. 래치데이터비교회로(66)는 제1 래치신드롬신호(LS1<1:K>) 및 제2 래치신드롬신호(LS2<1:K>) 중 적어도 하나가 모두 로직로우레벨로 설정된 경우 디스에이블되는 불량감지신호(F_DET)를 생성할 수 있다. 래치데이터비교회로(66)는 제1 래치신드롬신호(LS1<1:K>) 및 제2 래치신드롬신호(LS2<1:K>)의 논리레벨 조합이 일치하는 경우 디스에이블되는 불량감지신호(F_DET)를 생성할 수 있다.
본 실시예에 따른 반도체장치의 동작을 도 3을 참고하여 살펴보면 다음과 같다.
패턴생성개시신호(PGS)가 로직로우레벨인 상태에서 테스트신호(TM_P)의 펄스가 발생될 때마다 데이터패턴신호(D_PT<1:M>)의 패턴이 순차적으로 발생한다. 즉, T11 시점에서 데이터패턴신호(D_PT<1:M>)의 제1 패턴(DP1)이 발생하고, T12 시점에서 데이터패턴신호(D_PT<1:M>)의 제2 패턴(DP2)이 발생하며, T13 시점에서 데이터패턴신호(D_PT<1:M>)의 제3 패턴(DP3)이 발생하고, T14 시점에서 데이터패턴신호(D_PT<1:M>)의 제4 패턴(DP4)이 발생하며, T15 시점에서 데이터패턴신호(D_PT<1:M>)의 제5 패턴(DP5)이 발생한다.
T12 시점에서 데이터패턴신호(D_PT<1:M>)의 제1 패턴(DP1)에 대한 신드롬신호(S<1:K>)가 모두 로직로우레벨로 발생하면, 데이터패턴신호(D_PT<1:M>)에 에러가 포함되지 않은 경우이므로 제1 래치액티브신호(LACT1) 및 제2 래치액티브신호(LACT2)는 디스에이블 상태를 유지한다.
T13 시점에서 데이터패턴신호(D_PT<1:M>)의 제2 패턴(DP2)에 대한 신드롬신호(S<1:K>) 중 S<3> 만 로직하이레벨로 발생하면, 데이터패턴신호(D_PT<1:M>)에 에러가 포함된 경우이므로, 제1 래치액티브신호(LACT1)가 로직하이레벨로 인에이블된다. S<3> 만 로직하이레벨로 설정된 신드롬신호(S<1:K>)가 제1 래치신드롬신호(LS1<1:K>)로 출력된다. 이때, 제2 래치신드롬신호(LS2<1:K>)는 모두 로직로우레벨로 설정된 상태이므로 불량감지신호(F_DET)는 디스에이블된 상태를 유지한다.
T14 시점에서 데이터패턴신호(D_PT<1:M>)의 제3 패턴(DP3)에 대한 신드롬신호(S<1:K>) 중 S<3> 만 로직하이레벨로 발생하면, 데이터패턴신호(D_PT<1:M>)에 에러가 포함된 경우이므로, 제2 래치액티브신호(LACT2가 로직하이레벨로 인에이블된다. S<3> 만 로직하이레벨로 설정된 신드롬신호(S<1:K>)가 제2 래치신드롬신호(LS2<1:K>)로 출력된다. 제1 래치신드롬신호(LS1<1:K>) 및 제2 래치신드롬신호(LS2<1:K>)가 모두 S<3> 만 로직하이레벨로 설정된 상태이므로 불량감지신호(F_DET)는 디스에이블된 상태를 유지한다.
T15 시점에서 데이터패턴신호(D_PT<1:M>)의 제4 패턴(DP4)에 대한 신드롬신호(S<1:K>) 중 S<5> 만 로직하이레벨로 발생하면, 데이터패턴신호(D_PT<1:M>)에 에러가 포함된 경우이므로, 제1 래치액티브신호(LACT1)가 로직하이레벨로 인에이블된다. S<5> 만 로직하이레벨로 설정된 신드롬신호(S<1:K>)가 제1 래치신드롬신호(LS1<1:K>)로 출력된다. 제1 래치신드롬신호(LS1<1:K>)와 제2 래치신드롬신호(LS2<1:K>)가 상이한 논리레벨조합으로 설정되어 불량감지신호(F_DET)는 로직하이레벨로 인에이블된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치는 신드롬신호를 누적하여 래치하고, 래치된 신드롬신호의 논리레벨조합이 상이한 경우 인에이블된 불량감지신호를 생성하고 있다. 데이터패턴신호에 포함된 에러가 에러정정코드에 의해 정정되더라도 데이터패턴신호의 상이한 위치(즉, 상이한 비트들)에 에러가 발생된 경우 잠재적인 불량이 발생될 확률이 큰 경우이므로, 본 발명은 잠재적 불량을 확인 수 있는 방법을 제시한다.
본 실시예에 따른 반도체장치의 동작을 도 4를 참고하여 살펴보면 다음과 같다.
패턴생성개시신호(PGS)가 로직로우레벨로 설정(S10)되면 테스트신호(TM_P)에 따라 데이터패턴신호(D_PT<1:M>)의 패턴이 생성되고, 데이터패턴신호(D_PT<1:M>)의 패턴별로 라이트동작 및 리드동작이 수행된다.(S11) 즉, 데이터패턴신호(D_PT<1:M>)의 제1 패턴(DP1)을 데이터저장회로(4)에 저장하기 위한 라이트동작이 수행(S111)된 후 데이터저장회로(4) 내의 제1 패턴(DP1)을 독출하기 위한 리드동작이 수행(S112)되고, 데이터패턴신호(D_PT<1:M>)의 제2 패턴(DP2)을 데이터저장회로(4)에 저장하기 위한 라이트동작이 수행(S113)된 후 데이터저장회로(4) 내의 제2 패턴(DP2)을 독출하기 위한 리드동작이 수행(S114)된다. 데이터패턴신호(D_PT<1:M>)의 패턴별로 수행되는 라이트동작 및 리드동작은 패턴생성개시신호(PGS)가 로직하이레벨로 천이할 때까지 유지된다.
데이터패턴신호(D_PT<1:M>)의 패턴별로 수행되는 라이트동작 및 리드동작에 의해 생성된 신드롬신호에 따라 불량감지회로(6)로부터 불량감지신호(F_DET)가 생성되고 출력되는 동작이 수행된다.(S12) 좀 더 구체적으로 살펴보면 데이터패턴신호(D_PT<1:M>)의 제1 패턴에 대한 리드동작이 수행(S112)될 때 제1 신드롬신호(예를 들면, 제1 래치신드롬신호(LS1<1:K>))가 생성되어 불량감지회로(6) 내에 저장되고(S121~S122), 데이터패턴신호(D_PT<1:M>)의 제2 패턴에 대한 리드동작이 수행(S114)될 때 제2 신드롬신호(예를 들면, 제2 래치신드롬신호(LS2<1:K>))가 생성되어 불량감지회로(6) 내에 저장된다.(S123~S124) 저장된 제1 및 제2 신드롬신호들의 비교를 통해 데이터패턴신호(D_PT<1:M>)의 제1 패턴 및 제2 패턴의 에러들의 위치들이 상이한 경우, 잠재적인 불량이 발생될 확률이 큰 경우이므로 인에이블된 불량감지신호를 생성하여 출력한다.(S125)
앞서, 도 1 내지 도 4에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 5를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 5에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
도 6을 참고하면 본 발명의 다른 실시예에 따른 전자시스템(2000)은 호스트(2001), 메모리컨트롤러(2002) 및 데이터저장부(2003)를 포함할 수 있다.
호스트(2001)는 데이터저장부(2003)를 엑세스 하기 위해 메모리컨트롤러(2002)로 리퀘스트 및 데이터를 전송할 수 있다. 메모리컨트롤러(2002)는 리퀘스트에 응답하여 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 데이터저장부(2003)에 제공하고, 이에 응답하여 데이터저장부(2003)는 라이트 또는 리드 동작을 수행하게 할 수 있다. 호스트(2001)는 데이터저장부(2003)로 데이터를 저장시키기 위해 데이터를 메모리컨트롤러(2002)로 전송할 수 있다. 또한 호스트는 데이터저장부(2003)로부터 출력된 데이터를 메모리컨트롤러(2002)를 통해 수신할 수 있다. 호스트(2001)는 오류정정코드(Error Correction Code, ECC) 방식을 사용하여 데이터에 포함된 에러를 정정하는 회로를 포함할 수 있다.
메모리컨트롤러(2002)는 호스트(2001)와 데이터저장부(2003) 사이의 통신을 중계할 수 있다. 메모리컨트롤러(2002)는 호스트(2001)로부터 리퀘스트와 데이터를 수신하고, 데이터저장부(2003)의 동작을 제어하기 위하여 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 생성하여 데이터저장부(2003)로 제공할 수 있다. 또한, 메모리컨트롤러(2002)는 데이터저장부(2003)로부터 출력된 데이터를 호스트(2001)로 제공할 수 있다.
데이터저장부(2003)는 다수의 메모리들을 포함할 수 있다. 데이터저장부(2003)는 메모리컨트롤러(2002)로부터 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 수신하여 라이트 또는 리드 동작을 수행할 수 있다. 데이터저장부(2003)에 포함된 다수의 메모리들은 오류정정코드(Error Correction Code, ECC) 방식을 사용하여 데이터에 포함된 에러를 정정하는 회로를 포함할 수 있다. 데이터저장부(2003)는 도 1에 도시된 반도체장치를 포함할 수 있다.
호스트(2001)에 포함된 에러를 정정하는 회로 및 다수의 메모리들에 포함된 에러를 정정하는 회로는 실시예에 따라서 모두 동작하거나 선택적으로 동작하도록 구현될 수 있다. 호스트(2001) 및 메모리컨트롤러(2002)는 실시예에 따라서 하나의 칩으로 구현될 수 있다. 메모리컨트롤러(2002) 및 데이터저장부(2003)는 실시예에 따라서 하나의 칩으로 구현될 수 있다.
1: 커맨드디코더 2: 데이터패턴신호생성회로
3: 데이터저장회로 4: 에러정정회로
5: 불량감지회로 51: 신드롬신호감지부
52: 카운터 53: 지연기
54: 제1 래치 55: 제2 래치
56: 래치데이터비교회로

Claims (20)

  1. 출력데이터신호의 패턴별로 신드롬신호를 생성하는 신드롬생성회로; 및
    상기 신드롬신호를 감지하고, 상기 신드롬신호로부터 에러가 감지되는 경우 상기 신드롬신호를 순차적으로 저장하여 제1 신드롬신호 및 제2 신드롬신호를 생성하고, 상기 제1 및 제2 신드롬신호들이 서로 상이한 논리레벨조합을 갖는 경우 인에이블되는 불량감지신호를 생성하는 불량감지회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    테스트신호에 응답하여 상기 출력데이터신호에 대응하는 데이터패턴신호의 패턴들을 순차적으로 생성하여 출력하는 데이터패턴신호생성회로를 더 포함하는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    라이트동작 시 데이터패턴신호의 패턴들을 순차적으로 입력받아 저장하고, 리드동작 시 상기 저장된 데이터패턴신호의 패턴들을 상기 출력데이터신호로 출력하는 데이터저장회로를 더 포함하는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 신드롬생성회로는 상기 출력데이터신호에 포함된 에러를 정정하기 위해 상기 신드롬신호를 생성하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 신드롬신호는 해밍코드(Hamming Code)를 이용한 오류정정코드(ECC) 방식을 사용하여 상기 출력데이터신호로부터 생성되는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 신드롬생성회로는 상기 출력데이터신호에 포함된 에러비트들의 개수가 기설정된 수 이하인 경우 상기 에러비트들을 정정하기 위해 논리레벨조합이 설정되는 상기 신드롬신호를 생성하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 신드롬신호는 상기 출력데이터신호에 에러가 포함되어 있지 않은 경우 모두 기설정된 논리레벨로 설정되는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 불량감지회로는 상기 신드롬신호에 의해 상기 출력데이터신호에 에러가 포함되어 있음이 감지되는 경우에만 상기 신드롬신호를 저장하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 신드롬신호는 제1 래치신드롬신호와 동일하고, 상기 제2 신드롬신호는 제2 래치신드롬신호와 동일하며,
    상기 불량감지회로는
    상기 신드롬신호에 의해 상기 출력데이터신호에 에러가 포함되어 있음이 감지된 경우, 테스트신호의 제1 펄스에 동기하여 상기 신드롬신호를 래치하여 저장한 후 상기 래치된 신드롬신호를 상기 제1 래치신드롬신호로 출력하는 제1 래치; 및
    상기 테스트신호의 제2 펄스에 동기하여 상기 신드롬신호에 의해 상기 출력데이터신호에 에러가 포함되어 있음이 감지된 경우, 상기 테스트신호의 제2 펄스에 동기하여 상기 신드롬신호를 래치하여 저장한 후 상기 래치된 신드롬신호를 상기 제2 래치신드롬신호로 출력하는 제2 래치를 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제1 래치신드롬신호 및 상기 제2 래치신드롬신호의 레벨을 비교하여 상기 불량감지신호를 생성하는 래치데이터비교회로를 더 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 래치데이터비교회로는 상기 제1 래치신드롬신호 및 상기 제2 래치신드롬신호 중 적어도 하나에 포함된 비트들의 모두가 기설정된 논리레벨로 설정된 초기화된 상태인 경우 디스에이블되는 상기 불량감지신호를 생성하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 불량감지회로는
    상기 신드롬신호에 의해 상기 출력데이터신호에 에러가 포함되어 있음이 감지된 경우 인에이블되는 카운터액티브신호를 생성하는 신드롬신호감지부를 더 포함하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 불량감지회로는
    상기 카운터액티브신호에 응답하여 순차적으로 인에이블되도록 카운팅되는 제1 래치액티브신호 및 제2 래치액티브신호를 생성하는 카운터를 더 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 제1 래치액티브신호는 상기 제1 래치를 활성화하고, 상기 제2 래치액티브신호는 상기 제2 래치를 활성화하는 반도체장치.
  15. 신드롬신호에 의해 출력데이터신호에 에러가 포함되어 있음이 감지된 경우, 테스트신호의 제1 펄스에 동기하여 상기 신드롬신호를 래치하여 저장한 후 상기 래치된 신드롬신호를 제1 래치신드롬신호로 출력하는 제1 래치;
    상기 신드롬신호에 의해 상기 출력데이터신호에 에러가 포함되어 있음이 감지된 경우, 상기 테스트신호의 제2 펄스에 동기하여 상기 신드롬신호를 래치하여 저장한 후 상기 래치된 신드롬신호를 제2 래치신드롬신호로 출력하는 제2 래치; 및
    상기 제1 래치신드롬신호 및 상기 제2 래치신드롬신호의 레벨이 서로 상이한 논리레벨조합을 갖는 경우 인에이블되는 불량감지신호를 생성하는 래치데이터비교회로를 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 래치데이터비교회로는 상기 제1 래치신드롬신호 및 상기 제2 래치신드롬신호 중 적어도 하나에 포함된 비트들의 모두가 기설정된 논리레벨로 설정된 초기화된 상태인 경우 디스에이블되는 상기 불량감지신호를 생성하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 신드롬신호에 의해 상기 출력데이터신호에 에러가 포함되어 있음이 감지된 경우 인에이블되는 카운터액티브신호를 생성하는 신드롬신호감지부를 더 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 카운터액티브신호에 응답하여 순차적으로 인에이블되도록 카운팅되는 제1 래치액티브신호 및 제2 래치액티브신호를 생성하는 카운터를 더 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제1 래치액티브신호는 상기 제1 래치를 활성화하고, 상기 제2 래치액티브신호는 상기 제2 래치를 활성화하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 신드롬신호는 해밍코드(Hamming Code)를 이용한 오류정정코드(ECC) 방식을 사용하여 상기 출력데이터신호로부터 생성되는 반도체장치.
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