KR100233284B1 - 어드레스 발생장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

어드레스 발생장치.

2. 발명이 해결하려고 하는 기술적 과제

지연기와 곱셈기가 많이 필요하는 디지털 필터에 있어서, 다수의 지연기와 곱셈기 대신 하나의 곱셈기와 램(RAM)으로 대체하는 경우 램에 저장된 계수와 신호값을 출력시키기 위하여 어드레스를 발생시키는 장치를 제공하고자 함.

3. 발명의 해결방법의 요지

계수 값을 저장하는 제1 및 제2저장수단과, 전이중 신호에 따라 제1 및 제2저장수단으로부터 입력된 계수 중 하나를 선택하는 제1선택수단과, 스테레오 신호는 입력받아 제1선택수단으로부터 입력된 신호를 계수하는 제1계수수단과, 스테레오 신호를 입력받아 순차적으로 계수하는 제2계수수단과, 모노신호 또는 스테레오 신호에 따라 제1 및 제2계수수단으로부터 입력된 값 중 하나를 선택하는 제2선택수단, 및 제1계수수단의 출력을 제2계수수단의 출력에 따라 저장하여 제1저장수단에 어드레스를 출력하는 제3저장수단을 구비한다.

4. 발명의 중요한 용도

오디오 신호처리 장치에 이용됨.

Description

어드레스 발생장치

본 발명은 디지털 신호처리기(DSP : Digital Signal Processor)에서 사용되는 필터를 간단히 구현하기 위해 어드레스를 제공하는 어드레스 발생장치에 관한 것이다.

제1도는 일반적인 적응적 디지털 필터의 블록 구성도서, dq(k) 내지 dq(k-6)는 신호 값, b₁(k-1) 내지 b₆(k-1)는 계수, 11, 12는 지연기, 13, 14는 곱셈기, 15, 16, 17은 축적기를 각각 나타낸다.

도면에 도시된 바와같이 신호값 dq(k)는 직렬로 연결된 다수의 지연기(11)를 거치면서 dq(k-1), dq(k-2), dq(k-3), dq(k-4), dq(k-5), dq(k-6)로 출력되면 각 지연기(11)의 출력은 각각의 곱셈기(13)에서 그에 해당하는 각각의 계수(b₁(k-1)/…/b₆(k-1)와 곱해지고, 상기 각 곱셈기(13)의 출력을 축적기(15)가 입력받아 축적값 s_ez(k)를 출력한다.

그리고, 축적기(16)가 전단계의 축적값 s_e(k)와 신호값 dq(k)를 더하여 s_r(k)를 출력하면 직렬로 연결된 다수의 지연기(12)는 상기 s_r(k)를 지연시켜 s_r(k-1), s_r(k-2)를 출력한다. 상기 S(k-1), s(k-2)와 그에 해당하는 계수(a₁(k-1)/a₂(k-2))를 각 곱셈기(14)가 곱하고, 그 곱셈기(14)의 출력과 상기 축적값 s_ez(k)을 축적기(17)가 입력받아 축적값 s_ez(k)를 출력한다.

상기와 같이 구성되는 디지틀 필터는 지연기와 곱셈기가 많이 필요하여 차지하는 면적이 커지는 문제점이 있었다.

그런데, 오디오 신호 처리(ASP : Audio Signal Processing)에서 대부분의 오디오 필터는 여러개의 필터가 쓰이고, 실시간이라도 빠른 속도를 요하지 않기 때문에 상기 다수의 지연기와 곱셈기를 사용하는 대신 하나의 곱셈기와 램(RAM)으로 대체하면 샘플구간을 여러개의 구간으로 나누어 다수의 곱셈과 덧셈을 하나의 연산기로 구현함이 가능하다.

상기와 같이 램을 사용할 경우 복잡한 어드레스 발생을 요하는 어드레스 발생기가 필요하다.

따라서, 본 발명은 램에 저장된 계수와 신호값을 출력시키기 위하여 어드레스를 발생시키는 어드레스 발생장치를 제공하는데 그 목적이 있다.

제1도는 일반적인 적응적 디지털 필터의 블록도.

제2도는 계수와 신호값을 선택하는 어드레스 시퀀스의 다이어그램.

제3도는 점프 어드레스 맵핑 과정도.

제4도는 본 발명에 따른 어드레스 발생기의 블록 구성도.

* 도면의 주요부분에 대한 부호의 설명

41,42 : 롬(ROM) 43,46 : 다중화기

44,45 : 계수기 47 : 레지스터

상기 목적을 달성하기 위한 본 발명은, 계수 값을 저장하는 제1 및 제2 저장수단; 외부로부터 입력된 전이중 신호에 따라 상기 제1 및 제2저장수단으로부터 입력된 계수중 하나를 선택하는 제1선택수단; 외부로부터 입력된 스테레오 신호를 클럭으로 입력받아 상기 제1선택수단으로부터 입력된 신호를 계수하는 제1계수수단; 상기 외부로부터 입력된 스테레오 신호를 클럭으로 입력받아 순차적으로 계수하여 출력하는 제2계수수단; 모노신호 또는 스테레오 신호에 따라 상기 제1 및 제2 계수수단으로부터 입력된 값 중 하나를 선택하여 어드레스를 상기 제2 저장수단과 외부로 출력하는 제2선택수단; 및 상기 제1계수수단의 출력을 상기 제2계수수단의 출력에 따라 저장하여 상기 제1저장수단에 어드레스를 출력하는 제3저장수단을 구비한 것을 특징으로 한다.

먼저, 본 발명의 기술적인 배경을 개략적으로 설명하면, 파이포(FIFO : First In First Out) 형태의 지연기에서는 값들이 시프트되면서 마지막 무효값(last invalid)을 시프트시켜 출력하게 되는데 램을 사용할 경우에는 이 값이 새로운 입력값에 의해 덮여쓰이게(overwrite) 된다.

그리고, 일반적인 필터에서는 계수가 롬(ROM)에 저장되고, 신호값은 램에 있으므로 상기 계수와 신호값을 한 사이클에 읽어 연산을 수행한다. 그러나, 적응적 필터(adaptive filter)에서는 계수가 변환되기 때문에 신호값과 함께 램에 저장된 데이터를 읽는데 2사이클이 걸린다.

또한, 계수를 업데이트(update) 하는데는 어드레스를 바꿔가면서 데이터를 읽어 현재 입력 데이터와 연산후에 이루어지게 되고, 계수 저장후 계수와 신호값을 곱셈하여 축적기에 쌓아둔다.

그리고, 다음 샘플구간에서는 새로운 신호값을 무효값으로 찾아가 덮어쓰기 한다. 이러한 계수 업데이터를 위한 계수 어드레스와 신호값 어드레스, 새로운 신호값의 덮어쓰기를 위한 어드레스의 발생시간이 요구된다.

레지스터를 이용한 지연기는 읽기/쓰기 시간이 램을 사용한 경우보다 빠르지만 신호철예서는 램의 일기/쓰기 사이클에 영향을 받지 않는다.

이하, 첨부된 제2도 내지 제4도를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제2도는 계수와 신호값을 선택하여 어드레스 시퀀스의 다이어그램으로서, 상기 제1도의 적응적 필터에서 램에 저장된 dq(k) 내지 dq(k-6)의 신호값과 b₁(k-1) 내지 b₆(k-1)의 계수를 연산하는 경우에 그 어드레스 값을 계수와 신호값을 번갈아 가면서 읽기를 수행한다.

따라서, 첫 번째 샘플구간(i)에서 b₁(k-1)(k-2)과 dq(k-1)(22)를 읽고, 상기 b₁(k-1)(21)를 갱신(Update)하여 쓰기를 수행하며, 상기 b₁(k-1)(21)과 dq(k-1)(22)를 곱셈후, 축적기(15)의 입력으로 하고, 다음 b₂(k-1)(23)과 dq(k-1)(24)를 읽고, 상기 b₂(k-1)(23)를 갱신하여 쓰기를 수행하며, 상기 b₂(k-1)(23)과 dq(k-2)(24)를 곱셈후, 축적기(15)의 입력으로 한다.

이렇게 하여 b₆(k-1)(31)과 b₆(k-1)(32)를 읽고, 상기 b(k-1)(31)를 갱신하여 쓰기를 수행하며, 상기 b₆(k-1)(31)과 dq(k-6)(32)를 곱셈후, 축적기(15)의 입력으로 한다.

그러면, 두 번째 샘플구간(ii)에서 새로운 신호값 dq(k)의 dq(k-1) 내지 dq(k-6)는 어드레스 값 32부터 덮어쓰기 되어 새로 갱신된 계수 b₁(k-1) 내지 b₆(k-1)와 곱셈된다.

세 번째 샘플구간(iii)에서는 새로운 신호값 dq(k)의 dq(k-1) 내지 d₆(k-1)와 곱셈된다. 즉, 신호값의 어드레스는 순환된다.

제3도는 점프 어드레스 맵핑 과정도로서, 2개의 연산부를 구비한 시스템에서 한 샘플연산이 끝나면 두 번째 단계의 연산을 수행하고, 어드레스 시퀀스는 첫 번째 단계와 같다.

한 샘플의 어드레스 시퀀스가 끝나면 다시 첫 번째 단계의 연산에 의해 다음 샘플의 어드레스 시퀀스를 갖게된다. 이렇게 단계간의 어드레스 점프는 프로그램 가능한 로직 어레이(PLA : Programmable Logic Array) 또는 롬으로 구현할 수 있다.

그리고, 연산하는 샘플값이 스테레오일 대는 신호값과 계수의 저장을 위한 영역을 2바이트에서 4바이트로 확장한다.

또한, 전이중 수행(full duplex operation)을 위해서는 상기 첫 번째 단계와 두 번째 단계의 점프 어드레스를 롬에 내장하여 부호화 어드레스의 마지막 어드레스가 부호화 어드레스의 처음을 가리키도록 할 수 있다.

제4도는 본 발명에 따른 어드레스 발생장치의 블록 구성도로서 도면에서 41,42는 롬(ROM : Read Only Memory), 43,46은 다중화기, 44,45는 계수기(Counter), 47은 레지스터를 각각 나타낸다.

제1 및 제2롬(41,42)은 레지스터(47)와 제2다중화기(46)로부터 출력된 어드레스에 의해 저장된 계수 값을 출력한다.

제1다중화기(43)는 전이중 신호에 따라 제1 및 제2롬(ROM)(41,42)으로부터 출력된 데이터 중 하나를 선택하고, 제1계수기(44)는 스테레오 신호를 클럭으로 입력받아 상기 제1다중화기(43)에서 선택되어 출력되는 계수 값을 카운트하여 출력한다.

그리고, 제2계수기(45)는 상기 스테레오 신호를 클럭으로 입력받아 카운트하여 출력한다. 제2다중화기(46)는 모노신호 또는 스테레오 신호에 따라 상기 제1 및 제2계수기(44,45)의 카운트 값 중 하나를 선택하여 어드레스를 출력한다.

레지스터(47)는 상기 제2계수기(45)의 출력 값에 따라 상기 제1계수칙(44)의 카운트 값을 순차적으로 저장하고, 그 값을 상기 제1롬(41)에 어드레스로 제공한다.

상기와 같이 계수 어드레스와 신호값 어드레스는 순환하는데 신호값 어드레스의 시작 위치가 다르므로 계수기와 롬으로 구분하고, 다중화기를 이용하여 계수 어드레스와 신호값 어드레스를 번갈아 선택한다.

그리고, 계수 어드레스는 한 샘플 연산이 끝날 때 로드되고, 두 번째 단계의 시작 어드레스를 롬으로 코딩하여 카운팅하며, 스테레오 수행을 위해서는 계수기으 카운팅 동작을 2배로 하고, 다중화기가 입력되는 두 신호중 하나를 선택하기 위한 선택신호의 구간을 2배로 낮춘다.

복호화를 위한 어드레스 점프를 위한 롬(ROM)의 출력을 다중화기의 입력으로 받아 전이중 수행을 휘한 복호화 단계의 첫 번째 어드레스 값을 구해 다시 카운팅을 한다. 즉 하나의 롬(ROM)은 복호화 또 다른 하나는 복호화를 위한 저장수단으로 이용된다.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 짓기을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.

상기한 바와같이 본 발명에 의하면, 여러 디지털 필터 시스템 그리고 신호 프로세싱 시스템에 사용하는 필터의 전체면적을 줄일수 있는 효과가 있다.

Claims (5)

1. 계수 값을 저장하는 제1 및 제2저장수단; 외부로부터 입력된 전이중 신호에 따라 상기 제1 및 제2저장수단으로부터 입력된 계수 중 하나를 선택하는 제1선택수단; 외부로부터 입력된 스테레오 신호를 클럭으로 입력받아 상기 제1선택수단으로부터 입력된 신호를 계수하는 제1계수수단; 상기 외부로부터 입력된 스테레오 신호를 클럭으로 입력받아 순차적으로 계수하여 출력하는 제2계수수단; 모노신호 또는 스테레오 신호에 따라 상기 제1 및 제2계수수단으로부터 입력된 값 중 하나를 선택하여 어드레스를 상기 제2저장수단과 외부로 출력하는 제2선택수단; 및 상기 제1계수수단의 출력을 상기 제2계수수단의 출력에 따라 저장하여 상기 제1저장수단에 어드레스를 출력하는 제3저장수단을 구비한 어드레스 발생장치.
2. 제1항에 있어서, 상기 제1 및 제2저장수단은 읽기 전용 메모리로 이루어진 것을 특징으로 하는 어드레스 발생장치.
3. 제2항에 있어서, 상기 제3저장수단은 레지스터로 이루어진 것을 특징을 하는 어드레스 발생장치.
4. 제3항에 있어서, 상기 제1 및 제2계수수단의 계수 동작을 스테레오 수행을 위해 2배 빠르게 하도록 구성된 것을 특징으로 하는 어드레스 발생장치.
5. 제3항에 있어서, 상기 제1 및 제2선택수단은 스테레오 수행을 위해 입력되는 두 신호 중 하나를 선택하는 신호 구간을 2배로 낮추어 동작하도록 구성한 것을 특징으로 하는 어드레스 발생장치.