JP3193202B2 - Ｆｉｆｏ型メモリ - Google Patents
Ｆｉｆｏ型メモリInfo
- Publication number
- JP3193202B2 JP3193202B2 JP20053193A JP20053193A JP3193202B2 JP 3193202 B2 JP3193202 B2 JP 3193202B2 JP 20053193 A JP20053193 A JP 20053193A JP 20053193 A JP20053193 A JP 20053193A JP 3193202 B2 JP3193202 B2 JP 3193202B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- fifo
- fifo memory
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Communication Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＦＩＦＯ型メモリに関
し、更に詳しくはデータ読み／書きのためのアドレス管
理機能を備え、最初に書き込んだデータを最初に読み出
す方式のＦＩＦＯ型メモリに関する。この種のメモリ
は、音声や画像データの信号処理を行うディジタルシグ
ナルプロセッサ（ＤＳＰ）の入出力用バッファメモリと
して、又は伝送データの位相同期用バッファメモリとし
て、又は多重／分離回路やＡＴＭ（Asynchronous Trans
fer Mode）スイッチ等におけるデータやアドレス情報の
バッファメモリとして広く用いられる。
し、更に詳しくはデータ読み／書きのためのアドレス管
理機能を備え、最初に書き込んだデータを最初に読み出
す方式のＦＩＦＯ型メモリに関する。この種のメモリ
は、音声や画像データの信号処理を行うディジタルシグ
ナルプロセッサ（ＤＳＰ）の入出力用バッファメモリと
して、又は伝送データの位相同期用バッファメモリとし
て、又は多重／分離回路やＡＴＭ（Asynchronous Trans
fer Mode）スイッチ等におけるデータやアドレス情報の
バッファメモリとして広く用いられる。
【０００２】
【従来の技術】図９は従来のＦＩＦＯメモリのブロック
図で、図において１はＦＩＦＯメモリ、１１はデュアル
ポートＲＡＭ（ＤＰＲＡＭ）、１２は書込カウンタ（Ｗ
Ｃ）、１３は読出カウンタ（ＲＣ）、１４は容量監視
部、１４1 は加算器、１４2 は減算器、１４3 はデコー
ダ（ＤＥＣ）、１４4 はフリップフロップ（ＦＦ）、１
４ 5 はＡＮＤゲート回路（Ａ）である。
図で、図において１はＦＩＦＯメモリ、１１はデュアル
ポートＲＡＭ（ＤＰＲＡＭ）、１２は書込カウンタ（Ｗ
Ｃ）、１３は読出カウンタ（ＲＣ）、１４は容量監視
部、１４1 は加算器、１４2 は減算器、１４3 はデコー
ダ（ＤＥＣ）、１４4 はフリップフロップ（ＦＦ）、１
４ 5 はＡＮＤゲート回路（Ａ）である。
【０００３】外部より書込データＷＤ及び書込パルスＸ
Ｗを加えると、ＤＰＲＡＭ１１はその時点の書込アドレ
スＷＡに書込データＷＤを書き込み、その後ＷＡは＋１
される。また外部より読出パルスＸＲを加えると、ＤＰ
ＲＡＭ１１はその時点の読出アドレスＲＡより読出デー
タＲＤを読み出し、その後ＲＡは＋１される。容量監視
部１４において、減算回路１４2 は通常はＤ＝ＷＡ´−
ＲＡ＝ＷＡ−ＲＡの演算によりＤＰＲＡＭ１１の有効蓄
積データ数Ｄを求めている。デコーダ１４3 はＤ＝ＢＬ
（但し、ＢＬはバッファメモリサイズ）を検出するとバ
ッファフル信号ＢＦ＝１を出力し、またＤ＝０を検出す
るとバッファエンプティー信号ＢＥ＝１を出力する。
Ｗを加えると、ＤＰＲＡＭ１１はその時点の書込アドレ
スＷＡに書込データＷＤを書き込み、その後ＷＡは＋１
される。また外部より読出パルスＸＲを加えると、ＤＰ
ＲＡＭ１１はその時点の読出アドレスＲＡより読出デー
タＲＤを読み出し、その後ＲＡは＋１される。容量監視
部１４において、減算回路１４2 は通常はＤ＝ＷＡ´−
ＲＡ＝ＷＡ−ＲＡの演算によりＤＰＲＡＭ１１の有効蓄
積データ数Ｄを求めている。デコーダ１４3 はＤ＝ＢＬ
（但し、ＢＬはバッファメモリサイズ）を検出するとバ
ッファフル信号ＢＦ＝１を出力し、またＤ＝０を検出す
るとバッファエンプティー信号ＢＥ＝１を出力する。
【０００４】そして、データの書込みが進み、書込カウ
ンタ１２はＤＰＲＡＭ１１の最大アドレス（即ち、ＢＬ
−１）へのデータ書込みを行うとキャリー信号ＣＡＲＷ
を出力すると共にＷＡ＝０に戻る。これによりＦＦ１４
4 は強制セットされ、オーバフロー信号ＯＶＦ＝１にな
る。またこれにより加算器１４1 はＷＡ´＝ＷＡ＋ＢＬ
の演算を行い、その結果減算回路１４2 はＤ＝（ＷＡ＋
ＢＬ）−ＲＡの演算を行う。また、データの読出しが進
み、読出カウンタ１３はＤＰＲＡＭ１１の最大アドレス
（即ち、ＢＬ−１）からのデータ読出しを行うとキャリ
ー信号ＣＡＲＲを出力すると共にＲＡ＝０に戻る。これ
によりＦＦ１４4 は強制リセットされ、オーバフロー信
号ＯＶＦ＝０になる。またこれにより加算器１４1 はＷ
Ａ´＝ＷＡ＋０の演算を行い、その結果減算回路１４2
はＤ＝ＷＡ−ＲＡの演算を行う。こうして常に正しい有
効蓄積データ数Ｄが求められる。
ンタ１２はＤＰＲＡＭ１１の最大アドレス（即ち、ＢＬ
−１）へのデータ書込みを行うとキャリー信号ＣＡＲＷ
を出力すると共にＷＡ＝０に戻る。これによりＦＦ１４
4 は強制セットされ、オーバフロー信号ＯＶＦ＝１にな
る。またこれにより加算器１４1 はＷＡ´＝ＷＡ＋ＢＬ
の演算を行い、その結果減算回路１４2 はＤ＝（ＷＡ＋
ＢＬ）−ＲＡの演算を行う。また、データの読出しが進
み、読出カウンタ１３はＤＰＲＡＭ１１の最大アドレス
（即ち、ＢＬ−１）からのデータ読出しを行うとキャリ
ー信号ＣＡＲＲを出力すると共にＲＡ＝０に戻る。これ
によりＦＦ１４4 は強制リセットされ、オーバフロー信
号ＯＶＦ＝０になる。またこれにより加算器１４1 はＷ
Ａ´＝ＷＡ＋０の演算を行い、その結果減算回路１４2
はＤ＝ＷＡ−ＲＡの演算を行う。こうして常に正しい有
効蓄積データ数Ｄが求められる。
【０００５】図１０は従来のＦＩＦＯメモリの動作タイ
ミングチャートである。図は説明の簡単のためにＤＰＲ
ＡＭ１１のバッファサイズＢＬ＝３の場合を示してい
る。最初はシステムリセット信号ＳＲの入力によりＷＡ
＝０，ＲＡ＝０，ＯＶＦ＝０である。外部より一連の書
込データＷＤ及び書込パルスＸＷを加えると、まずＷＡ
＝０〜２に各書込データＷＤが書き込まれ、次いで再び
ＷＡ＝０〜２に各書込データＷＤが書き込まれる。また
この例では２度目のＷＡ＝０の途中より外部から一連の
読出パルスＸＲが加えられており、こうして最初に書き
込んだデータが最初に読み出され、以下順に読み出され
る。
ミングチャートである。図は説明の簡単のためにＤＰＲ
ＡＭ１１のバッファサイズＢＬ＝３の場合を示してい
る。最初はシステムリセット信号ＳＲの入力によりＷＡ
＝０，ＲＡ＝０，ＯＶＦ＝０である。外部より一連の書
込データＷＤ及び書込パルスＸＷを加えると、まずＷＡ
＝０〜２に各書込データＷＤが書き込まれ、次いで再び
ＷＡ＝０〜２に各書込データＷＤが書き込まれる。また
この例では２度目のＷＡ＝０の途中より外部から一連の
読出パルスＸＲが加えられており、こうして最初に書き
込んだデータが最初に読み出され、以下順に読み出され
る。
【０００６】
【発明が解決しようとする課題】しかし、ＤＰＲＡＭ１
１のアクセスには一定のメモリサイクルが伴うので、こ
れに応じた一定のアクセス時間ＴM が常に必要である。
このため、外部においてデータ処理の都合により一時的
にアクセス時間ＴM よりも速いレートのデータアクセス
の要求があっても、従来はこれに応じることはできなか
った。
１のアクセスには一定のメモリサイクルが伴うので、こ
れに応じた一定のアクセス時間ＴM が常に必要である。
このため、外部においてデータ処理の都合により一時的
にアクセス時間ＴM よりも速いレートのデータアクセス
の要求があっても、従来はこれに応じることはできなか
った。
【０００７】本発明の目的は、外部からの一時的、間欠
的又は周期的な高速データのアクセスにも応答できるＦ
ＩＦＯ型メモリを提供することにある。
的又は周期的な高速データのアクセスにも応答できるＦ
ＩＦＯ型メモリを提供することにある。
【０００８】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明（１）のＦＩＦＯ型メ
モリは、データ読み／書きのためのアドレス管理機能を
備え、最初に書き込んだデータを最初に読み出す方式の
ＦＩＦＯ型メモリにおいて、ＲＡＭで構成した第１のＦ
ＩＦＯメモリ１と、前記ＲＡＭよりも高速のキャッシュ
メモリで構成した第２のＦＩＦＯメモリ２と、 前記第
１，第２のＦＩＦＯメモリ１，２間を接続する接続部５
であって、前記第１のＦＩＦＯメモリ１がエンプティー
で、かつ前記第２のＦＩＦＯメモリ２がフルでない時は
外部からの書込データを前記第２のＦＩＦＯメモリ２に
書き込むと共に、前記第１のＦＩＦＯメモリ１がエンプ
ティーでなく、かつ前記第２のＦＩＦＯメモリ２がフル
でない時は前記第１のＦＩＦＯメモリ１から前記第２の
ＦＩＦＯメモリ２にデータ転送を行うもの、とを備える
ものである。
により解決される。即ち、本発明（１）のＦＩＦＯ型メ
モリは、データ読み／書きのためのアドレス管理機能を
備え、最初に書き込んだデータを最初に読み出す方式の
ＦＩＦＯ型メモリにおいて、ＲＡＭで構成した第１のＦ
ＩＦＯメモリ１と、前記ＲＡＭよりも高速のキャッシュ
メモリで構成した第２のＦＩＦＯメモリ２と、 前記第
１，第２のＦＩＦＯメモリ１，２間を接続する接続部５
であって、前記第１のＦＩＦＯメモリ１がエンプティー
で、かつ前記第２のＦＩＦＯメモリ２がフルでない時は
外部からの書込データを前記第２のＦＩＦＯメモリ２に
書き込むと共に、前記第１のＦＩＦＯメモリ１がエンプ
ティーでなく、かつ前記第２のＦＩＦＯメモリ２がフル
でない時は前記第１のＦＩＦＯメモリ１から前記第２の
ＦＩＦＯメモリ２にデータ転送を行うもの、とを備える
ものである。
【０００９】
【００１０】
【００１１】
【作用】図１において、外部の書込側はこのＦＩＦＯ型
メモリの全体がバッファフルＢＦになるまで一連の書込
データＷＤの書込みを行うが、その際に接続部５は、第
１のＦＩＦＯメモリ１がバッファエンプティーＩＢＥ
で、かつ第２のＦＩＦＯメモリ２がバッファフルＩＢＦ
でない時は外部からの書込データＷＤを第２のＦＩＦＯ
メモリ２に書き込み、また第１のＦＩＦＯメモリ１がバ
ッファエンプティーＩＢＥでなく、かつ第２のＦＩＦＯ
メモリ２がバッファフルＩＢＦでない時は第１のＦＩＦ
Ｏメモリ１から第２のＦＩＦＯメモリ２にデータ転送を
行う。従って、外部の書込側は第２のＦＩＦＯメモリ２
に所定サイズまでの書込データＷＤを一気に又は間欠的
に極めて高速に書き込むことができる。また外部の読出
側は第２のＦＩＦＯメモリ２に蓄積された所定サイズま
での書込データを一気に又は間欠的に極めて高速に読み
出すことができる。
メモリの全体がバッファフルＢＦになるまで一連の書込
データＷＤの書込みを行うが、その際に接続部５は、第
１のＦＩＦＯメモリ１がバッファエンプティーＩＢＥ
で、かつ第２のＦＩＦＯメモリ２がバッファフルＩＢＦ
でない時は外部からの書込データＷＤを第２のＦＩＦＯ
メモリ２に書き込み、また第１のＦＩＦＯメモリ１がバ
ッファエンプティーＩＢＥでなく、かつ第２のＦＩＦＯ
メモリ２がバッファフルＩＢＦでない時は第１のＦＩＦ
Ｏメモリ１から第２のＦＩＦＯメモリ２にデータ転送を
行う。従って、外部の書込側は第２のＦＩＦＯメモリ２
に所定サイズまでの書込データＷＤを一気に又は間欠的
に極めて高速に書き込むことができる。また外部の読出
側は第２のＦＩＦＯメモリ２に蓄積された所定サイズま
での書込データを一気に又は間欠的に極めて高速に読み
出すことができる。
【００１２】
【００１３】
【００１４】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例のＦ
ＩＦＯ型メモリのブロック図で、図は第１実施例のＦＩ
ＦＯ型メモリを音声データの高能率符号化処理に利用し
た場合を示している。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例のＦ
ＩＦＯ型メモリのブロック図で、図は第１実施例のＦＩ
ＦＯ型メモリを音声データの高能率符号化処理に利用し
た場合を示している。
【００１５】図において、１００は外部のベースバンド
処理部、２００は外部の例えばＤＳＰより成るコーデッ
ク（ＣＯＤＥＣ）、３００は第１実施例のＦＩＦＯ型メ
モリ、１はＦＩＦＯメモリ、１１はデュアルポートＲＡ
Ｍ（ＤＰＲＡＭ）、１２は書込カウンタ（ＷＣ）、１３
は読出カウンタ（ＲＣ）、１４は図９と同等の容量監視
部、３は接続部、３１はＮＯＲゲート回路、３２はＡＮ
Ｄゲート回路、２はＦＩＦＯメモリ、２１はキャッシュ
メモリ、２２は書込カウンタ（ＷＣ）、２３は読出カウ
ンタ（ＲＣ）、２４は容量監視部（１４と同等）であ
る。
処理部、２００は外部の例えばＤＳＰより成るコーデッ
ク（ＣＯＤＥＣ）、３００は第１実施例のＦＩＦＯ型メ
モリ、１はＦＩＦＯメモリ、１１はデュアルポートＲＡ
Ｍ（ＤＰＲＡＭ）、１２は書込カウンタ（ＷＣ）、１３
は読出カウンタ（ＲＣ）、１４は図９と同等の容量監視
部、３は接続部、３１はＮＯＲゲート回路、３２はＡＮ
Ｄゲート回路、２はＦＩＦＯメモリ、２１はキャッシュ
メモリ、２２は書込カウンタ（ＷＣ）、２３は読出カウ
ンタ（ＲＣ）、２４は容量監視部（１４と同等）であ
る。
【００１６】ベースバンド処理部１００はマイク（不図
示）からの音声信号を例えば８ＫＨ Z でサンプリングし
て各８ビットの音声データＷＤを形成する。ＦＩＦＯ型
メモリ３００は一連の音声データＷＤをシーケンシャル
に記憶すると共に、コーデック２００からのデータ読出
パルスＸＲに従って記憶しておいた音声データを高速に
読み出す。そして、コーデック２００は読み出した音声
データＲＤをディジタル通信のための高能率符号コード
に変換する。
示）からの音声信号を例えば８ＫＨ Z でサンプリングし
て各８ビットの音声データＷＤを形成する。ＦＩＦＯ型
メモリ３００は一連の音声データＷＤをシーケンシャル
に記憶すると共に、コーデック２００からのデータ読出
パルスＸＲに従って記憶しておいた音声データを高速に
読み出す。そして、コーデック２００は読み出した音声
データＲＤをディジタル通信のための高能率符号コード
に変換する。
【００１７】図３は実施例のキャッシュメモリのブロッ
ク図で、図において２１は実施例のキャッシュメモリ、
２１1 〜２１3 は各８ビットのレジスタ（ＲＥＧ）、２
１4はデコーダ（ＤＥＣ）、２１5 はデータセレクタ
（ＳＥＬ）である。なお、説明の簡単のためにレジスタ
を３個としたが、レジスタの数は任意で良い。デコーダ
２１4 は書込アドレスＷＡをデコードすることにより対
応するレジスタのクロック入力端子を付勢している。書
込データＤＩはレジスタ２１1 〜２１ 3 の各データ入力
端子Ｄに並列に加えられており、書込パルスＷＰが入力
するとクロック入力端子が付勢されているレジスタにの
み書込データＤＩが書き込まれる。一方、セレクタ２１
5 の各データ入力端子にはレジスタ２１1 〜２１3 の各
記憶データＱが入力しており、該セレクタ２１5 は制御
端子Ｓの読出アドレスＲＡに従って対応するレジスタの
記憶データのみを読み出す。
ク図で、図において２１は実施例のキャッシュメモリ、
２１1 〜２１3 は各８ビットのレジスタ（ＲＥＧ）、２
１4はデコーダ（ＤＥＣ）、２１5 はデータセレクタ
（ＳＥＬ）である。なお、説明の簡単のためにレジスタ
を３個としたが、レジスタの数は任意で良い。デコーダ
２１4 は書込アドレスＷＡをデコードすることにより対
応するレジスタのクロック入力端子を付勢している。書
込データＤＩはレジスタ２１1 〜２１ 3 の各データ入力
端子Ｄに並列に加えられており、書込パルスＷＰが入力
するとクロック入力端子が付勢されているレジスタにの
み書込データＤＩが書き込まれる。一方、セレクタ２１
5 の各データ入力端子にはレジスタ２１1 〜２１3 の各
記憶データＱが入力しており、該セレクタ２１5 は制御
端子Ｓの読出アドレスＲＡに従って対応するレジスタの
記憶データのみを読み出す。
【００１８】従って、このようなキャッシュメモリ２１
及びその周辺回路を高速又は超高速の論理素子で構成す
ることにより、外部からの極めて高速なデータアクセス
が可能である。図４は第１実施例のＦＩＦＯ型メモリの
動作タイミングチャートである。ＦＩＦＯメモリ（ＤＰ
ＲＡＭ）１は１２５μＳ周期で発生する音声データＷＤ
1 〜ＷＤ3 をシーケンシャルに記憶する。接続部３は、
ＦＩＦＯメモリ１がバッファエンプティーＩＢＥでな
く、かつＦＩＦＯメモリ（キャッシュ）２がバッファフ
ルＩＢＦでないことにより、ＤＰＲＡＭ１１のメモリサ
イクル以下のクロックレートの所定のクロック信号ＣＫ
に同期してＦＩＦＯメモリ１の読出パルスＩＸＲ及びＦ
ＩＦＯメモリ２の書込パルスＩＸＷを形成する。これに
よりＦＩＦＯメモリ１の記憶音声データＩＲＤは記憶さ
れると直ちにＦＩＦＯメモリ２に転送される。そして、
３個のデータ転送後にＦＩＦＯメモリ２のバッファフル
ＩＢＦ＝１になる。
及びその周辺回路を高速又は超高速の論理素子で構成す
ることにより、外部からの極めて高速なデータアクセス
が可能である。図４は第１実施例のＦＩＦＯ型メモリの
動作タイミングチャートである。ＦＩＦＯメモリ（ＤＰ
ＲＡＭ）１は１２５μＳ周期で発生する音声データＷＤ
1 〜ＷＤ3 をシーケンシャルに記憶する。接続部３は、
ＦＩＦＯメモリ１がバッファエンプティーＩＢＥでな
く、かつＦＩＦＯメモリ（キャッシュ）２がバッファフ
ルＩＢＦでないことにより、ＤＰＲＡＭ１１のメモリサ
イクル以下のクロックレートの所定のクロック信号ＣＫ
に同期してＦＩＦＯメモリ１の読出パルスＩＸＲ及びＦ
ＩＦＯメモリ２の書込パルスＩＸＷを形成する。これに
よりＦＩＦＯメモリ１の記憶音声データＩＲＤは記憶さ
れると直ちにＦＩＦＯメモリ２に転送される。そして、
３個のデータ転送後にＦＩＦＯメモリ２のバッファフル
ＩＢＦ＝１になる。
【００１９】この例では、コーデック２００はＦＩＦＯ
メモリ２のバッファフルＩＢＦを監視しており、ＩＢＦ
＝１になると、ＦＩＦＯメモリ２から最初の規定ブロッ
ク長（＝３）の音声データＲＤ1 〜ＲＤ3 を極めて高速
に読み出す。これにより一時的にＩＢＦ＝０，ＩＢＥ＝
１になるが、ベースバンド処理部１００より次の音声デ
ータＷＤ4 がＦＩＦＯメモリ１に書き込まれると、引き
続きＦＩＦＯメモリ１からＦＩＦＯメモリ２へのデータ
転送が行われる。一方、コーデック２００はこの間に音
声データＲＤ1 〜ＲＤ3 の高能率符号化（例えばベクト
ル符号化）を行い、処理を終了すると、再びＦＩＦＯメ
モリ２のバッファフルＩＢＦを監視する。こうして上記
の処理を繰り返すことで、音声データの高能率符号化処
理が一つのＦＩＦＯ型メモリ３００を介すことで極めて
効率良く行える。
メモリ２のバッファフルＩＢＦを監視しており、ＩＢＦ
＝１になると、ＦＩＦＯメモリ２から最初の規定ブロッ
ク長（＝３）の音声データＲＤ1 〜ＲＤ3 を極めて高速
に読み出す。これにより一時的にＩＢＦ＝０，ＩＢＥ＝
１になるが、ベースバンド処理部１００より次の音声デ
ータＷＤ4 がＦＩＦＯメモリ１に書き込まれると、引き
続きＦＩＦＯメモリ１からＦＩＦＯメモリ２へのデータ
転送が行われる。一方、コーデック２００はこの間に音
声データＲＤ1 〜ＲＤ3 の高能率符号化（例えばベクト
ル符号化）を行い、処理を終了すると、再びＦＩＦＯメ
モリ２のバッファフルＩＢＦを監視する。こうして上記
の処理を繰り返すことで、音声データの高能率符号化処
理が一つのＦＩＦＯ型メモリ３００を介すことで極めて
効率良く行える。
【００２０】図５は第２実施例のＦＩＦＯ型メモリのブ
ロック図で、図は第２実施例のＦＩＦＯ型メモリを音声
データの高能率復号化処理に利用した場合を示してい
る。図において４００は第２実施例のＦＩＦＯ型メモ
リ、４は接続部、４１はＮＯＲゲート回路、４２はＡＮ
Ｄゲート回路である。コーデック２００は受信した高能
率の音声符号データを高速演算処理により音声データＷ
Ｄの系列に復号する。ＦＩＦＯ型メモリ４００は復号さ
れた一連の音声データＷＤをシーケンシャルにかつ極め
て高速に記憶すると共に、ベースバンド処理部１００か
らの８ＫＨZ のデータ読出パルスＸＲに従って蓄積して
おいた音声データを切れ目無くシーケンシャルに読み出
す。そして、ベースバンド処理部１００は読み出した各
音声データＲＤを対応する音声信号に変換し、これをレ
シーバ（不図示）に出力する。
ロック図で、図は第２実施例のＦＩＦＯ型メモリを音声
データの高能率復号化処理に利用した場合を示してい
る。図において４００は第２実施例のＦＩＦＯ型メモ
リ、４は接続部、４１はＮＯＲゲート回路、４２はＡＮ
Ｄゲート回路である。コーデック２００は受信した高能
率の音声符号データを高速演算処理により音声データＷ
Ｄの系列に復号する。ＦＩＦＯ型メモリ４００は復号さ
れた一連の音声データＷＤをシーケンシャルにかつ極め
て高速に記憶すると共に、ベースバンド処理部１００か
らの８ＫＨZ のデータ読出パルスＸＲに従って蓄積して
おいた音声データを切れ目無くシーケンシャルに読み出
す。そして、ベースバンド処理部１００は読み出した各
音声データＲＤを対応する音声信号に変換し、これをレ
シーバ（不図示）に出力する。
【００２１】図６は第２実施例のＦＩＦＯ型メモリの動
作タイミングチャートである。コーデック２００は音声
データＷＤ1 〜ＷＤ3 の復号処理を終了すると、ＦＩＦ
Ｏメモリ２のバッファエンプティーＩＢＥを監視し、Ｉ
ＢＥ＝０になると、復号した音声データＷＤ1 〜ＷＤ3
のブロックをＦＩＦＯメモリ２に極めて高速に書き込
む。接続部４は、ＦＩＦＯメモリ２がバッファエンプテ
ィーＩＢＥでなく、かつＦＩＦＯメモリ１がバッファフ
ルＩＢＦでないことによりクロック信号ＣＫに同期して
ＦＩＦＯメモリ２の読出パルスＩＸＲ及びＦＩＦＯメモ
リ１の書込パルスＩＸＷを形成する。これによりＦＩＦ
Ｏメモリ２の音声データＩＲＤ1 〜ＩＲＤ3 はＦＩＦＯ
メモリ１に逐次転送される。
作タイミングチャートである。コーデック２００は音声
データＷＤ1 〜ＷＤ3 の復号処理を終了すると、ＦＩＦ
Ｏメモリ２のバッファエンプティーＩＢＥを監視し、Ｉ
ＢＥ＝０になると、復号した音声データＷＤ1 〜ＷＤ3
のブロックをＦＩＦＯメモリ２に極めて高速に書き込
む。接続部４は、ＦＩＦＯメモリ２がバッファエンプテ
ィーＩＢＥでなく、かつＦＩＦＯメモリ１がバッファフ
ルＩＢＦでないことによりクロック信号ＣＫに同期して
ＦＩＦＯメモリ２の読出パルスＩＸＲ及びＦＩＦＯメモ
リ１の書込パルスＩＸＷを形成する。これによりＦＩＦ
Ｏメモリ２の音声データＩＲＤ1 〜ＩＲＤ3 はＦＩＦＯ
メモリ１に逐次転送される。
【００２２】ベースバンド処理部１００では最初はＦＩ
ＦＯメモリ１のバッファエンプティーＢＥを監視してお
り、ＢＥ＝０になると、８ＫＨZ でＦＩＦＯメモリ１か
ら音声データＲＤ1 〜ＲＤ3 を読み出す。一方、コーデ
ック２００においてはこの間に次のブロックの音声デー
タＷＤ4 〜ＷＤ6 の復号化処理を行い、処理を終了する
と、再びＦＩＦＯメモリ２のバッファエンプティーＩＢ
Ｅを監視する。こうして上記の処理を繰り返すことで、
音声データの高能率復号化処理が一つのＦＩＦＯ型メモ
リ４００を介すことで極めて効率良く行える。
ＦＯメモリ１のバッファエンプティーＢＥを監視してお
り、ＢＥ＝０になると、８ＫＨZ でＦＩＦＯメモリ１か
ら音声データＲＤ1 〜ＲＤ3 を読み出す。一方、コーデ
ック２００においてはこの間に次のブロックの音声デー
タＷＤ4 〜ＷＤ6 の復号化処理を行い、処理を終了する
と、再びＦＩＦＯメモリ２のバッファエンプティーＩＢ
Ｅを監視する。こうして上記の処理を繰り返すことで、
音声データの高能率復号化処理が一つのＦＩＦＯ型メモ
リ４００を介すことで極めて効率良く行える。
【００２３】図７は第３実施例のＦＩＦＯ型メモリのブ
ロック図で、図において５００は第３実施例のＦＩＦＯ
型メモリ、５は接続部、５１はスイッチ回路（ＳＷ）、
５２はＮＯＲゲート回路、５３はＡＮＤゲート回路、５
４はＯＲゲート回路、５５，５６はＡＮＤゲート回路で
ある。但し、ＡＮＤゲート回路５６の一方の入力端子は
反転論理になっている。
ロック図で、図において５００は第３実施例のＦＩＦＯ
型メモリ、５は接続部、５１はスイッチ回路（ＳＷ）、
５２はＮＯＲゲート回路、５３はＡＮＤゲート回路、５
４はＯＲゲート回路、５５，５６はＡＮＤゲート回路で
ある。但し、ＡＮＤゲート回路５６の一方の入力端子は
反転論理になっている。
【００２４】最初はＦＩＦＯメモリ１，２は共にエンプ
ティーであり、よってＩＢＥ＝１，ＩＢＦ＝０である。
従ってスイッチ回路５１の制御信号ＸＦＧ＝０であり、
これによりスイッチ回路５１は端子ａ−ｃ間が接続して
いる。またＯＲゲート回路５４の出力ＦＢＢは、ＸＦＧ
＝０かつＩＢＦ＝０によりＦＢＢ＝０であり、従ってＡ
ＮＤゲート回路５５の入力端子は消勢されている。一
方、ＡＮＤゲート回路５６の入力端子はＩＢＦ＝０によ
り付勢されている。この状態で外部より書込データＷＤ
及び書込パルスＸＷを加えると、これらはスイッチ回路
５１を介してＦＩＦＯメモリ２に直接加えられ、該書込
データＷＤは書込パルスＸＷによってキャッシュメモリ
２１に書き込まれる。以降の書込データＷＤ及び書込パ
ルスＸＷについても同様である。
ティーであり、よってＩＢＥ＝１，ＩＢＦ＝０である。
従ってスイッチ回路５１の制御信号ＸＦＧ＝０であり、
これによりスイッチ回路５１は端子ａ−ｃ間が接続して
いる。またＯＲゲート回路５４の出力ＦＢＢは、ＸＦＧ
＝０かつＩＢＦ＝０によりＦＢＢ＝０であり、従ってＡ
ＮＤゲート回路５５の入力端子は消勢されている。一
方、ＡＮＤゲート回路５６の入力端子はＩＢＦ＝０によ
り付勢されている。この状態で外部より書込データＷＤ
及び書込パルスＸＷを加えると、これらはスイッチ回路
５１を介してＦＩＦＯメモリ２に直接加えられ、該書込
データＷＤは書込パルスＸＷによってキャッシュメモリ
２１に書き込まれる。以降の書込データＷＤ及び書込パ
ルスＸＷについても同様である。
【００２５】従って、もしこの高速のＦＩＦＯメモリ２
がバッファフル（ＩＢＦ＝１）になる前に読出側からの
一連のデータの高速読出が開始されると、この第３実施
例のＦＩＦＯ型メモリ５００は極めて高速のＦＩＦＯ型
メモリとして動作することになる。しかし、この時点に
おける読出側からの一連のデータの高速読出が開始され
ずに、やがて高速のＦＩＦＯメモリ２がバッファフル
（ＩＢＦ＝１）になると、ＡＮＤゲート回路５６の入力
端子はＩＢＦ＝１により消勢され、ＡＮＤゲート回路５
５の入力端子はＩＢＦ＝１により付勢される。従って、
それ以降の書込データＷＤは、ＦＩＦＯメモリ２には書
き込まれず、代わりに低速のＦＩＦＯメモリ１に引き続
き書き込まれる。こうして、ＦＩＦＯ型メモリ５００の
全体としては（ＦＩＦＯメモリ２＋ＦＩＦＯメモリ１）
のサイズのデータを外部からは特別な制御をすること無
しに記憶可能である。
がバッファフル（ＩＢＦ＝１）になる前に読出側からの
一連のデータの高速読出が開始されると、この第３実施
例のＦＩＦＯ型メモリ５００は極めて高速のＦＩＦＯ型
メモリとして動作することになる。しかし、この時点に
おける読出側からの一連のデータの高速読出が開始され
ずに、やがて高速のＦＩＦＯメモリ２がバッファフル
（ＩＢＦ＝１）になると、ＡＮＤゲート回路５６の入力
端子はＩＢＦ＝１により消勢され、ＡＮＤゲート回路５
５の入力端子はＩＢＦ＝１により付勢される。従って、
それ以降の書込データＷＤは、ＦＩＦＯメモリ２には書
き込まれず、代わりに低速のＦＩＦＯメモリ１に引き続
き書き込まれる。こうして、ＦＩＦＯ型メモリ５００の
全体としては（ＦＩＦＯメモリ２＋ＦＩＦＯメモリ１）
のサイズのデータを外部からは特別な制御をすること無
しに記憶可能である。
【００２６】そして、ＦＩＦＯメモリ１へのデータ書込
開始後に読出側より一連の読出パルスＸＲが入力したと
すると、ＦＩＦＯメモリ２から読出データＲＤが高速に
読み出され、これにより一時的にＩＢＦ＝０になる。そ
して、この時点ではＩＢＥ＝０であるから、制御信号Ｘ
ＦＧは直ちに１になり、これによりスイッチ回路５１は
端子ｂ−ｃ間が接続する。またこの時点ではＩＢＦ＝０
によりＡＮＤゲート回路５６の入力端子は付勢され、か
つＡＮＤゲート回路５５の入力端子もＸＦＧ＝１により
付勢されている。即ち、ＦＩＦＯメモリ１及び２は共に
データを書込可能である。しかし、スイッチ回路５１は
端子ｂ−ｃ間が接続しているので、外部からのその後の
書込データＷＤは、ＦＩＦＯメモリ２には書き込まれ
ず、代わりにＦＩＦＯメモリ１に引き続き書き込まれ
る。
開始後に読出側より一連の読出パルスＸＲが入力したと
すると、ＦＩＦＯメモリ２から読出データＲＤが高速に
読み出され、これにより一時的にＩＢＦ＝０になる。そ
して、この時点ではＩＢＥ＝０であるから、制御信号Ｘ
ＦＧは直ちに１になり、これによりスイッチ回路５１は
端子ｂ−ｃ間が接続する。またこの時点ではＩＢＦ＝０
によりＡＮＤゲート回路５６の入力端子は付勢され、か
つＡＮＤゲート回路５５の入力端子もＸＦＧ＝１により
付勢されている。即ち、ＦＩＦＯメモリ１及び２は共に
データを書込可能である。しかし、スイッチ回路５１は
端子ｂ−ｃ間が接続しているので、外部からのその後の
書込データＷＤは、ＦＩＦＯメモリ２には書き込まれ
ず、代わりにＦＩＦＯメモリ１に引き続き書き込まれ
る。
【００２７】一方、接続部５では制御信号ＸＦＧ＝１に
より、ＡＮＤゲート回路５３は所定のクロック信号ＣＫ
に同期してＦＩＦＯメモリ１の読出パルスＩＸＲ及びＦ
ＩＦＯメモリ２の書込パルスＩＸＷを形成する。これに
よりＦＩＦＯメモリ１の読出データＩＲＤはＦＩＦＯメ
モリ２に逐次転送される。このデータ転送はＦＩＦＯメ
モリ２がフル（ＩＢＦ＝１）になるまで、又はＦＩＦＯ
メモリ１がエンプティー（ＩＢＥ＝１）になるまで行わ
れる。
より、ＡＮＤゲート回路５３は所定のクロック信号ＣＫ
に同期してＦＩＦＯメモリ１の読出パルスＩＸＲ及びＦ
ＩＦＯメモリ２の書込パルスＩＸＷを形成する。これに
よりＦＩＦＯメモリ１の読出データＩＲＤはＦＩＦＯメ
モリ２に逐次転送される。このデータ転送はＦＩＦＯメ
モリ２がフル（ＩＢＦ＝１）になるまで、又はＦＩＦＯ
メモリ１がエンプティー（ＩＢＥ＝１）になるまで行わ
れる。
【００２８】図８は第３実施例のＦＩＦＯ型メモリの動
作タイミングチャートである。この例では、外部の書込
側はＯＲゲート回路５４の出力信号ＦＢＢを監視するこ
とで書込データＷＤの書込制御を行っている。信号ＦＢ
Ｂ＝０は、ＦＩＦＯメモリ２に外部から直接データを書
き込める状態を表しており、従って、外部の書込側はＦ
ＢＢ＝０の間は常に書込データＷＤを極めて高速に書き
込める。そして、ＦＢＢ＝１、即ち、ＦＩＦＯメモリ１
への書込モードになると、外部の書込側は引き続きＤＰ
ＲＡＭ１１のメモリサイクルのレートで書込データＷＤ
の書込制御を行う。一方、外部の読出側では、例えばＩ
ＢＦを監視することにより、ＦＩＦＯメモリ２のバッフ
ァサイズ分の読出データを一気に又は間欠的に極めて高
速に読み出せる。
作タイミングチャートである。この例では、外部の書込
側はＯＲゲート回路５４の出力信号ＦＢＢを監視するこ
とで書込データＷＤの書込制御を行っている。信号ＦＢ
Ｂ＝０は、ＦＩＦＯメモリ２に外部から直接データを書
き込める状態を表しており、従って、外部の書込側はＦ
ＢＢ＝０の間は常に書込データＷＤを極めて高速に書き
込める。そして、ＦＢＢ＝１、即ち、ＦＩＦＯメモリ１
への書込モードになると、外部の書込側は引き続きＤＰ
ＲＡＭ１１のメモリサイクルのレートで書込データＷＤ
の書込制御を行う。一方、外部の読出側では、例えばＩ
ＢＦを監視することにより、ＦＩＦＯメモリ２のバッフ
ァサイズ分の読出データを一気に又は間欠的に極めて高
速に読み出せる。
【００２９】なお、上記複数の特徴的な実施例を示した
が、本発明思想を逸脱しない範囲内で構成要素の様々な
変更が行える。
が、本発明思想を逸脱しない範囲内で構成要素の様々な
変更が行える。
【００３０】
【発明の効果】以上述べた如く本発明のＦＩＦＯ型メモ
リは、上記構成であるので、外部からの一時的、間欠的
又は周期的な高速データのアクセスにも十分に応答でき
る。従って、ＤＳＰのデータ入出力用バッフ、又は伝送
データの位相同期用バッファ、又は多重／分離回路やＡ
ＴＭスイッチ等におけるデータやアドレス情報のバッフ
ァメモリとして、それらの高速化及び使い易さの改善に
寄与するところが極めて大きい。
リは、上記構成であるので、外部からの一時的、間欠的
又は周期的な高速データのアクセスにも十分に応答でき
る。従って、ＤＳＰのデータ入出力用バッフ、又は伝送
データの位相同期用バッファ、又は多重／分離回路やＡ
ＴＭスイッチ等におけるデータやアドレス情報のバッフ
ァメモリとして、それらの高速化及び使い易さの改善に
寄与するところが極めて大きい。
【図１】図１は本発明の原理的構成図である。
【図２】図２は第１実施例のＦＩＦＯ型メモリのブロッ
ク図である。
ク図である。
【図３】図３は実施例のキャッシュメモリのブロック図
である。
である。
【図４】図４は第１実施例のＦＩＦＯ型メモリの動作タ
イミングチャートである。
イミングチャートである。
【図５】図５は第２実施例のＦＩＦＯ型メモリのブロッ
ク図である。
ク図である。
【図６】図６は第２実施例のＦＩＦＯ型メモリの動作タ
イミングチャートである。
イミングチャートである。
【図７】図７は第３実施例のＦＩＦＯ型メモリのブロッ
ク図である。
ク図である。
【図８】図８は第３実施例のＦＩＦＯ型メモリの動作タ
イミングチャートである。
イミングチャートである。
【図９】図９は従来のＦＩＦＯメモリのブロック図であ
る。
る。
【図１０】図１０は従来のＦＩＦＯメモリの動作タイミ
ングチャートである。
ングチャートである。
１，２ ＦＩＦＯメモリ ３〜５ 接続部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 G06F 5/06
Claims (1)
- 【請求項１】 データ読み／書きのためのアドレス管理
機能を備え、最初に書き込んだデータを最初に読み出す
方式のＦＩＦＯ型メモリにおいて、 ＲＡＭで構成した第１のＦＩＦＯメモリと、 前記ＲＡＭよりも高速のキャッシュメモリで構成した第
２のＦＩＦＯメモリと、 前記第１，第２のＦＩＦＯメモリ間を接続する接続部で
あって、前記第１のＦＩＦＯメモリがエンプティーで、
かつ前記第２のＦＩＦＯメモリがフルでない時は外部か
らの書込データを前記第２のＦＩＦＯメモリに書き込む
と共に、前記第１のＦＩＦＯメモリがエンプティーでな
く、かつ前記第２のＦＩＦＯメモリがフルでない時は前
記第１のＦＩＦＯメモリから前記第２のＦＩＦＯメモリ
にデータ転送を行うもの、とを備えることを特徴とする
ＦＩＦＯ型メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20053193A JP3193202B2 (ja) | 1993-08-12 | 1993-08-12 | Ｆｉｆｏ型メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20053193A JP3193202B2 (ja) | 1993-08-12 | 1993-08-12 | Ｆｉｆｏ型メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0757454A JPH0757454A (ja) | 1995-03-03 |
| JP3193202B2 true JP3193202B2 (ja) | 2001-07-30 |
Family
ID=16425859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20053193A Expired - Fee Related JP3193202B2 (ja) | 1993-08-12 | 1993-08-12 | Ｆｉｆｏ型メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3193202B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4776947B2 (ja) * | 2005-03-10 | 2011-09-21 | キヤノン株式会社 | データ処理装置 |
-
1993
- 1993-08-12 JP JP20053193A patent/JP3193202B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0757454A (ja) | 1995-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5295252A (en) | Data storage device | |
| JPH06259225A (ja) | データ転送同期装置 | |
| JP3193202B2 (ja) | Ｆｉｆｏ型メモリ | |
| JP3429994B2 (ja) | セルバッファ回路 | |
| EP1122737A1 (en) | Circuit for managing the transfer of data streams from a plurality of sources within a system | |
| JP2950856B2 (ja) | ファーストイン・ファーストアウトメモリ構成方式 | |
| KR100308134B1 (ko) | 디지탈 오디오 디코더 및 그에 따른 디코딩 방법 | |
| JP3063433B2 (ja) | マイクロプロセッサ | |
| JP3063945B2 (ja) | 時分割スイッチ制御方式 | |
| US5479165A (en) | Two-dimensional coding apparatus | |
| JPH08249273A (ja) | 転送速度切り替え機能付き非同期転送回路 | |
| JPH10340596A (ja) | データ記憶装置および半導体記憶装置 | |
| JPH01269150A (ja) | バッファリング装置 | |
| JPH0486032A (ja) | 音声コーデック | |
| JPH0581165A (ja) | データ転送回路 | |
| KR0185936B1 (ko) | A/v디코더의 데이타 입력제어회로 | |
| JPH0467661B2 (ja) | ||
| JP2511697B2 (ja) | デ―タ受信装置 | |
| JP3255429B2 (ja) | メモリ・インタフェース回路 | |
| JPH0432922A (ja) | インタフェース制御回路 | |
| JPH06266638A (ja) | 半導体記憶装置 | |
| JP2002050172A (ja) | Ｆｉｆｏ制御回路 | |
| JP3221429B2 (ja) | Ａｔｍセルのｏａｍ処理装置 | |
| JPH0152955B2 (ja) | ||
| JPH0458355A (ja) | インタフェース制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010508 |
|
| LAPS | Cancellation because of no payment of annual fees |