JPH0152955B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、テレビ信号を可変長符号などの高能
率符号に符号化する符号化装置に関する。特に、
時間的に不連続に発生するテレビ信号の可変長符
号に符号化されたデータを一定速度で伝送路に送
出するためのバツフアメモリの制御回路に関す
る。

〔従来技術の説明〕

従来、画像の高能率符号化装置ではバツフアメ
モリを備えて発生情報量の変動を平滑化し、伝送
路に符号化データを送出する方法が用いられてい
る。特に、バツフアメモリの入出力データの速度
が高速の場合には、２組のバツフアメモリを用い
て、入力画像の１フレーム時間毎に書込み動作を
読出し動作とを切替えて実質的なバツフアメモリ
を必要動作速度を下げることにより、高速データ
処理を行つている。

上記のようなバツフアメモリ制御方式では、可
変長符号化された時間的に不連続に発生するデー
タが入力されると、第１のバツフアメモリ回路か
ら第２のバツフアメモリ回路、または第２のバツ
フアメモリ回路から第１のバツフアメモリ回路へ
の切替時に断続が発生しやすく、データの連続性
を維持するためには複雑な制御回路を必要とする
欠点があつた。

〔発明の目的〕

本発明は、上記の問題点を解決するものであ
り、簡単な制御でデータ断続の発生を抑えたバツ
フアメモリ制御回路を提供することを目的とす
る。

〔発明の特徴〕

本発明は、テレビ信号を入力し、高能率符号化
を行う符号化回路と、前記符号化回路の符号化を
停止させる符号化停止回路と、前記符号化回路か
ら供給された時間的に不連続に発生する可変長符
号化データを一定速度で伝送路に送出するための
２組のバツフアメモリ回路と、前記２組のバツフ
アメモリ回路の読出しおよび書込みの切替制御を
行うバツフアメモリ切替制御回路とを備え、２組
のバツフアメモリに可変長符号化された時間的に
不連続に発生するデータを入力する場合に、テレ
ビ信号の予め定められた区間をバツフアメモリ切
替区間として符号化を停止するように制御して、
バツフアメモリ切替時前後の符号化データの区切
目を明確な制御でデータの連続性を確保するよう
に構成できることを特徴とする。

〔実施例による説明〕

本発明の実施例回路を示す第１図ブロツク構成
図により説明する。

テレビ信号線１の入力端子を持つＡ／Ｄ変換・
同期分離回路１０の信号線１０２，１０３を介す
る出力は、ライン計数回路６０に入力するととも
に、信号線１０１を介する出力は符号化回路２０
に入力する。上記ライン計数回路６０の出力は信
号線６０１を介して符号化停止制御回路７０およ
びバツフアメモリ切替制御回路８０に入力する。
上記符号化停止制御回路７０の出力は信号線７０
１を介して上記符号化回路２０に入力する。この
符号化回路２０の出力は信号線２０１を介して第
１のバツフアメモリ回路３０と第２のバツフアメ
モリ回路４０にそれぞれ入力する。なお符号化回
路２０の他の出力は信号線２０２を介して書込み
アドレス発生回路１１０に入力する。前記バツフ
アメモリ切替制御回路８０の出力は信号線８０１
を介して第１のバツフアメモリアドレス切替回路
９０と第２のバツフアメモリアドレス回路１００
とバツフアメモリ出力切替回路５０とにそれぞれ
入力する。

上記書込みアドレス発生回路１１０の出力およ
び読出しアドレス発生回路１２０の出力は、とも
に第１のバツフアメモリアドレス切替９０、およ
び第２のバツフアメモリアドレス切替回路１００
に入力する。上記第１のバツフアメモリアドレス
切替回路９０の出力は、第１のバツフアメモリ回
路３０に入力するとともに、第２のバツフアメモ
リアドレス切替回路１００の出力は第２のバツフ
アメモリ回路４０に入力する。

上記第１のバツフアメモリ回路３０と、第２の
バツフアメモリ回路４０の出力とはともにバツフ
アメモリ出力切替回路５０に入力する。信号線２
は読出しアドレス発生回路１２０の入力を示し、
信号線３は上記バツフアメモリ出力切替回路５０
の出力を示す。

第１図のＡ／Ｄ変換・同期分離回路１０は、信
号線１よりアナログテレビ信号を入力し、アナロ
グデジタル変換されたデジタルテレビ信号を信号
線１０１に出力するとともに、同期分離を行つて
信号線１０２にフレームパルス、信号線１０３に
ラインパルスを出力する。符号化回路２０は、信
号線１０１よりデジタルテレビ信号を入力し、所
定のアルゴリズムに従つて高能率符号化を行つ
て、信号線２０１に符号化データを出力するとと
もに、信号線２０２に書込み要求信号を出力す
る。ライン計数回路６０は、Ａ／Ｄ変換・同期分
離回路１０より信号線１０２を介してフレームパ
ルス、信号線１０３を介してラインパルスを受
け、映像フレームのライン数を計数して信号線６
０１にライン数情報を出力する。

バツフアメモリ切替制御回路８０は、ライン計
数回路６０よりライン数情報を受け、それを復号
して信号線８０１にバツフアメモリ切替制御信号
を出力する。書込みアドレス発生回路１１０は、
符号化回路２０より信号線２０２を介して書込み
要求信号を受け、バツフアメモリの書込みアドレ
スを更新する。

読出しアドレス発生回路１２０は、信号線２よ
り伝送路へデータを送出するための読出し要求信
号を受け、バツフアメモリの読出しアドレスを更
新する。第１のバツフアメモリアドレス切替回路
９０は、書込みアドレス発生回路１１０の出力と
読出しアドレス発生回路１２０の出力をバツフア
メモリ切替制御回路８０から得られるバツフアメ
モリ切替制御信号の制御により切替えて、第１の
バツフアメモリ回路３０へ出力する。第２のバツ
フアメモリアドレス切替回路１００は、書込みア
ドレス発生回路１１０の出力と、読出しアドレス
発生回路１２０の出力を、バツフアメモリ切替制
御回路８０から得られるバツフアメモリ切替制御
信号の制御により切替えて、第２のバツフアメモ
リ回路４０へ出力する。

上記第１のバツフアメモリアドレス切替回路９
０および第２のバツフアメモリアドレス切替回路
１００の一方が書込みアドレスを出力していると
き、他方は読出しアドレスを出力する。第１のバ
ツフアメモリ回路３０は、第１のバツフアメモリ
アドレス切替回路９０より書込みおよび読出しア
ドレスを入力し、書込みアドレス入力時は符号化
回路２０より信号線２０１を介して得られる符号
化データを一時記憶する。また読出しアドレス入
力時は、バツフアメモリ出力切替回路５０に符号
化データを供給する。第２のバツフアメモリ回路
４０は、第２のバツフアメモリアドレス切替回路
１００より書込みおよび読出しアドレスを入力
し、第１のバツフアメモリ回路３０と同様の動作
を行う。

バツフアメモリ出力切替回路５０は、バツフア
メモリ切替制御回路８０から得られるバツフアメ
モリ切替制御信号の制御で、第１のバツフアメモ
リ回路３０および第２のバツフアメモリ回路４０
から読み出される符号化データを切替えて信号線
３を介して伝送路に送出する。この際、符号化２
０より信号線２０１を介して供給される符号化デ
ータは、バツフアメモリ切替制御信号の制御によ
つて第１のバツフアメモリ回路３０および第２の
バツフアメモリ回路４０に交互に書き込まれる。
また一方のバツフアメモリ回路に書き込んでいる
ときは、他方のバツフアメモリ回路から読み出し
てバツフアメモリ出力切替回路５０で選択されて
信号線３を介して伝送路に送出される。

符号化停止制御回路７０は、ライン計数回路６
０から得られるライン数情報を入力し、復号して
信号線７０１に符号化停止制御信号を出力する。
符号化回路２０は、信号線７０１を介して入力し
た符号化停止制御信号より指定された区間の符号
化を停止する。

上記のように本発明では、上記符号化停止制御
回路７０を設けて、テレビ信号の予め定められた
区間の符号化を停止し、この符号化停止区間に２
組のバツフアメモリ回路の書込みおよび読出し制
御の切替を行わせるところに特徴がある。

以下、上記符号化区間を設ける理由についてさ
らに詳細に説明する。

一般に高能率符号化を行う場合には、符号化効
率をあげるために可変長符号化が採用される。従
つて可変長符号化されたデータを層展開されたバ
ツフアメモリに書き込む過程においては、可変長
符号を一時記憶して所定のビツト数に達した所で
書込むという操作を必要とする。

いま、本発明で扱う２組のバツフアメモリを備
えたバツフアメモリ制御方式において、上記の可
変長符号化回路に連続的にデータが入力した場合
を考える。上記２組のバツフアメモリの書込み制
御を切替える前後で、可変長符号化回路より発生
した可変長符号を所定のビツト数に達するまで一
時記憶して置くためのレジスター（以後「可変長
−固定長変換レジスター」という。）の状態を以
下に述べる。一般に可変長−固定長変換レジスタ
の状態は、バツフアメモリ切替直前に発生した最
後の可変長符号を入力しても所定ビツト数に達せ
ず、本来切替前のバツフアメモリに記憶させなけ
ればならないデータの一部分が上記可変長−固定
長変換レジスター内に残る。したがつて、バツフ
アメモリ書込み制御が切替つた後に発生する可変
長符号が入力され、所定のビツト数に達してはじ
めてバツフアメモリに出力されるので、切替後の
他方のバツフアメモリの先頭アドレスに可変長−
固定長変換レジスターに残つたデータが書き込ま
れてしまうことになる。

たとえばテレビ信号を高能率符号化する場合、
２組のバツフアメモリを備えたバツフアメモリ制
御方式において、映像フレームあるいはフイール
ド単位に発生するデータが２組のバツフアメモリ
にまたがつて書込まれてしまうと、受信端におけ
る可変長符号の復号動作が非常に複雑となり取り
扱い困難となることが知られている。すなわち、
上記のように連続に発生するデータを可変長符号
化して２組のバツフアメモリに書込む場合、第１
のバツフアメモリに書込むべきデータが第２のバ
ツフアメモリに書き込まれたりまたその逆になる
ことが発生する可能性があるからである。

そこで本発明においては、この問題点を解決す
るために符号化停止区間を設けて、この区間内で
バツフアメモリの書込み制御の切替を行うことに
している。以下の動作について説明する。

符号化停止される直前の最後の可変長符号が前
記可変長−固定長変換レジスタに入力されると、
やはり一般には所定ビツト数に達せずにレジスタ
内部に残つてしまうデータが生じる。しかし本発
明によれば、そのとき符号化が停止されているた
めに次のタイムスロツトには有効なデータが入力
されず、ここに例えばダミーデータを挿入して前
記の残りのデータを強制的に吐出すことができ
る。また、上記残りのデータを吐出した後にバツ
フアメモリの書込み制御を切替え、その後、符号
化停止を解除する前に前記可変長−固定長変換レ
ジスターをリセツトして置けば、バツフアメモリ
書込み制御切替後に入力された高能率符号は、切
替後のバツフアメモリの先頭アドレスに書き込ま
れることになり、第１のバツフアメモリおよび第
２のバツフアメモリに書込むべきデータを明確に
分離できることが結論される。

以上の結論をさらに具体的に示すために、本発
明の実施例の動作について第２図のタイムチヤー
トを参照して説明する。

第２図において、７０１′は符号化停止制御回
路７０より信号線７０１に出力される符号化停止
制御信号の波形であり、その低レベル部が前記符
号化停止区間を意味する。この信号は、前記によ
りバツフアメモリ切替区間としてテレビ信号の予
め定められた区間の高能率符号化を停止させるた
めの信号である。

２０１′は符号化回路２０より信号線２０１に
出力される符号化データである。図中□×印部は符
号化停止制御信号波形７０１′により符号化を停
止された区間であり、この区間は符号化データは
出力されない。８０１′はバツフアメモリ切替回
路８０より信号線８０１に出力されるバツフアメ
モリ切替制御信号波形である。この信号は、前記
符号化停止区間内に２組のバツフアメモリ回路の
読出しおよび書込み制御を切替えるための制御信
号である。

図面符号Ａは第１のバツフアメモリ回路３０の
動作状態、Ｂは第２のバツフアメモリ回路４０の
動作状態を示す。図中Ｗは書込み区間、Ｒは読出
し区間、斜線部はバツフアメモリの不動作区間で
ある。この不動作区間は、すでに説明したように
符号化データ２０１′の符号化停止区間に相当し、
バツフアメモリ回路が書込み区間にあつても符号
化データ２０１′が発生せず、符号化回路２０か
ら前記書込要求信号が出力されないために生じ
る。なおこの区間を利用してバツフアメモリの書
込みアドレス発生回路１１０および読出しアドレ
ス発生回路１２０の初期設定も行える。

図面符号３′は、バツフアメモリ出力切替回路
５０より信号線３を介して出力される伝送路デー
タ列である。また図中A′は第１のバツフアメモ
リ回路３０からの読出しデータ、B′は第２のバ
ツフアメモリ回路４０からの読出しデータを示
す。

上記第２図に示すように、バツフアメモリ切替
制御信号８０１′が低レベル時に第１のバツフア
メモリ回路３０には現在入力されている映像フレ
ームの符号化データ２０１′が書き込まれ、第２
のバツフアメモリ回路４０からは、すでに書き込
まれている映像フレームの符号化データが読み出
されて伝送路に送出される。一方、バツフアメモ
リ切替制御信号８０１′の高レベル時には、低レ
ベル時とは逆に、第２のバツフアメモリ回路４０
に入力符号化データ２０１′が書き込まれ、第１
のバツフアメモリ３０からは、すでに書き込まれ
ている符号化データが読み出されて伝送路に送出
される。

〔発明の効果〕

以上説明したように、テレビ信号を高能率符号
化する符号化装置における、時間的に不連続に発
生する可変長符号化データを一定速度で伝送路に
送出するためのバツフアメモリ回路において、２
組のバツフアメモリ回路を備え、交互に読出しお
よび書込みを切替えるバツフアメモリ制御方式で
は、テレビ信号の予め定められた区間をバツフア
メモリ切替区間として符号化を停止することによ
り、バツフアメモリ切替時前後の符号化データの
区切目が明確となるため、簡単な制御でデータの
連続性を維持しつつバツフアメモリの切替制御を
実現できる。

【図面の簡単な説明】

第１図は本発明の実施例回路を示すブロツク構
成図。第２図は第１図の各部分の信号波形のタイ
ムチヤート。 １０…Ａ／Ｄ変換・同期分離回路、２０…符号
化回路、３０…第１のバツフアメモリ回路、４０
…第２のバツフアメモリ回路、５０…バツフアメ
モリ出力切替回路、６０…ライン計数回路、７０
…符号化停止制御回路、８０…バツフアメモリ切
替制御回路、９０…第１のバツフアメモリアドレ
ス切替回路、１００…第２のバツフアメモリアド
レス切替回路、１１０…書込みアドレス発生回
路、１２０…読出しアドレス発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 入力には時間的に不連続に発生するテレビ信
   号をデジタル信号に変換する回路と、 この回路によりデジタル信号に変換された信号
   を高能率符号に符号化する符号化回路と、 この符号化回路の出力データが入力され出力か
   らこのデータを一定速度で伝送路に送出するため
   のデータを取り出すバツフアメモリ回路と を備え、 このバツフアメモリ回路が２個のバツフアメモ
   リ回路により構成され、 一方のバツフアメモリ回路が書込みを行うとき
   には他方のバツフアメモリ回路が読出しを行うよ
   うに、交互に切替制御を行うバツフアメモリ制御
   回路において、 入力テレビ信号のライン数を計数する計数回路
   と、 この計数回路の出力により入力テレビ信号の予
   め定められた区間で上記符号化回路の符号化を停
   止させる符号化停止回路と、 この符号化停止回路が符号化を停止させる期間
   に上記計数回路の出力に基づいて上記二つのバツ
   フアメモリの書込みおよび読出しを切替える回路
   と を備えたことを特徴とするバツフアメモリ制御回
   路。