JPS6341276B2 - - Google Patents
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- JPS6341276B2 JPS6341276B2 JP54043949A JP4394979A JPS6341276B2 JP S6341276 B2 JPS6341276 B2 JP S6341276B2 JP 54043949 A JP54043949 A JP 54043949A JP 4394979 A JP4394979 A JP 4394979A JP S6341276 B2 JPS6341276 B2 JP S6341276B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- decoding
- memory
- bits
- written
- Prior art date
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Links
- 238000000034 method Methods 0.000 claims description 12
- 230000006835 compression Effects 0.000 description 6
- 238000007906 compression Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/46—Conversion to or from run-length codes, i.e. by representing the number of consecutive digits, or groups of digits, of the same kind by a code word and a digit indicative of that kind
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は、ランレングス符号化方式などにより
圧縮されたデータの復元方式に関する。
圧縮されたデータの復元方式に関する。
フアクシミリなどでは帯域圧縮を行なつて伝送
回線の効率的使用を図つており、その圧縮方式と
してはランレングス符号化方式が広く用いられて
いる。このランレングス方式は画像信号の主走査
方向（走査線方向）の相関を利用するものであ
り、２次元的な相関性は利用していない。そこで
更に圧縮度を高めるべく、副走査方向（走査線と
直角な方向）の相関を利用した圧縮方式も提案さ
れており、特開昭52−58406号に記載の変化点ア
ドレス符号化方式はその一例である。この変化点
アドレス符号化方式では、符号化すべき走査線
（画像信号）の白から黒またはこの逆への各変化
点に着目し（これらの変化点のうちの今符号化し
ようとしている変化点をPoとする）、上記走査線
の直前の走査線の同様な変化点と対比して、点
Poが直前走査線上の対応変化点からのずれとし
て表現できるなら（これは特定の条件を満たすか
否かで判定できる）該対応変化点のアドレスから
の左、右ずれ量で該変化点Poのアドレスを指定
し、相関がなくて独立変化点とすべきなら同じ走
査線上の直前の逆方向変化点（Poが白から黒へ
の変化点なら、黒から白への変化点）からのラン
レングスで点Poのアドレスを指定するという方
式をとる。
回線の効率的使用を図つており、その圧縮方式と
してはランレングス符号化方式が広く用いられて
いる。このランレングス方式は画像信号の主走査
方向（走査線方向）の相関を利用するものであ
り、２次元的な相関性は利用していない。そこで
更に圧縮度を高めるべく、副走査方向（走査線と
直角な方向）の相関を利用した圧縮方式も提案さ
れており、特開昭52−58406号に記載の変化点ア
ドレス符号化方式はその一例である。この変化点
アドレス符号化方式では、符号化すべき走査線
（画像信号）の白から黒またはこの逆への各変化
点に着目し（これらの変化点のうちの今符号化し
ようとしている変化点をPoとする）、上記走査線
の直前の走査線の同様な変化点と対比して、点
Poが直前走査線上の対応変化点からのずれとし
て表現できるなら（これは特定の条件を満たすか
否かで判定できる）該対応変化点のアドレスから
の左、右ずれ量で該変化点Poのアドレスを指定
し、相関がなくて独立変化点とすべきなら同じ走
査線上の直前の逆方向変化点（Poが白から黒へ
の変化点なら、黒から白への変化点）からのラン
レングスで点Poのアドレスを指定するという方
式をとる。
かゝる帯域圧縮で用いられるランレングス符号
化の復号を行なうには従来は第１図または第２図
に示す回路を用いている。これらの図で１０はラ
ンレングス符号をラツチする回路であり、１２は
そのランレングス符号が白、黒（一般的に言えば
２値）いずれの画素列長を示すかに応じてセツ
ト、リセツトされるフリツプフロツプである。１
４は走査線復合情報が書込まれる（作られて行
く）シリアルメモリ、１６はクロツクなどの制御
パルスを発生する回路、１８は計数回路、２０は
比較回路である。また第２図の２２および２４は
シフトレジスタおよび復合走査線メモリ２４であ
り、これらで第１図のメモリ１４に相当する。ま
た２６はレジスタ２２のシフト数計数回路であ
る。第１図ではラツチ１０が例えばｎ（画素）な
るランレングス符号を取込み、フリツプフロツプ
１２がセツトされて該画素列は黒であることが指
定されると、このとき計数回路１８の計数値は、
１ランレングス毎にクリアされて初期値の０状態
にあるから比較回路２０はＨ（ハイ）レベル出力
を生じ、回路１６にクロツクパルスを発生させ
る。このクロツクはシリアルメモリ１４に入力し
てフリツプフロツプ１２の出力１を１パルス１セ
ルの割合でメモリ１４のセルへ次々と書込ませる
と共に、計数回路１８に入力してそのクロツク数
を計数させる。計数回路１８の計数値従つて回路
１６の出力クロツク数がｎ個になると比較回路２
０は出力をＬ（ロー）レベルにし、回路１６のク
ロツクパルス出力を停止させる。この結果メモリ
１４には入力端からｎ個のセルに１が書込まれ
る。ラツチ１０は次のランレングス符号を取込
み、これがｍ（画素）を示すものであり、かつそ
の画素列が白であつてフリツプフロツプ１２がリ
セツトされたとすると、計数回路１８はクリアさ
れて再び初期値０に戻つているので比較回路２０
はＨレベル出力を生じ、シリアルメモリ１４には
０が入力側からｍ個書込まれる。以下同様であ
り、こうしてシリアルメモリ１４は１走査線の復
合画像信号が書込まれる。
化の復号を行なうには従来は第１図または第２図
に示す回路を用いている。これらの図で１０はラ
ンレングス符号をラツチする回路であり、１２は
そのランレングス符号が白、黒（一般的に言えば
２値）いずれの画素列長を示すかに応じてセツ
ト、リセツトされるフリツプフロツプである。１
４は走査線復合情報が書込まれる（作られて行
く）シリアルメモリ、１６はクロツクなどの制御
パルスを発生する回路、１８は計数回路、２０は
比較回路である。また第２図の２２および２４は
シフトレジスタおよび復合走査線メモリ２４であ
り、これらで第１図のメモリ１４に相当する。ま
た２６はレジスタ２２のシフト数計数回路であ
る。第１図ではラツチ１０が例えばｎ（画素）な
るランレングス符号を取込み、フリツプフロツプ
１２がセツトされて該画素列は黒であることが指
定されると、このとき計数回路１８の計数値は、
１ランレングス毎にクリアされて初期値の０状態
にあるから比較回路２０はＨ（ハイ）レベル出力
を生じ、回路１６にクロツクパルスを発生させ
る。このクロツクはシリアルメモリ１４に入力し
てフリツプフロツプ１２の出力１を１パルス１セ
ルの割合でメモリ１４のセルへ次々と書込ませる
と共に、計数回路１８に入力してそのクロツク数
を計数させる。計数回路１８の計数値従つて回路
１６の出力クロツク数がｎ個になると比較回路２
０は出力をＬ（ロー）レベルにし、回路１６のク
ロツクパルス出力を停止させる。この結果メモリ
１４には入力端からｎ個のセルに１が書込まれ
る。ラツチ１０は次のランレングス符号を取込
み、これがｍ（画素）を示すものであり、かつそ
の画素列が白であつてフリツプフロツプ１２がリ
セツトされたとすると、計数回路１８はクリアさ
れて再び初期値０に戻つているので比較回路２０
はＨレベル出力を生じ、シリアルメモリ１４には
０が入力側からｍ個書込まれる。以下同様であ
り、こうしてシリアルメモリ１４は１走査線の復
合画像信号が書込まれる。
この第１図の方式では上記説明から明らかなよ
うに１ビツトずつ復号しており、回路１６が出力
するクロツクの周波数が5MHz（この周波数はシ
リアルメモリ駆動用としては上限に近い）とする
と１ビツト当り200nSの時間がかゝる。従つて復
号を高速化するにはシリアルメモリ１４の動作速
度を高める必要があるがこれには限界があり、コ
スト的にも問題がある。第２図ではこの点改善さ
れており、先ずシフトレジスタ２２に１ビツトず
つ書込み、レジスタ２２の全ビツトが書込まれる
と計数回路２６がこれを検知して回路２６に指令
を発し、回路１６はメモリ２４にシフトレジスタ
２２の全ビツト並列読取りを指示する。従つてこ
の第２図ではシフトレジスタ２２に高速のものを
用いれば復号高速化が可能であり、メモリ２４は
シフトレジスタ２２のビツト数分の１（該ビツト
数を16とすれば1/16）の頻度で書込みを行うだけ
でよい。またメモリ内でのシフトは不要であるか
らRAMなどを利用でき、RAMは高速動作可能
なので書込み速度を50nS程度にすることは容易
である。しかしこの方式でもシフトレジスタ２２
を見れば明らかなように１ビツトずつ復号してい
ることには相違なく、一層の高速化を図るにはこ
のシフトレジスタ２２、更には計数回路、クロツ
ク発生回路などがネツクになる。
うに１ビツトずつ復号しており、回路１６が出力
するクロツクの周波数が5MHz（この周波数はシ
リアルメモリ駆動用としては上限に近い）とする
と１ビツト当り200nSの時間がかゝる。従つて復
号を高速化するにはシリアルメモリ１４の動作速
度を高める必要があるがこれには限界があり、コ
スト的にも問題がある。第２図ではこの点改善さ
れており、先ずシフトレジスタ２２に１ビツトず
つ書込み、レジスタ２２の全ビツトが書込まれる
と計数回路２６がこれを検知して回路２６に指令
を発し、回路１６はメモリ２４にシフトレジスタ
２２の全ビツト並列読取りを指示する。従つてこ
の第２図ではシフトレジスタ２２に高速のものを
用いれば復号高速化が可能であり、メモリ２４は
シフトレジスタ２２のビツト数分の１（該ビツト
数を16とすれば1/16）の頻度で書込みを行うだけ
でよい。またメモリ内でのシフトは不要であるか
らRAMなどを利用でき、RAMは高速動作可能
なので書込み速度を50nS程度にすることは容易
である。しかしこの方式でもシフトレジスタ２２
を見れば明らかなように１ビツトずつ復号してい
ることには相違なく、一層の高速化を図るにはこ
のシフトレジスタ２２、更には計数回路、クロツ
ク発生回路などがネツクになる。
本発明はかゝる点を改善して一層の高速化を図
ろうとするものであり、その特徴とする所は圧縮
データをそのランレングス情報および白、黒等２
値情報に従つて復号するに際し、ランの長さが予
め設定された数以上の場合は復号走査線メモリへ
該設定数に等しいビツト数の復号情報を一括並列
書込みし、残りのビツト数の復号情報は１ビツト
ずつ直列書込み可能メモリへ書込み、次以降のラ
ンの復号で該直列書込み可能メモリの記憶ビツト
数が前記設定数に達するとき該直列書込み可能メ
モリの全ビツトを一括して前記復号走査線メモリ
へ書込む点にある。以下第３図に示す実施例を参
照しながらこれを詳細に説明する。
ろうとするものであり、その特徴とする所は圧縮
データをそのランレングス情報および白、黒等２
値情報に従つて復号するに際し、ランの長さが予
め設定された数以上の場合は復号走査線メモリへ
該設定数に等しいビツト数の復号情報を一括並列
書込みし、残りのビツト数の復号情報は１ビツト
ずつ直列書込み可能メモリへ書込み、次以降のラ
ンの復号で該直列書込み可能メモリの記憶ビツト
数が前記設定数に達するとき該直列書込み可能メ
モリの全ビツトを一括して前記復号走査線メモリ
へ書込む点にある。以下第３図に示す実施例を参
照しながらこれを詳細に説明する。
第３図で第１図および第２図と同じ部分には同
じ符号が付されており、そして２８はマルチプレ
クサ、３０は第２の比較回路、３２は加算回路、
３４は一括復号ドツト数設定回路、３６は端数検
出回路である。この回路ではやはりランレングス
符号がラツチ１０に入力され、その画素列の白黒
情報がフリツプフロツプ１２に入力されてこれを
セツトまたはリセツトする。フリツプフロツプ１
２は出力端に16本＋１本の出力線を接続してい
る。そしてフリツプフロツプ１２の16本の出力線
はマルチプレクサ２８の他方の入力に接続されて
おり、フリツプフロツプ１２の１本の出力線はシ
フトレジスタ２２に接続されている。
じ符号が付されており、そして２８はマルチプレ
クサ、３０は第２の比較回路、３２は加算回路、
３４は一括復号ドツト数設定回路、３６は端数検
出回路である。この回路ではやはりランレングス
符号がラツチ１０に入力され、その画素列の白黒
情報がフリツプフロツプ１２に入力されてこれを
セツトまたはリセツトする。フリツプフロツプ１
２は出力端に16本＋１本の出力線を接続してい
る。そしてフリツプフロツプ１２の16本の出力線
はマルチプレクサ２８の他方の入力に接続されて
おり、フリツプフロツプ１２の１本の出力線はシ
フトレジスタ２２に接続されている。
今ランレングス符号は画素数20個を指定し、フ
リツプフロツプ１２はセツトされて該画素群は黒
画素であることが指定されたとする。また設定器
３４はシフトレジスタ２２のビツト数に等しい数
16を出力するとする。この条件では加算回路３２
は計数回路１８の初期値は０で設定器３４は16で
あるから０＋16＝16を出力し、20＞16であるから
比較回路３０は出力信号S1をＨレベルにする。こ
の結果回路１６は制御信号S2を出力して、マルチ
プレクサ２８がフリツプフロツプ１２の出力端を
メモリ２４の書込み信号入力端に接続するように
し、かつ該メモリ２４に１ワード分同時書込みを
行なわせる。このメモリの１ワードのビツトは設
定器３４の設定数16と等しくしておく。こうして
設定器３４で設定されるビツト数の一括書込みが
行なわれる。
リツプフロツプ１２はセツトされて該画素群は黒
画素であることが指定されたとする。また設定器
３４はシフトレジスタ２２のビツト数に等しい数
16を出力するとする。この条件では加算回路３２
は計数回路１８の初期値は０で設定器３４は16で
あるから０＋16＝16を出力し、20＞16であるから
比較回路３０は出力信号S1をＨレベルにする。こ
の結果回路１６は制御信号S2を出力して、マルチ
プレクサ２８がフリツプフロツプ１２の出力端を
メモリ２４の書込み信号入力端に接続するように
し、かつ該メモリ２４に１ワード分同時書込みを
行なわせる。このメモリの１ワードのビツトは設
定器３４の設定数16と等しくしておく。こうして
設定器３４で設定されるビツト数の一括書込みが
行なわれる。
一方加算回路３２は、その出力が計数回路１８
に与えられ該回路の出力（今は16）が入力される
ので、上記一括書込みが終了するとき、16＋16＝
32を出力する。20＜32であるから比較回路３０は
出力信号S1をＬレベルにし、従つて回路１６は再
び信号S2を出力することはない（若しランレング
ス符号が32以上を指定するものであると再び同様
な一括書込みが行なわれる）。信号S1がＬレベル
になると計数回路１８はその計数値16を比較回路
２０へ出力し、20＞16であるから比較回路２０は
出力信号S3をＨレベルにする。これにより回路１
６はクロツクS4を出力し、シフトレジスタ２２へ
フリツプフロツプ１２からの出力１を逐次書込ま
せる。この書込み数は計数回路１８，２６で計数
され、該回路１８の出力は17、18………と増大し
て行く。やがて20になると比較回路２０は出力信
号S3をＬレベルにし、これにより回路１６はクロ
ツクS4の出力を停止する。こうして残りの４ビツ
トの復号がなされ、その復号信号がレジスタ２２
に書込まれている。
に与えられ該回路の出力（今は16）が入力される
ので、上記一括書込みが終了するとき、16＋16＝
32を出力する。20＜32であるから比較回路３０は
出力信号S1をＬレベルにし、従つて回路１６は再
び信号S2を出力することはない（若しランレング
ス符号が32以上を指定するものであると再び同様
な一括書込みが行なわれる）。信号S1がＬレベル
になると計数回路１８はその計数値16を比較回路
２０へ出力し、20＞16であるから比較回路２０は
出力信号S3をＨレベルにする。これにより回路１
６はクロツクS4を出力し、シフトレジスタ２２へ
フリツプフロツプ１２からの出力１を逐次書込ま
せる。この書込み数は計数回路１８，２６で計数
され、該回路１８の出力は17、18………と増大し
て行く。やがて20になると比較回路２０は出力信
号S3をＬレベルにし、これにより回路１６はクロ
ツクS4の出力を停止する。こうして残りの４ビツ
トの復号がなされ、その復号信号がレジスタ２２
に書込まれている。
ラツチ１０およびフリツプフロツプ１２は次の
ランレングス符号およびその白黒モードを書込ま
れるが、今このランレングス符号はやはり20画素
を示し、白黒モードは白モードであるとする。こ
の場合は先のビツト別復号が４ビツトで終つてお
り、従つてシフト数計数回路２６の計数値は４、
端数検出回路３６はシフト数計数値が16と一致し
ているかどうかをみており、一致していなければ
端数ありを出力（信号S5をＨレベルにする）して
いるので回路１６はクロツクパルスS4を出力し、
シフトレジスタ２２に０を逐次書込ませる。この
書込み数は計数回路２６で計数され、設定数16に
なると端数検出回路３６の出力信号S5はＬレベル
になり、回路１６のクロツク発生は停止する。こ
のクロツクS4は計数回路１８へも入力されてお
り、該回路１８は前のランの復号完了でリセツト
されているから、このクロツク発生停止時点の計
数値は16−４＝12となつている。回路１６はクロ
ツク発生を停止すると共に信号S2を生じ、マルチ
プレクサ２８がシフトレジスタ２２の出力端をメ
モリ２４の書込み信号入力端に接続する様にさせ
ると共に、該メモリ２４にシフトレジスタ２２の
全ビツト一括読取りを行なわせる。またこのとき
シフト数計数回路２６が同時にクリアされる。こ
のメモリ２４への一括書込みが完了すると、加算
回路３２は計数回路１８の計数値12と設定器３４
からの設定数16との和28を出力する。20＜28であ
るから、比較回路３０はＨレベル出力を生じな
い。しかし計数回路１８の計数値12は20＞12であ
るから比較回路２０の出力信号S3はＨレベルとな
り、これにより回路１６は再びクロツクS4を出力
する。こうしてシフトレジスタ２２への信号０の
書込みが再開され、そして８ビツト分これが行な
われると計数回路１８の計数値は20となり、比較
回路２０の出力信号S3はＬレベルになる。この結
果、回路１６はクロツクS4の発生を停止し、第２
のランの復号が終了する。以下同様である。
ランレングス符号およびその白黒モードを書込ま
れるが、今このランレングス符号はやはり20画素
を示し、白黒モードは白モードであるとする。こ
の場合は先のビツト別復号が４ビツトで終つてお
り、従つてシフト数計数回路２６の計数値は４、
端数検出回路３６はシフト数計数値が16と一致し
ているかどうかをみており、一致していなければ
端数ありを出力（信号S5をＨレベルにする）して
いるので回路１６はクロツクパルスS4を出力し、
シフトレジスタ２２に０を逐次書込ませる。この
書込み数は計数回路２６で計数され、設定数16に
なると端数検出回路３６の出力信号S5はＬレベル
になり、回路１６のクロツク発生は停止する。こ
のクロツクS4は計数回路１８へも入力されてお
り、該回路１８は前のランの復号完了でリセツト
されているから、このクロツク発生停止時点の計
数値は16−４＝12となつている。回路１６はクロ
ツク発生を停止すると共に信号S2を生じ、マルチ
プレクサ２８がシフトレジスタ２２の出力端をメ
モリ２４の書込み信号入力端に接続する様にさせ
ると共に、該メモリ２４にシフトレジスタ２２の
全ビツト一括読取りを行なわせる。またこのとき
シフト数計数回路２６が同時にクリアされる。こ
のメモリ２４への一括書込みが完了すると、加算
回路３２は計数回路１８の計数値12と設定器３４
からの設定数16との和28を出力する。20＜28であ
るから、比較回路３０はＨレベル出力を生じな
い。しかし計数回路１８の計数値12は20＞12であ
るから比較回路２０の出力信号S3はＨレベルとな
り、これにより回路１６は再びクロツクS4を出力
する。こうしてシフトレジスタ２２への信号０の
書込みが再開され、そして８ビツト分これが行な
われると計数回路１８の計数値は20となり、比較
回路２０の出力信号S3はＬレベルになる。この結
果、回路１６はクロツクS4の発生を停止し、第２
のランの復号が終了する。以下同様である。
以上のように、本発明では復号すべき信号のビ
ツト数が設定値以上の場合は該設定値分を一括し
てメモリ（RAM）２４に書込み、設定値に満た
ないものをシフトレジスタ２２に１ビツトずつ書
込むので、全体として復号速度を第１図、第２図
の従来方式より更に高速化することが可能であ
る。なお実施例ではラツチ１０に取込む信号はラ
ンレングス符号としたが、これは前述の変化点ア
ドレス符号化方式等の二次元圧縮方式の場合には
走査線の画素に順に付した絶対アドレスであつて
もよい。このときは、ラツチ回路１０にこの絶対
アドレスをラツチし、計数回路１８はこの絶対ア
ドレスを計数し、１走査線毎にクリアされる。
ツト数が設定値以上の場合は該設定値分を一括し
てメモリ（RAM）２４に書込み、設定値に満た
ないものをシフトレジスタ２２に１ビツトずつ書
込むので、全体として復号速度を第１図、第２図
の従来方式より更に高速化することが可能であ
る。なお実施例ではラツチ１０に取込む信号はラ
ンレングス符号としたが、これは前述の変化点ア
ドレス符号化方式等の二次元圧縮方式の場合には
走査線の画素に順に付した絶対アドレスであつて
もよい。このときは、ラツチ回路１０にこの絶対
アドレスをラツチし、計数回路１８はこの絶対ア
ドレスを計数し、１走査線毎にクリアされる。
第１図および第２図は従来の復元回路の構成を
示すブロツク図、第３図は本発明の実施例を示す
ブロツク図である。 図面で２４は復号走査線メモリ、２２は直列書
込み可能メモリである。
示すブロツク図、第３図は本発明の実施例を示す
ブロツク図である。 図面で２４は復号走査線メモリ、２２は直列書
込み可能メモリである。
Claims (1)
- １ 圧縮データをそのランレングス情報および
白、黒等２値情報に従つて復号するに際し、ラン
の長さが予め設定された数以上の場合は復号走査
線メモリへ該設定数に等しいビツト数の復号情報
を一括並列書込みし、残りのビツト数の復号情報
は１ビツトずつ直列書込み可能メモリへ書込み、
次以降のランの復号で該直列書込み可能メモリの
記憶ビツト数が前記設定数に達するとき該直列書
込み可能メモリの全ビツトを一括して前記復号走
査線メモリへ書込むことを特徴とする圧縮データ
復元方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4394979A JPS55136753A (en) | 1979-04-11 | 1979-04-11 | Compressed data recovery system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4394979A JPS55136753A (en) | 1979-04-11 | 1979-04-11 | Compressed data recovery system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55136753A JPS55136753A (en) | 1980-10-24 |
| JPS6341276B2 true JPS6341276B2 (ja) | 1988-08-16 |
Family
ID=12677950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4394979A Granted JPS55136753A (en) | 1979-04-11 | 1979-04-11 | Compressed data recovery system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55136753A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01164873U (ja) * | 1988-05-09 | 1989-11-17 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121867A (ja) * | 1982-01-14 | 1983-07-20 | Nec Corp | ランレングス復号化装置 |
| JPS58121866A (ja) * | 1982-01-14 | 1983-07-20 | Nec Corp | ランレングス復号化装置 |
| JPS61251370A (ja) * | 1985-04-30 | 1986-11-08 | Sony Corp | 画像信号の復号化回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034212A (ja) * | 1973-07-25 | 1975-04-02 |
-
1979
- 1979-04-11 JP JP4394979A patent/JPS55136753A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034212A (ja) * | 1973-07-25 | 1975-04-02 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01164873U (ja) * | 1988-05-09 | 1989-11-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55136753A (en) | 1980-10-24 |
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