JPH0439829B2

JPH0439829B2 -

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Publication number: JPH0439829B2
Application number: JP9661182A
Authority: JP
Priority date: 1982-06-03
Filing date: 1982-06-03
Publication date: 1992-06-30
Also published as: JPS58212253A

Description

【発明の詳細な説明】この発明は画像信号を符号化して記憶するため
の画像データメモリ制御回路に関するものであ
る。

画像信号を時間軸上で標本化し、また振幅軸上
で量子化して得られるデイジタル画像データは非
常に大きなデータ量を持つている。例えばフアク
シミリ信号ではA4判の大きさの画像を主走査方
向に８ドツト／mm、副走査方向に８走査線／mmの
密度で標本化し、白黒２値に量子化すると、約４
×10⁶ビツトになる。またテレビジヨン画像では
10.7MHzで標本化し、８ビツトで量子化すると
1TVフレームは約2.87×10⁶ビツトとなる。

磁気デイスクや光デイスクなどの大容量メモリ
に多数の画像を記憶させたり、画像伝送のために
半導体メモリなどに画像を一時記憶させたりする
場合、上記の様な画像データをそのまま記憶させ
るのでは効率が悪く、コストも大きい。そこで符
号化によつて画像データをデータ圧縮して記憶さ
せるという方法が実際に多く行われる。

第１図はその様な画像記憶装置の一般的な構成
を示すブロツク図で、図において、１１は画像入
力部、１２は符号化部、１３は記憶部、１４は復
号化部、１５は画像表示部、１６は制御部であ
る。

画像入力部１１は具体的にはスキヤナーやTV
カメラ等であり、画像を電気信号に変換する。符
号化部１２ではデイジタル化された画像信号が、
ランレングス符号化やDPCMなどの符号化処理
を受けてデータ圧縮される。記憶部１３では圧縮
された画像データが記憶され、必要に応じて読出
される。復号化部１４では、記憶部１３から読出
されたデータが画像信号に復元され、これが
CRTモニターやプリンタなどの画像表示部１５
によつて画像として表示される。制御部１６は上
記各部の動作を制御する部分である。

上記の様な画像記憶装置においては、画像はデ
ータ圧縮した形で記憶されており、復号化部１４
を経由しなければ画像信号を再生して取出すこと
ができない。このことは、単に画像を記憶再生す
るのみにとどまらず、画像の拡大や縮小、移動、
また部分の切出し等の処理を行なおうとする場合
には不便を生じることになる。特に記憶部１３の
ハードウエア的構造と圧縮された画像データの構
造との対応関係が簡単でない場合には、処理の対
象となる画像の一部分のデータを直接読出すこと
も困難であり、処理の効率を著しく悪くする。例
えば記憶部１３が通常の計算機用メモリの様に８
ビツト（１バイト）並列にアクセスする構造とな
つており、これにフアクシミリ信号を各走査線毎
にランレングス符号化して得られる圧縮データを
順次に間隙なく記憶させた場合、各走査線のデー
タが非定長であるために、一つの走査線のデータ
は、一般には、あるアドレスを持つバイトの途中
のビツトから始まり、それよりいくらか（これも
一定でない）大きいアドレスを持つバイトの途中
のビツトまで続く。このとき各走査線データの先
頭に走査線の開始を示す識別符号がついていると
しても、任意の走査線のデータを個別に（例えば
ｎ番目の走査線のデータという具合に）記憶部１
３から読出すことは出来ず、画像データを最初か
ら読出して復号化部１４で目的の走査線のデータ
以前の走査線データを読みとばした後にやつと処
理すべき走査線のデータを得ることになる。この
事情は符号化が走査線単位でなされた場合に限ら
ず、画像上での矩形ブロツクなど一般に画像を複
数個の部分画像に分割した小単位毎に符号化する
ような場合も同様である。

この発明は上記の様な従来のものの問題点に鑑
みてなされたもので、画像信号を画像の小単位毎
に非定長符号データとして記憶するメモリを制御
する回路において、符号データの画像小単位毎に
計数するカウンタと、符号データの長さをメモリ
の語長を単位として計数するカウンタとを用い
て、画像データをメモリに書込む際に各画像小単
位の符号データの集合と、画像小単位の符号デー
タが記憶されるメモリ領域の先頭アドレスの集合
とに分離しておき、画像データをメモリから読出
す際に、上記各画像小単位の符号データが記憶さ
れているメモリ領域の先頭アドレスを自動的に参
照できるようにすることにより、データ圧縮され
た画像の符号データを効率よく蓄積し、かつ必要
に応じて画像の一部分のデータを直接的に読出す
ことが出来る画像データメモリ制御回路を提供す
ることを目的としている。

以下、この発明の一実施例を図面によつて詳細
に説明する。

第２図はこの発明による画像データメモリ制御
回路のデータ書込み回路１００の構成を示すブロ
ツク図で、図中２１，２２は第１、第２のカウン
タ、２３，２４は第１、第２のデータ選択回路
（セレクタ）、２５はOR回路、２６はメモリであ
る。メモリ２６は並列構造であつて数ビツト並列
の入力端子DIからの情報が書込みパルスWRによ
つて、アドレス入力端子ADRによつて指定され
た番地に書込まれる。またアドレス入力も数ビツ
ト乃至十数ビツト並列に与えられる。メモリ２６
に書込まれるべき画像データPDもメモリ２６の
語長、即ち並列ビツト数と同じビツト数の並列デ
ータであり、セレクタ２４の一方の入力端子I₁に
印加される。画像データPDの書込まれるメモリ
２６内のアドレスはカウンタ２２の出力Ｑで与え
られ、セレクタ２３の一方の入力端子I₁に印加さ
れる。また書込みパルスPCがOR回路２５を経て
メモリ２６の端子WRに印加される。通常は、セ
レクタ２３及び２４の出力には制御入力SELによ
つて端子I₁側の入力が端子Ｏに達しているので、
データPDがカウンタ２２の出力Ｑで指定される
メモリ２６内のアドレスに書込まれる。また書込
みパルスPCはカウンタ２２のクロツク入力CKに
も印加され、カウントアツプを行うので、書込み
パルスPC毎に書込みアドレスは順次に大きくな
つてゆく。またカウンタ２２には画像データの記
憶開始位置をパルスPSによつてプリセツトでき
る様に初期アドレスデータPAが入力端子Ｄに接
続されており、任意のアドレスからの書込みが可
能である。

一方、カウンタ２１には、走査線や矩形ブロツ
クなど画像の小単位毎に発生されるパルスLCが
クロツク入力CKに印加され、その計数出力Ｑは
セレクタ２３のもう一方の入力端子I₂に加えられ
る。またセレクタ２４のもう一方の入力端子I₂に
はカウンタ２２の計数出力Ｑが印加される。セレ
クタ２３及び２４の制御入力SELが通常とは逆の
論理値となつた時にパルスLCが印加されると、
カウンタ２１の出力Ｑがメモリ２６のアドレス入
力ADRとなり、またカウンタ２２の出力Ｑがデ
ータ入力DIとなり、更にパルスLCがOR回路２
５を経て書込みパルスWRとなつて、メモリ２６
へのアドレスデータの書込みが行われる。アドレ
スデータ、即ちカウンタ２２の出力がメモリ２６
の語長、即ち並列入力ビツト数より大きい場合
は、アドレスデータを何回かに分けて書込む必要
がある。この様なアドレスデータのメモリ２６内
での書込み開始位置は、カウンタ２１へのプリセ
ツトデータ入力LA及びパルスLSによつて任意に
設定することが出来、書込みパルスLCが印加さ
れる度に次第に書込みアドレスが大きくなる。

上記の様な構成のデータ書込み回路によれば、
画像を小単位に分割した各部分画像の符号データ
をメモリ２６に順次に書込むことが出来る他に、
各画像小単位の符号データの先頭アドレスのデー
タも順次にメモリ２６に書込むことができ、しか
も、アドレスデータの書込み位置を符号データと
は別に指定することが可能である。

第３図は、この発明による画像データメモリ制
御回路のデータ読出し回路２００の構成を示すブ
ロツク図で、図において３１，３２は第３、第４
のカウンタ、３３は第３のデータ選択回路（即
ち、セレクタ）、３４はOR回路、３５はメモリ
である。メモリ３５は並列構造であり、読出しパ
ルスRDによつて、アドレス入力端子ADRに印加
される信号によつて指定される番地の記憶内容
が、数ビツト並列のデータとして出力端子DOへ
読出されて、出力データPDとなる。メモリ３５
へのアドレス入力はセレクタ３３の出力Ｏであ
り、セレクタ３３への一方の入力I₁へはカウンタ
３２の出力Ｑが、またもう一方の入力I₂へはカウ
ンタ３１の出力Ｑが接続されており、選択制御信
号SELによつて両入力I₁，I₂のいずれか一方が選
択される。今、カウンタ３２の出力がメモリ３５
のアドレス入力として選択されている時にパルス
PCが印加されると、パルスPCはOR回路３４を
経て読出しパルスRDとなり、当該アドレスから
データ出力PDが得られる。これと同時にカウン
タ３２がカウントアツプされて、アドレス入力が
更新される。同様にしてカウンタ３１の出力がア
ドレス入力として選択されている時にパルスLC
が印加されると、カウンタ３１の出力によつて指
定される番地からデータ出力PDが得られ、同時
にカウンタ３１がカウントアツプされる。またカ
ウンタ３１にはパルスLSによつて入力データLA
が、カウンタ３２にはパルスLCによつてメモリ
３５の出力データPDがプリセツトされる。

上記の様な構成のメモリ読出し回路から前記の
様にメモリ３５内に各画像小単位の符号データと
アドレスデータが別々に記憶されている場合の画
像データを読出すのは次の様な手順により行われ
る。まずカウンタ３１に、読出すべき画像小単位
の先頭アドレスが記憶されているメモリ３５内の
アドレスをデータLAとして印加し、パルスLSに
よりプリセツトする。更に選択制御信号SELを、
セレクタ３３の出力がI₂側の入力、即ちカウンタ
３１の出力となる様に与えておいて、パルスLC
を入力する。これによりメモリ３５から読出すべ
き画像小単位の先頭アドレスがまず読出されて、
それがカウンタ３２へプリセツトされる。次にセ
レクタ３３の選択制御信号SELをI₁側の入力が出
力される様に与えて、パルスPCを入力する。す
ると、カウンタ３２の出力が指定するメモリ３５
のアドレスから、読出すべき画像小単位の先頭の
符号データが、データPDとして読出される。こ
れと同時にカウンタ３２はカウントアツプされる
から、読出し終了後は、次の符号データのアドレ
スを出力することになる。従つて、これ以降同様
にパルスPCを入力してゆけば、画像小単位の符
号データが順次読出されるわけである。また、一
つの画像小単位の読出しが終了してそれに続く次
の画像小単位を読出す際には、セレクタ３３の選
択制御信号SELを一時的にI₂側の入力が出力され
る様に与えてパルスLCを入力すれば、次の画像
小単位の符号データの先頭アドレスがカウンタ３
２にプリセツトされるので、選択制御信号SELを
再びI₁側の入力が出力される様に与えて、パルス
PCを次々と入力してゆけばよい。

上記の説明で、もしメモリ３５に与えるアドレ
スデータADRの長さが、メモリ３５の語長より
大きい場合は、アドレスデータを何回かに分けて
読出す必要があり、パルスLCもその回数だけず
つ入力されなければならない。

第４図及び第５図は、この発明による画像デー
タメモリ制御回路のデータ書込み回路１００の一
実施例を示す回路図及びタイミングチヤートであ
る。この実施例においては、メモリの語長が８ビ
ツトで、アドレスデータ長が16ビツトであり、更
に入力される符号データは直列的であり、画像小
単位はライン、即ち走査線であるとしている。

第４図において、カウンタ４１乃至４２、セレ
クタ４３乃至４４、OR回路４５、メモリ４６は
それぞれ、第２図の各ブロツク２１乃至２６に相
当するものである。また４７はシフトレジスタ、
４８は３ビツトの２進カウンタ、４９乃至５０は
フリツプフロツプ、５１はOR回路、５２乃至５
３はAND回路、５４はNOT回路である。第４図
において、回路上の主要な信号に記号を付し、そ
のタイミング関係を第５図に示している。

また第６図は、このデータ書込み回路によつて
メモリ４６に書込まれる画像データの形式の一例
を示している。

第４図の回路図で、初期状態ではカウンタ４１
にはメモリ４６のアドレスデータ領域の先頭アド
レスLA（＝0000_H；ここでＨは16進データである
ことを示す）が制御部１６からのセツトパルス
LS（図示せず）によつてプリセツトされ、またカ
ウンタ４２には符号データ領域の先頭アドレス
PA（＝1290_H）がパルスPS（図示せず）によつて
プリセツトされ、更にフリツプフロツプ４９及び
５０はリセツトされているものとする。まずパル
スLCが１つ入力され、この立上りでフリツプフ
ロツプ５０の出力Ｑが“０”から“１”へ変化す
る。一方カウンタ４１の最下位桁出力LSBはパ
ルスLCの立下りまで変化せず“０”のままであ
る。この状態では、セレクタ４３で入力H1およ
びL1が選択され、カウンタ４１の出力がメモリ
４６のアドレス入力ADRの16ビツトとなり、一
方セレクタ４４では入力I₂が選択され、カウンタ
４２の出力の上位８ビツトがメモリ４６の入力デ
ータとなる。このとき、パルスLCがOR回路４５
を経て書込みパルスWRとしてメモリ４６に印加
されるので、メモリ４６の0000_H番地にデータ12^H
が書込まれる。次のパルスLCが書込みパルス
WRとして印加される時には、カウンタ４１がカ
ウントアツプされて最下位桁出力LSBは“１”
となつており、従つて今度は0001_H番地にセレク
タ４４のI₃入力、即ちカウンタ４２の下位８ビツ
トLSDの値90_Hが書込まれる。これで最初のアド
レスデータの書込みは終了したので、スタートパ
ルスSTによりカウンタ４８（リセツト端子Ｒは
図示せず）及びフリツプフロツプ５０がリセツト
され、直列の符号データSDの入力が開始される。

直列の符号データSDは入力クロツクSCによつ
てシフトレジスタ４７にシフト入力され８ビツト
の並列データPDに変換される。入力クロツクSC
はまた３ビツトの２進カウンタ４８をカウントア
ツプして、キヤリー出力端子CAより８クロツク
毎に１回のパルスPCを出力する。このパルスPC
はOR回路４５を経てメモリ４６のWR入力端子
に達する。このとき、セレクタ４３では入力H0
及びL0が選択され、カウンタ４２の出力がメモ
リ４６のアドレス入力となつており、またセレク
タ４４では入力I₀（＝I₁）が選択され、シフトレ
ジスタ４７の出力PDがメモリ４６のデータ入力
となつているので、符号データ領域の先頭アドレ
ス1290_H番地に符号データの最初の８ビツトが書
込まれる。この書込みが終了すると、パルスPC
はカウンタ４２をカウントアツプするのでカウン
タ４２の出力は符号データ領域の次の番地1291_H
を示すことになる。そして符号データの次の８ビ
ツトはこの番地に書込まれ、以下同様にして、符
号データが符号データ領域に順次書込まれるわけ
である。

１ラインの直列データの入力が終了すると、制
御部１６からエンドパルスEDが入力される。こ
の時、もしカウンタ４８のゼロ出力Ｚが“１”で
あれば、入力された直列符号データのビツト数は
丁度８の整数倍であつて、バイト構造のメモリ４
６の語の切れ目にぴつたり収まつている。しか
し、カウンタ４８のゼロ出力Ｚが“０”なら、１
ラインの最後の符号データが８ビツトに満たず、
シフトレジスタ４７に残されている。後者の場合
のみ、エンドパルスEDはAND回路５３を通過し
てフリツプフロツプ４９の入力端子Ｃに達し、そ
の出力FF１を“１”とする。このフリツプフロ
ツプ４９はそれ以前のパルスPCによりリセツト
されていたものである。これにより連続パルス
CCがAND回路５２を通過し、カウンタ４８及び
シフトレジスタ４７を駆動する。そしてカウンタ
４８がパルスPCを出力し、シフトレジスタ４７
の出力PDがメモリ４６に書込まれて１ラインの
符号データの書込みが完了する。この直後、カウ
ンタ４２は符号データ領域の次の番地を出力す
る。そしてこのカウンタ４２が出力する次の番地
をメモリ４６の、カウンタ４１の出力によりアド
レス指定されるアドレスデータ領域に書き込むこ
とから始まる上記過程を繰返し実行することによ
り、画像の各ラインの符号データが順次にメモリ
４６に書込まれる。また、符号データのデータ長
が８の整数倍とならない、即ちメモリの語長単位
とならない場合には、上述のように、カウンタ４
８のゼロ出力Ｚが“１”となるまでカウンタ４８
及びシフトレジスタ４７を駆動することにより符
号データの末尾にデータとしては意味を持たない
補助的なビツトを付加し、これにより符号データ
のデータ長をメモリの語長の整数倍となるように
して、次の符号データがメモリの語の先頭のビツ
トから書込まれるようにしている。

これにより、第６図の様に、各ラインの符号デ
ータの先頭アドレスは番地0000_Hから始まりアド
レスデータ領域に、また符号データそのものは番
地1290_Hから始まる符号データ領域に順序よくか
つ整然と配列される。

第７図及び第８図は、この発明による画像デー
タメモリ制御回路のデータ読出し回路２００の一
実施例を示す回路図及びタイミングチヤートであ
る。この実施例においてもメモリの語長か８ビツ
トで、アドレスデータ長が16ビツトであり、更に
出力される符号データは直列的であり、画像小単
位はラインであるとしている。

第７図において、カウンタ７１、セレクタ７
３、OR回路７４、メモリ７５はそれぞれ第３図
の各ブロツク３１，３３，３４，３５に相当し、
更にカウンタ７６，７７は第３図のカウンタ３２
に相当する。

また７８は３ビツトの２進カウンタ、７９はシ
フトレジスタ、８０はフリツプフロツプ、８１は
OR回路、８２乃至８３はAND回路、８４は
NOT回路である。第６図において回路上の主要
な信号に記号を付し、そのタイミング関係を第７
図に示している。

また、以後の説明では、このデータ読出し回路
によつてメモリ４６内に書込まれている第６図の
様な形式の画像データを読出す場合の例を示す。

第７図の回路図で、初期状態では制御部１６か
らのパルスLS（図示せず）によつてカウンタ７１
にアドレスデータ領域の先頭アドレスLA（＝
0000_H）がプリセツトされており、またRSフリツ
プフロツプ８０がセツトされているものとする。
まずパルスLCが１つ入力され、OR回路７４を介
してメモリ７５の端子RDに読出しパルスとして
印加される。このときセレクタ７３は入力H1及
びL1、即ちカウンタ７１の出力を選択してメモ
リ７５のアドレス入力ADRへ出力しているので、
0000_H番地からデータ12_Hが読出され出力データ端
子DOに出力される。この出力はカウンタ７６及
び７７のプリセツトデータ入力Ｄに接続されてい
るが、カウンタ７１の最下位桁出力LSBが“０”
であるため、パルスLCがAND回路８２のみを通
過するので、カウンタ７６にプリセツトされる。
次にパルスLCの立下りでカウンタ７１がカウン
トアツプされ、最下位桁出力LSBが“１”にな
ると、次のパルスLCはAND回路８３のみを通過
するので、今度は0001_H番地からデータ90_Hが読出
されて、カウンタ７７にプリセツトされる。

これで最初のラインの符号データの先頭アドレ
ス1290_Hがカウンタ７６，７７にセツトされたの
で、スタートパルスSTによりカウンタ７８及び
フリツプフロツプ８０がリセツトされ、符号デー
タの直列的読出しが開始される。フリツプフロツ
プ８０がリセツトされるためセレクタ７３は、入
力H0及びL0側、即ちカウンタ７６及びカウンタ
７７の出力をメモリ７５のアドレス入力端子
ADRに出力する。そしてパルスSTがOR回路８
１を経てシフトレジスタ７９のセツト端子Ｓへ、
また更にOR回路７４を経てメモリ７５の端子
RDへ入力されるため、符号データ領域の先頭ア
ドレス1290_H番地から最初の符号データが読出さ
れて、８ビツト並列にシフトレジスタ７９にセツ
トされる。これに続いて、出力クロツクSCがカ
ウンタ７８及びシフトレジスタ７９に入力される
ので、符号データは並列から直列へと変換され、
直列データSDとして出力される。一方、３ビツ
トの２進カウンタであるカウンタ７８がカウント
アツプされて、キヤリー出力端子CAより、クロ
ツクSCの８クロツク毎に１回のパルスPCが発生
される。このパルスPCはパルスSTと同様、シフ
トレジスタ７９のセツトパルス及びメモリ７５の
読出しパルスとなり、また縦列接続された２つの
８ビツト２進カウンタ７６及び７７をカウントア
ツプしてゆくので、以後クロツクSCの８クロッ
ク毎にメモリ７５の符号データ領域から順次に符
号データが読出され、シフトレジスタ７９により
直列データに変換されて出力されることになる。
出力クロツクSCは必要とする符号データのビツ
ト数だけ入力されるから、１ラインの最後の符号
データの有効なビツトまでを直列データSDとし
て取出すことが可能である。

こうして１ラインの符号データの出力が完了す
ると、制御部１６よりエンドパルスEDが入力さ
れ、フリツプフロツプ８０が初期状態と同様にセ
ツトされる。この後、パルスLCの入力から始ま
る上記過程を繰返すことにより、第６図の様に記
憶された画像データをライン単位に順次読出すこ
とができることは明らかである。

更に、第７図の読出し回路においては、パルス
LCの入力の前にパルスLS（図示せず）及びデー
タLAによつてラインの番号をカウンタ７１にセ
ツトしておくことにより、その番号のラインの符
号データを直接的に読出すことができる構成にな
つていることに注意を要する。例えばデータLA
を0023_Hとすれば、第35番目のラインの符号デー
タの先頭アドレスがまずカウンタ７６及び７７に
プリセツトされ、続いてその先頭アドレスから始
まる符号データが読出せるわけである。このこと
は即ち、非定長符号データについては実際上困難
であつたライン単位のランダムアクセスを、この
回路構成が可能にしていることを意味するもので
ある。

なお、上記実施例においては、画像がライン単
位で符号化されているものとして説明したが、画
像を矩形ブロツク単位で符号化するなど、他の画
像分割単位をとつても全く同様の効果があること
は勿論である。またメモリに関するデータ語長や
アドレスデータ長も上記説明であげた例に限られ
ないことは言うまでもない。また、上記実施例で
は、データ書込み回路とデータ読出し回路とを
別々に説明したが、これは両回路において回路素
子を部分的に共用することを何ら妨げるものでは
ない。また第６図の様なアドレスデータ領域と符
号データ領域との対応を、メモリ内に複数個記憶
することも可能である。

以上の様にこの発明によれば、画像データメモ
リ制御回路を、画像信号を画像の小単位毎に非定
長符号データとして記憶するメモリにおいて上記
画像小単位を計数するカウンタと、符号データを
メモリの語長を単位として計数するカウンタとを
用いて、画像データをメモリに書込む際に、各画
像小単位の符号データの集合と、各画像小単位の
符号データが記憶されるメモリ領域の先頭アドレ
スの集合とに分離しておき、画像データをメモリ
から読出す際に、上記各画像小単位の符号データ
が記憶されているメモリ領域の先頭アドレスを自
動的に参照できる様に構成したので、非定長符号
データとなつている画像小単位の任意のものを直
接的に読出すことが容易に可能であり、この制御
回路により記憶効率が良くかつ画像の処理に適し
た画像データ記憶回路を提供できる効果がある。

【図面の簡単な説明】

第１図は、この発明に係る画像記憶装置の一般
的構成を示すブロツク図、第２図はこの発明によ
る画像データメモリ制御回路のデータ書込み回路
の構成を示すブロツク図、第３図はこの発明によ
る画像データメモリ制御回路のデータ読出し回路
の構成を示すブロツク図、第４図及び第５図は、
データ書込み回路の一実施例を示す回路図及びタ
イミングチヤート図、第６図はメモリ内の画像デ
ータの形式の一例を示す図、第７図及び第８図は
データ読出し回路の一実施例を示す回路図及びタ
イミングチヤート図である。２１，２２，３１，３２……第１、第２、第
３、第４のカウンタ、２３，２４，３３……第
１、第２、第３の選択回路（セレクタ）、２６，
３５……メモリ、１００……データ書込み回路、
２００……データ読出し回路。なお図中同一符号
は同一又は相当部分を示す。

Claims

【特許請求の範囲】１画像信号を画像の小単位毎に非定長符号デー
タとして記憶するメモリを制御する画像データメ
モリ制御回路において、上記符号データの画像小単位毎に計数を行なう
第１のカウンタ、入力符号データの長さを上記メ
モリの語長を単位として計数する第２のカウン
タ、画像小単位の符号データの長さが上記メモリ
の語長単位となるように必要なビツトを付加する
手段、上記第１及び第２のカウンタの出力のいず
れか一方を選択して上記メモリのアドレス入力と
する第１の選択回路、及び、上記第２のカウンタ
の出力及び上記符号データのいずれか一方を選択
して上記メモリのデータ入力とする第２の選択回
路を有し、各画像小単位の符号データを上記メモ
リの語長単位の領域に書込むとともに、上記各画
像小単位の符号データが記憶されるメモリ領域の
先頭アドレスを、上記各画像小単位の符号データ
と分離して上記メモリに書込むデータ書込み回路
と、上記符号データの画像小単位毎に計数を行なう
第３のカウンタ、上記メモリの上記先頭アドレス
データ出力がプリセツトされ符号データの長さを
メモリの語長を単位として計数する第４のカウン
タ、及び、上記第３及び第４のカウンタの出力の
いずれか一方を選択して上記メモリのアドレス入
力とする第３の選択回路を有し、画像データを上
記メモリから読出す際に各画像小単位の符号デー
タが記憶されているメモリ領域の先頭アドレスを
参照して上記メモリの語長単位で読出しを行なう
データ読出し回路とを備えたことを特徴とする画
像データメモリ制御回路。