JPS59101983A - ビデオ・デ−タを記憶する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は、ビデオ表示端末装置に関する。更に具体的に
言うならば、本発明は、成る予定のビデオ・フレームの
走査線ラスク上に表示された全データを後の再生のため
にメモリに記憶する装置に関する。

電子計算機システムにおいてビデオ表示端末装置（ＶＤ
Ｔ）を用いる場合には、ＣＲＴの表示面に表示された１
フレームのデータを永久記録することが望ましい。与え
ら汎たデータは２進ビツトの形であり、電子ビームのア
ンプランクを制御する。尚、この電子ビームはＣＲＴの
表示面を横切って反復的に走査するように動かされる。

各表示フレームは、螢光ドツト・マトリクスで形成され
、そして各ドツトは２進ビツトの存在を表わす。ソース
・データはランダム・アクセス・メモリから通常与えら
れそしてフレームを必要なだけ再発生する。

ハード・コピー・プリンタはこれの速度が遅いためにバ
ッファ・ストレッジを必要とする。ここにはソースから
データが読込まれ、そしてデータはプリンタが印刷動作
を完了する迄保持される。

フレーム・データは、表示装置のメモリから若しくは離
れたデータ源（ソース）から表示装置へ与えられるビデ
オ入力から直接的に得られる。

既に表示済みのフレーム・データのコピーをプリンタに
作成させるためにバッファ・ストレッジは、特定フレー
ムのビット・データを保持するための多くの技法を用い
てきた。１つの技法は、文字コードを一時的に記憶する
。これらのコードは表示装置から文字発生装置に移され
、これらのコードに基づきプリンタ内の文字発生装置は
印刷のための所望の文字を選択する。他の技法は、単一
走査線のビットのみを捕捉して記録し、そしてこの工程
を各走査線毎に繰返して１つのフレー１１を完成する。

又、他の技法は、各走査線の予定の部分を保持し元の方
向を横切るようにフレームを印刷する。

第１番目の技法は、文字コードのみを記憶し、そして表
示装置を最小時間しか拘束しないという利点を有する。

しかしながら、データ行だけ又１行内の文字だけしか記
録できないので、スクリーン上の全データ・ポイントを
アドレスすることができない。この型の記録方式では、
ダイアグラム又は図表のコピーを作成することはできな
い。第２の技法は最小のバッファ・ストレッジを必要と
し、これは１走査線のビットしか記憶せず、そしてプリ
ンタは、次のビット線の記憶前に、前のビット線を記録
しなければならない。かくして、走査線の印刷される迄
表示装置の動作は遅延される。

この技法は例えば米国特許第４１５８２０３号に示され
ている。更に、印刷装置の幅は、走査線の長さく通常数
百素子）に等しくなくてはならない。

第３番目の技法の場合には、印刷済コピーは通常９０°
回転され、そして各走査線の一部分即ちセグメントだけ
が印刷ヘッドの一回の通過の間に印刷されるので、ビデ
オ表示端末装置は余り長くない時間だけプリンタに接続
される。後者の両枝法では、ビデオ表示端末装置の画面
はオール・データ・ポイント・アドレッサブルであり、
図表の記録が可能である。

しかしながら上記従来の技法の夫々は、ビデオ表示端末
装置及び、プリンタの間の長時間の接続時間を必要とし
、又スクリーン上に表示された全てのデータ・ポイント
を捕えることができなかった。

〔発明の概要〕

本発明の主な目的は、１つのフレームの全てのアドレス
可能データ・ポイントがこのフレームの単一再発生サイ
クルの間に記憶され得る所の、ビデオ・データに対する
ディジタル記憶装置を提供することである。

本発明によると、表示端末装置における表示のためのデ
ータの発生順序でビデオ・データを捕捉するディジタル
記憶装置が実現される。

本発明に従うと、奇数及び偶数番目の走査線データはグ
ループで記憶装置に記憶される。データのステータス・
バイトは各走査線の終了に記憶され、後続の走査線が後
続の印刷動作の間に省略されるべきであるか否かを表わ
す。各走査線の予定のセグメン］−はバッファに一時的
に置かれ、そしてこれの一部分は後続セグメントの捕捉
の間に記憶される。

本発明は、ビデオ・データがビデオ表示端末装置に転送
されるにつれて、この装置の垂直同期信号の発生に応答
してビデオ・データを直列に捕捉（とり込む）するため
に、マイクロプロセッサ装置により附勢される制御装置
を備え、更にシフトレジスタをバッファ・ストレッジと
して用いる。

このシフト・レジスタは、カウンタ装置と共に走査線の
うちの予定のデータ・セグメントをとり込み、そしてこ
れらのセグメン１〜を、ランダム・アクセス・メモリ（
ＲＡＭ）への記憶に適したデータ・バイ１−に分ける。

制御装置は、最後のデータ・セグメン１−を複数個のバ
イトとしてＲＡＭに記憶するために、又印刷の間に、後
続走査線が省略されるべきであるか否かを示すステータ
ス・バイトを与えるために、走査線の終了時に追加サイ
クルを発生する装置を含む。

ディジタル記憶装置のＲＡＭは、ビデオ・フレームを構
成する全てのアドレス可能な表示点を記憶するに十分で
あり、そしてこのビデオ・フレームに対する単一再生サ
イクルの間に全ての表示データをとり込む（捕捉する）
。ＲＡ　Ｍのアドレス発生装置は奇数走査線データ及び
偶数走査線データに対して分けられた記憶装置を有し、
又、走査線の省略を示すステータス・バイトに対する記
憶装置を有する。記憶されたデータは、マイクロプロセ
ッサの制御のもとにＲＡＭから読出されることができ、
そしてプリント・バッファ及びプリント機構による使用
に適した形に再組立てされることができる。ディジタル
記憶装置は、ビデオ表示端末装置の型が変った場合の、
フレーム当りの走査線の数の変化及び走査線当りのビッ
ト・ポジション（ドツト・ポジション）の数の変化に対
応することができる。

〔実施例の説明〕

第１図を参照するに、陰極線管表示端末装置１０の表示
面１１には、記録（印刷）することが望まれる１フレー
ムのデータが表示される。■データ・フレームは複数本
の水平走査線（代表的には５２５本）により構成される
。電子ビームが表示面を横切って走査するにつれて、電
子ビームは、各ドツト位置（ビームが歩進的に動かされ
る各ポジション）において、ブランク若しくはアンプラ
ンクにされる。１つの走査線上のドツト・ロケーション
即ちデータ・ビット・ポジションの数はこの表示装置の
設計に依存するが代表的には約８００である。ビームが
アンプランクにされると、約０．２５＋ｎｍの直径の燐
光性のドツトが表示面上に可視的に現われ、そして文字
又は図は、複数個のドツトを予定のポジションに出現さ
せることにより表示される。１つのデータ・フレームは
、インターレース式に現わ」する複数本の走査線により
構成される。即ち、偶数番目の走査線Ｏ１２，４、。

０．が発生されるとこれに続いて奇数番目の走査線１．
３．５１００．が発生される。燐光性ドツトの継続時間
は短かいので、表示された１つのデータ・フレームは反
復的に再発生即ち再生されねばならない。通常、この回
数は一秒当り６０回である。

１つのデータ・フレームについてのコピーを印刷するこ
とが要求されると、再生データ表示装置からとり込まれ
て記憶装置に記憶されて、後の低速マトリックス・プリ
ンタにより使用される。ビデオ表示データ並びに補助信
号例えば行スペース信号、ビデオ・クロック、水平及び
垂直同期信号、フレーム再生の奇数若しくは偶数走査線
を表わす信号が表示装置から制御回路１２に供給される
。

この制御回路１２は、アドレス母線１４、データ母線１
５及び制御母線１６を介してマイクロプロセッサ１３に
接続される。アドレス母線は更に１行のプリント・デー
タを組立てるためにプリント・バッファ１７に接続され
、又更に周辺機器インターフェイス・アダプタ（ＰＩＡ
）１８に接続される。このアダプタ１８は、回路１２に
おけるメモリ制御のための奇数ページ信号及びスタート
信号を与える。アドレス母線１４は更に解読回路１９に
接続される。この解読回、路は、制御回路１２［こ、書
込みリセット信号及び走査当りの奇数−偶数）（イト信
号を与え、又、プリント・ノベツファ１７及びプリント
機構２０に他の制御信号を与える。データ母線１５は又
、プリント・ノベツファ１７、プリント機構２０および
インターフェイス・アダプタ１８に接続されている。制
御母線１６は、プリント・バッファ１７及びプリント機
構２０を相互接続し、そして読取−書込信号、アドレス
・ストローブ信号、データ・ストローブ信号及びオシレ
ータ信号を制御回路１２に供給する。発振器２１はマイ
クロプロセッサ１３及び制御回路１２の両方に４　Ｍ　
Ｈｚの信号を供給する。制御回路１２番よ、マイクロプ
ロセッサ１３の制御のもとにあり、そしてビデオ表示端
末装置１０からのビット・データを記憶するためのラン
ダム・アクセス・メモリ（ＲＡＭ）２２をメモリ部分と
して有してし）る。

本発明は、マトリックス・プリンタと共に使用すること
をもくろんでいる。マトリクス・プリンタでは、プリン
ト・ヘッドは複数個のプリント素子を有し、このヘッド
が記録媒体を横切って移動する。ビデオ・データは、１
つのプリント素子が一本の走査線を印刷するようにラン
ダム・アクセス・メモリから読み出される。プリント・
ヘッドが記録媒体を横切って移動するにつれて、複数本
の走査線が同時に記録される。

ビデオ・データの捕捉については最初概略的に説明し１
次いで第２ａ、２ｂ、３　ａ　−’３　ｄ、４及び５図
を参照して説明する。プリント・ボタンが押さ九ると、
マイクロプロセッサは、奇数−偶数線の偶数から奇数へ
の移りを待つように指示される。このことは成るステー
タス・レジスタを用いて感知されることができる。偶数
から奇数への移りが生じると、マイクロプロセッサは書
込リセット信号を与えそしてスタート信号を有効にする
。

このタイミングは第４図の（ａ）乃至（ｅ）に示されて
いる。次いで、マイクロプロセッサは、この回路がビデ
オ・データをとり込んで（捕捉して）いる間水平同期信
号の数を計数する。同期信号の計数は、偶数から奇数へ
の移りが奇数−偶数線で生じる迄続き、そしてこの時に
スタート信号が無効にされ、捕捉動作を停止する。この
時点で全ての情報はＲＡＭに記憶され終る。ＲＡＭには
奇数ページ及び偶数ページの２ページがある。捕捉シー
ケンスの間、奇数フレームの情報がアドレス００００を
開始アドレスとして奇数ページを満たし、同様に偶数フ
レーム情報がアドレス００００を開始アドレスとして（
高次のビットで区別される）偶数ページを満たすように
、奇数−偶数信号は、信号レベルに従ってデータの流れ
を制御する。捕捉の間、１走査線内の１６ビツトの情報
はシフトレジスタで並列化されそして２バイト並列でラ
ッチに移される。２データ・バイトづつＲＡＭに記憶さ
れる間、次の１６ビツトが並列にされる。１つの走査線
について終了すると、表示データ線相互間にスペースを
与えるために次の４本の走査線がブランクであるか否か
を示すステータス・バイトも又記憶される。次の「偶数
から奇数への移り」が感知されて奇数及び偶挙フレーム
の両方が１回発生されたことを示す迄、上記情報のとり
込みが走査線毎に行なわれる。

第２ａ及び２ｂ図並びに第５図を参照するに、第５図の
（、）のビデオ・クロック信号は端子３０（第２ａ図）
に継続的に印加され、そしてインバータ３１及び３２に
より反転され、従ってこれら２つのインバータから正の
クロック信号及び補数クロック信号をとり出すことがで
きる。マイクロプロセッサは書込みリセットを与えこれ
は端子３３に生じ、この信号はフリップ・フロップ３４
を１にセットし、そしてこの信号はフリップ・フロップ
３５への条件づけ入力として働らく。次のクロック信号
で、フリップ・フロップ３５はターン・オフされ、そし
て４ビツト・２進カウンタ３６を１０進１に保持する。

これは、垂直同期信号が端子３７で終了する迄の（第５
図の（Ｃ））安定状態である。端子３７における正の信
号レベルへの変化はインバータ３８を介してフリップ・
プロップ３４をリセットし、（第５図の（ｄ））　、従
って後続クロック・パルスはフリップ・フロップ３５を
１にセットしく第５図の（ｅ））そしてカウンタ３６は
ビデオ・クロック・パルスに応答して計数を開始する。

１つの走査線の開始時に（これは垂直同期信号の終了時
に生じる）端子３９　（第２ａ図）に現われるビデオ・
データは８ビツト・シフト・レジスタ４０（これは第２
番目の８ビツト・シフト・レジスタ４１と直列である）
に印加される。このデータは、ビデオ・クロック・パル
スのタイミングのもとにシフト・レジスタに入れられる
。

カウンタ３６がフル・カウント値に到達して、−走査線
のうちの１６ビツトが直−並列回路のシフト・レジスタ
４０及び４１に読込まれ終えたことを示すと、このカウ
ンタは出力信号ＴＣを生じ、そしてこの信号はアンド回
路４２及び４３並びにフリップ・フロップ３４及び４４
に呪われる（第５図の（ｇ）笈び（ｈ）の信号）。アン
ド回路４２はインバータ４５からの水平同期レベルによ
り既に条件づけられており、従ってインバータ４６によ
り反転レベルへ変化した信号はフリップ・フロップ４７
をターン・オンする（第５図の信号（ｉ））。

この信号は、オア回路４９及び５０を介して送られて、
マルチプレクサ５１　（第３Ｃ図）に、ＲＡＭ２２（第
３ｄ図）の記憶サイクルを実行するためのＨＷサイクル
・リクエストを発生する。

再び第２８及び２ｂ図を参照するに、アンド回路４３か
らのクロック信号の制御のもとに、データはシフト・レ
ジスタ４０及び４１から夫々３状態ラツチ５３及び５４
に移される。このアンド回路はＴＣ及びビデオ・クロッ
ク信号に応答して出力を発生する。フリップ・フロップ
４４におけるＴＣ信号はこのフリップ・フロップをター
ン・オンする。何故ならばインバータ４８及びオア回路
５９か５４゛アンド回路５５への両人がオンであるから
である。フリップ・フロップ３４におけるＴＣ信号は不
動作である。何故ならばこのフリップ・フロップはイン
バータ３８からの信号によりリセット状態に保持されて
いるからである。

シフト・レジスタ４０及び４１からのデータの転送時に
、３状態ラツチ５４が最初にこの中のデータを内部デー
タ母線に移す。このデータはＲＡＭに第１番目に記憶さ
れる最初の８ビット即ち１バイトである。このラッチ５
４は、アンド回路５７の低出力により、この転送のため
に動作される。

この低レベル出力は、ＴＣ信号の終了時にカウンタ３６
のステージ８がオフになった時に発生された。このステ
ージ８の信号変化はインバータ５８において反転され従
ってナンド回路５６はアンド回路５７に低レベル出力を
与える。ラッチ４７は１、第３ｂ図からアンド回路６０
を介して与えられるメモリ・リセット信号（第５図の信
号（ｊ））によりリセットされる。

ビデオ・クロック・パルスは、この第１走査線の第２番
目の１６ビツト即ちバイト３及び４のために、カウンタ
３６を進めそしてシフト・レジスタ４０及び４１を働ら
かせる。しかしながら、この時第２番目のバイトが、Ｒ
ＡＭへの転送のためまだ３状態ラツチ５３に残っている
。このカウンタ３６がカウント値８に到達すると、この
状態はアンド回路６１、オア回路４９及び５０を介して
、マルチプレクサに、このパイ１−２を記憶する他のＨ
Ｗサイクルリクエストを合図する。第５図の（ｋ））。

尚、アンド回路６１は、カウント３６のステージ４から
の反転入力及びラッチ４４からのＱ入力により条件づけ
られる。データのこのバイト２は、ラッチ５３がアンド
回路６２からの信号により附勢されているので、内部デ
ータ母線を介してＲＡＭへ移される。アンド回路６２は
、カウンタ３６のステージ８がカウント値８．９．１０
及び１１に対してオンにある時にナンド回路６３により
ブロックされる。ラッチ４４は、各走査線の最初の８ビ
ツトのとり込み（捕捉）の間にＲＡＭ記憶サイクルを防
げる働きをする。

走査線上のデータのうち１６ビツトを、連続した２バイ
トとして一時に捕捉して記憶する動作は、この走査線の
長さに亘って続けられる。しかしながら、水平同期信号
が発生してこの走査線の終了を表わすと、インバータ３
８からの信号レベルに変化が生じ、フリップ・フロップ
３４からリセットを除去する。もしもカウンタ３６がＴ
Ｃのフル・カウントになければ、これはビデオ・クロッ
クから前進しつづけ、かくして、１６ビツトが終了され
てＴＣ信号が生じる迄、シフト・レジスタにおいて走査
線をブランク・データで満す。ＴＣ信号が発生した時、
これはフリップ・フロップ３４を条件づけ、その結果法
のビデオ・クロック信号はフリップ・フロップをターン
・オンしそしてフリップ・フロップ３５をターン・オフ
するように条件づける。

今、走査線データの２バイト及び１つのステータス・バ
イトが記憶されねばならず、従って３つの記憶サイクル
が必要である。フリップ・フロップ３５からのオフ出力
はカウンタ３６をブロックし、そして既に条件づけされ
ているフリップ・フロップ７１をオン状態にする。この
フリップ・フロップ７１は３サイクル・リング・カウン
タ７０に含まれる。フリップ・フロップ７１がオンであ
ると、フリップ・フロップ７２は、分周フリップ・プロ
ップ７３からのパルスによりオン状態になるよう条件づ
けられる。フリップ・フロップ７２がター・ン・オンす
ると、４ステージのリング・カウンタ７４は、フリップ
・フロップ７３からのパルスにより前進されることがで
きる。（第５図の（１））。リング・カウンタ７４がこ
れのステージに亘って前進すると、これに接続されたオ
ア回路７７及び７６から調時された出力を発生し、そし
てアンド回路５７及び６２の夫々から２つの出力附勢信
号を連続的に発生する。これらのアンド回路は、関連す
る３状態ラツチ５４及び５３をＲＡＭへの内部データ母
線へゲートする。オア回路７８〜８０の入力はリング・
カウンタ７４に接続され、出力はアンド回路８１に接続
され、そしてマルチプレクサに対して、ＨＷサイクル・
リクエストを必要なだけ与える。

ステータス・バイトは、ビデオ表示装置上で表示された
行（ライン）相互間で、次の４つの走査線が行スペース
としてスキップされるべきであるか否かを示すために用
いられる。行スペースはもしあるとすると、走査線の終
了時に発生され、そして、フリップ・フロップ３５の動
作により次の連続した記憶アドレスに記憶される。これ
は、オア回路７５からの動作イネーブル及びアンド回路
８１乃至オア回路５０からのＨＷサイクル・リクエスト
信号により記憶される。

各水平同期信号の終了に続いて、新たな走査線のデータ
のとり込み即ち捕捉が、上記第１番目の走査線の場合の
ように行なわれる。奇数フィールドの最後の走査線のデ
ータが捕捉され終えた後、この実施例では、垂直同期信
号がビデオ表示装置により発生される。

この垂直同期の識別を確実にするために、第２ａ及び２
ｂ図では論理的感知回路が設けられており、これらは１
対の４ビツトの直列接続されたカウンタ８４及び５８並
びに一対のフリップ・フロップを有する。Ｉ　Ｍ　Ｈｚ
の信号が端子８８（第２ａ図）を介してカウンタ８４の
クロック入力へ供給される。このカウンタは、しかしな
がら、端子３７に水平若しくは垂直同期が生じる迄リセ
ット状態に保たれる。インバータ３８からの同期信号は
フリップ・フロップ８６をターン・オンすることが可能
であり、そしてこのフリップ・フロップ８６の出力はフ
リップ・フロップ８７を条件づける。同期信号は又イン
バータ４５を介して印加されてカウンタ８４及び８５か
らリセット状態を除去し、従って発振器により、これら
のカウンタは前進させられるようになる。もしも同期信
号が十分に長い間存在して垂直同期を示すと、カウンタ
８５が計数値６４迄計数して出力を発生する。これはフ
リップ・フロップ８７をターン・オンして、第１図のＰ
ＩＡに奇数−偶数タイムド信号を発生する。もしも水平
同期であるために同期信号の期間が短いならば、これの
終了時にカウンタ８４及び８５がリセットされそしてフ
リップ・フロップ８６がリセットされる。

奇数フィールドのデータのとり込みの終了時に、垂直同
期信号が発生しそして奇数−偶数線の信号レベルが変化
する。垂直同期信号によって、″カウント６４信号の発
生に基づくアドレス発生装置（第３ｂ図）のＯへのリセ
ットが生じる。但し、奇数−偶数線のレベル変化により
反対レベルへ変化される高次のポジションは除く。かく
して、偶数走査線からのビット・ポジション・データの
記憶の為にＲＡＭのうちの偶数ページが選択される。

とり込まれたデータ・バイートの記憶は第３ａ〜３ｄ図
の回路で行なわれる。第２ｂ図で発生されたＨＷサイク
ル・リクエストは、マイクロプロセッサ・スタート信号
により選択されるマルチプレクサ５１によりメモリ・サ
イクル・リフニス１〜に変換される。このメモリ・サイ
クル・リクエストは、第３ａ図のフリップ・フロップ９
０を条件づけるためのクロックとして生じる。フリップ
・フロップ９０のＱ出力はオア回路９１を介し−Ｃフリ
ップ・フロップ９２をセットする。自走発振器９３の出
力は、既に条件づけられたナンド回路９４に印加され又
このナンド回路の出力はフリップ・フロップ９２をオン
にセットする。これはリング・カウンタ９５に於るリセ
ット状態を除去しそしてこれによりこのカウンタは歩進
できる様になる。

カウンタ９５からの行アドレス・ストローブ（ＲＡＳ）
出力及びナンド回路１０１からの出力はナンド回路１０
２において組合わせられて、第３ｂ図のマルチプレクサ
１０３及び１０４において動作イメーブル信号を発生す
る。マルチプレクサ１０３〜１０６はデータの記憶のた
めに、オア回路１０７からのスタート信号によりセラ１
−されており、そしてデータのとり込みの間オンに留ま
っている。ＲＡＳ信号につづいて、第３ａ図のカウンタ
９５から列アドレス・ストローブ信号（ＣＡＢ）が生じ
、そしてこのＣＡＳ信号は、ナンド回路１０８において
、ナンド回路１０１からの出力と組合わされる。そして
ナンド回路１０８の出力はマルチプレク１０５及び１０
６を附勢する。

マルチプレクサ・エネーブル信号は、内部データ母線１
１０上に既に存在するデータを、第３Ｃ図のＲＡＭアド
レス母線１０９に選択されたアドレスを与える。

ＲＡＭ２２は、１６ＫＸ１及び３２ＫＸ１ビツトのメモ
リ・チップ１１１〜１１６が並列にされたものであり、
そして内部ストレッジ制御装置若しくはマイクロプロセ
ッサ・アドレス母線１１７からのＲＡＭアドレス母線１
０９によりアドレスされる。どちらの装置からのアドレ
スが用いられるかはこのＲＡＭを制御しているのはどち
らの装置であるかに依存する。とり込まれたビデオ・デ
ータの記憶の間、ＲＡＭアドレスは、４つの縦続接続さ
れた４ビツト・カウンタ１１８〜１２１により発生され
る。カウンタ１１８及び１１９はマルチプレクサ１０３
及び１０４に行アドレスを供給し、一方カウンタ１２０
及び１２１は列アドレスをマルチプレクサ１０５及び１
０６に供給する。

これらのカウンタは、ナンド回路１２２及び１２３を介
して、リフレッシュ・パルス及びＣＡＳ信号の不存、往
時に１カウントだけ進められる。かくして、歩進信号は
、メモリ・リフレッシュが発生してしない時に各メモリ
・サイクル・リクエスト毎に生じる。カウンタ１１２〜
１１５は、垂直同期信号の発生の間にリセットされる。

端子１２４における入力″奇数−偶数″信号のレベルに
従って、このアドレス発生器出力の高次のポジション（
マルチプレクサ１０６の出力）が０か１かにより決定さ
れる。

ＲＡＭ２２は、第３ａ図のメモリ・リフレッシュ回路１
３０の制御のもとにリフレッシュされる。

この回路は直列に接続された２つの４ビツト・カウンタ
１３１及び１３２を有し、そしてこれらの出力は３状態
ゲート１３３の各入力に接続され、又このゲート１３３
の出力はＲＡＭアドレス母線に接続される。これの信号
レベルは、次の行を表すすアドレスとして、信号′″行
アドレス・ストローブ（ＲＡＳ）”によりリフレッシュ
されるべき行アドレスとして働らく。カウンタ１３１及
び１３２はカウンタ１３５並びにフリップ・フロップ１
３６及び１３７によりクロックされる。カウンタ１３５
は、フリップ・フロップ１３６がオフの時にリセット状
態に保たれる。しかしながら、フリップ・フロップ１３
６がターン・オンされる時、カウンタ１３５は、マイク
ロプロセッサからのデーダ・ストローブ・パルスにより
進められることができる。カウンタが進められると、こ
れのステージ２の出力がフリップ・フロップ１３７をク
ロック・オンに、次いでこれはカウンタ１３１を進め、
行アドレスを１だけ進める。フリップ・フロップ１３７
がターン・オンすると、これはオア回路９１を介してフ
リップ・フロップ９２に印加されてカウンタ９５をリセ
ットし、これで１回循環してＲＡＳリフレッシュ信号を
発生する。

第３ｂ図を参照するに、行アドレス１１８及び１１９か
らの出力は第３Ｃ図の８ステージの３状態ラツチ１３８
への入力となる。しかしながら、このラッチは、フリッ
プ・プロップ１３９（第３ｂ図）の出力によりクロック
される迄ブロックされる。Ｒ３Ｔ３サイクル・リクエス
トの発生時に、フリップ・フロップ１３９におけるＱ出
力は、カウンタ１１８及び１１９からの第１走査線に対
する現在の行アドレス・カウントを、マイクロプロセッ
サ・データ母線上の伝送のためにクロックする。走査線
当りのデータ・ビット・ポジションの数が走査線バイト
の数から計算され得ることは勿論である。

ＲＡＭからデータを読出すことは本発明の部分ではない
が簡単に説明をする。データの続出【７はマイクロプロ
セッサの制御のもとに行なわれそしてこのデータは直列
型プリンタによる印刷即ち記録に適するように再配列さ
れねばならない。この例の場合には、互いに間隔づけら
れた２つの垂直電極行を有し、そして一方の垂直行は他
方に関して垂直方向でずれており、電極相互間のスペー
スに印字を、しかも垂直方向にそろえて印字を行なえる
プリンタを想定している。かくして、各垂直行が８つの
記録電極を有しているとすると、各印刷位置毎に、１６
ビツトが印刷されることができる。即ち、記録用紙をプ
リント・ヘッドが横切って移動する毎に、ビデオ・フレ
ームのうちの１６の水平走査線からのデータがヘッドの
１回通過毎に印刷されることができる。

印刷されるべきデニタはプリント・バッファ内で組立て
られる。このバッファは１６の走査線に対して必要な全
てのデータを収容できるような大きさを有する。もしも
プリント・ワイアが２ビツトのデータを含み、一番車の
電極が最も意味深いピッ１−を記録するものとすれば、
特定な複数走査線からの情報はアンドされてこれらの印
刷用のノ（イトに変えられる各印刷位置毎に２つのノベ
ツファアドレスが必要である。即ち、奇数印刷電極番こ
対して１つそして偶数印刷電極に対して１つ必要である
。データの捕捉前にプリント・バッファは全て０に初期
設定されねばならない。０にビットがセットすることに
より１ドツトがこの印刷位置に印刷される。マイクロプ
ロセッサに対するアルゴリズムは、奇数データ・ページ
から２つのデータ・バイト及び偶数データ・ページから
２つのデータ・バイトを読取る。これらのバイトを表示
面の左上角からの走査線１及び２のデータとして考える
。

各ビットは０状態かどうか調べられる。もしも０状態が
見い出されると、適切なマスク（この場合にはマスク７
）が正しい印刷バッファ位置に対してアンドされる。マ
スク選択は、調べられている走査により決定される。即
ぢ、走査１及び２はマスク７を用い、走査３及び４はマ
スク６を用いる。

８つの奇数走査線及び８つの偶数の走査線より成る１６
の走査線が各印刷行毎に調べられる。走査線対毎にバッ
ファ・データは、１行の完成した印刷行がプリント・バ
ッファにおいて再組立てられる迄、スクリーンを横切る
水平方向に調べられる。

最終マスクが使用され終えた時に印刷行は完成される。

行スキップ・フラグが各走査の終了時に捕捉されたステ
ータス・バイトにおいて検出される時に、マスク・ポイ
ンタを２だけ歩進することによって行スキップに対する
ステータス・バイトの挿入が達成される。マスク・ポイ
ンタを２だけ歩進することによってプリント・バツ、フ
ァ内の４つのビット・ポジション（２つは奇数そして２
つは偶数のためのもの）が１にされ、そして印刷に必要
なデータの垂直方向のスペースを表わす。

本発明は、ビデオ表示端末装置の表示フレームのアドレ
ス可能な全てのポイントからのデータを捕捉する装置を
実現することが明らかである。更に、これらのデータは
１表示装置の単一再生サイクルにおいて捕捉され、従っ
てこの捕捉データが低速度で印刷されている間に表示装
置は次のデータのために用いられることができる。この
装置は、表示データにしばしば含まれる行スキップを、
各走査線の終了におけるステータス・バイトにより示す
ことができる。

【図面の簡単な説明】

第１図はビデオ表示端末装置から２進データをとり込み
そして記録するための装置の主要部の相互関係を示す図
、第２ａ図及び第２ｂ図はＲＡＭへの記憶のために走査
線のセグメント及びステータス・バイトをとり込む回路
を示す図、第３ａ図。 第３ｂ図、第３ｃ図及び第３ｄ図は記憶装置を制御し、
第２ａ図及び第２ｂ図の回路によりとり込まれたビデオ
・データをリフレッシュしそして取り出すための回路を
示す図、第４図及び第５図は第２ａ図及び第２ｂ図並び
に第３ａ図、第３ｂ図。 第３ｃ図及び第３ｄ図の回路の動作のタイミングを示す
図。 １０・・・・表示端末ｈａ、１１・・・・表示面、１２
・・・・制御回路、１３・・・・マイクロプロセッサ、
１７・・・・プリント・バッファ、２０・・・・プリン
ト機構。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　　山　　本　　仁　　朗（外１名）

Claims (1)

1. 【特許請求の範囲】 走査線同期信号及びビデオ・クロック信号に応答して発
   生されたビット・ポジションを含む複数の走査線のグル
   ープとして表示されたビデオ・データを記憶する装置に
   おいて、 」二記走査線のピッＩ−・ポジション・データを受けと
   るデータ記憶ロケーションを有するメモリ装置と、上記
   同期信号に応答して、上記走査線からのピッ１〜・ポジ
   ション・データを一■４″的に記憶する手段と、上記一
   時的に記憶されたビット・ポジション・データが予定の
   数に迄累積したことに応答して、該一時的に記憶されて
   いるビット・ポジション・データを上記走査線の後続ビ
   ット・ポジション・データの一時的記憶の間に、上記メ
   モリ装置のデータ記憶ロケーションのうちの選択された
   ロケーションに記憶する手段とを備えたことを１、＋ｉ
   徴とする上記ビデオ・データを記憶する装置。