JP2502492B2 - ビデオ・デ−タを記憶する装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は、ビデオ表示端末装置に関する。更に具体的
に言うならば、本発明は所与のビデオ・フレームの走査
線ラスタ上に表示された全データを後の再生のためにメ
モリに記憶する装置に関する。

電子計算機システムにおいてビデオ表示端末装置（VD
T）を用いる場合には、CRTの表示面に表示された１フレ
ームのデータを永久記録することが望ましいことがあ
る。与えられたデータは２進ビットの形であり、これは
CRTの表示面を横切って反復的に走査される電子ビーム
のアンブランクを制御する。各表示フレームは螢光ドッ
ト・マトリクスで形成され、各ドットが２進ビットの存
在を表わす。ソース・データは通常ランダム・アクセス
・メモリから与えられ、必要に応じてフレーム再生す
る。

ハード・コピー・プリンタはその速度が遅いためにバ
ッファ記憶装置を必要とする。そこにはデータ源から２
進データが読込まれ、データはプリンタが印刷動作を完
了する迄保持される。フレーム・データは、表示装置の
メモリから若しくは離れたデータ源から表示装置へ与え
られるビデオ入力から直接的に得られる。

フレーム・データのコピーをプリンタで生成するため
の従来のバッファ記憶装置構成は、特定フレームのビッ
ト・データを保持するのにいくつかの方法を用いてき
た。１つの方法では、表示装置から文字発生装置に送ら
れた文字コードを一時的に記憶する。これらのコードは
プリンタ自身の文字発生装置から印刷のための所望の文
字を選択する。他の方法では、単一走査線のビットのみ
を捕捉して記録し、この工程を各走査線毎に繰返して１
つのフレームを構成する。又、他の方法では、各走査線
の予定の部分を保持し元の方向を横切るようにフレーム
を印刷する。

第１番目の方法は、文字コードしか記憶せず、表示装
置を最小時間しか拘束しないという利点を有する。しか
しながら、データ行しか又１行内の文字しか記録できな
いので、スクリーン上の全データ・ポイントをアドレス
することができない。この型の記録方式では、線図又は
図表のコピーを作成することはできない。第２の方法は
１走査線のビットしか記憶しないので最小のバッファ記
憶装置しか必要としないが、プリタンは次のビット線の
記憶前に前のビット線を記録しなければならない。従っ
て、全走査線が順次印刷される迄表示装置の動作は遅延
される。この方法は例えば米国特許第4,158,203号に示
されている。更に、印刷装置の幅は、走査線の長さ（通
常数百素子）に等しくなければならない。第３番目の方
法の場合には、印刷済コピーは通常90°回転され、各走
査線の一部分のみが印刷ドットの一回の通過の間に印刷
されるので、ビデオ表示端末装置がプリンタに接続され
る時間が長い。後者の２つの方法では、ビデオ表示端末
装置のスクリーン上でアドレス可能なすべてのデータ・
ポイントをバッファ記憶装置内に置くことができ、線図
及び図表の記録が可能である。

しかしながら上記従来の方法は、ビデオ表示端末装置
をプリンタに長時間接続することが必要であるか、スク
リーン上に表示される全てのデータポイントを捕捉する
ことができなかった。

〔発明の概要〕

本発明の主な目的は、１フレームの全アドレス可能デ
ータ・ポイントをフレームの単一再生サイクルの間に記
憶できるビデオ・データ用のディジタル記憶装置を提供
することにある。

本発明の他の目的は、表示端末装置に表示するように
データが発生される順序でビデオ・データを捕捉するデ
ィジタル記憶装置を提供するにある。

本発明の他の目的は、奇数及び偶数番目の走査線がデ
ータがグループで記憶されるディジタル記憶装置を提供
するにある。

本発明の他の目的は、後続の水平走査線が後続の印刷
動作の間省略されるべきか否かを表わすステータス・デ
ータ・ビットが各走査線の終端に記憶されるディジタル
記憶装置を提供するにある。

本発明の他の目的は、各走査線の所定のセグメントが
バッファに一時的に置かれ、その一部分が後続セグメン
トの捕捉の間に記憶されるディジタル記憶装置を提供す
るにある。

本発明の上記目的は、一連のビデオ・ドット・データ
で構成されるビデオ・データがビデオ表示端末装置に転
送されるにつれて該装置の垂直同期信号の発生に応答し
てビデオ・ドット・データを直列に捕捉するために、マ
イクロプロセッサ装置により付勢される制御装置を設
け、シフト・レジスタをバッファ記憶装置として用いる
ことにより達成される。シフト・レジスタは、カウンタ
装置と共に走査線の所定のデータ・セグメントを捕捉
し、これらのセグメントをランダム・アクセス・メモリ
（RAM）への記憶に適したデータバイトに分ける。制御
装置は最後のデータ・セグメントを複数個のバイトとし
てRAMに記憶するために、又印刷の間後続走査線が省略
されるべきか否かを示すステータスバイトを与えるため
に、走査線の終りで追加サイクルを発生する装置を含
む。

ディジタル記憶装置のRAMは、ビデオ・フレームを構
成する全てのアドレス可能な表示点を記憶するに十分で
あり、このビデオ・フレームに対する単一再生（リジェ
ネレーション）サイクルの間に全ての表示データを捕捉
する。RAMのアドレス発生装置は奇数走査線データ及び
偶数走査線データを別々に記憶し、又走査線の省略を示
すステータスバイトを記憶する。記憶されたデータは、
マイクロプロセッサの制御のもとにRAMから読出され、
プリント・バッファ及びプリント機構による使用に適し
た形に再構成される。ディジタル記憶装置はビデオ表示
端末装置の型が変った場合のフレーム当りの走査線の数
の変化及び走査線当りのビット位置（ドット位置）の数
の変化に対応できる。

〔実施例の説明〕

第１図を参照するに、陰極線管表示端末装置10の表示
面11には、記録（印刷）すべき１フレームのデータが表
示される。１データ・フレームは複数本の水平走査線
（代表的には525本）で構成される。電子ビームが表示
面を横切って走査するにつれて、電子ビームはその移動
増分に対応するドット位置においてブランク若しくはア
ンブランクにされる。１つの走査線上のドット位置即ち
ビデオ・ドット・データ位置の数は表示装置の設計に依
存するが代表的には約800である。ビームがアンブラン
クにされると、約0.25mmの直径の燐光性のドットが表示
面上に可視的に現われ、文字又は図形は複数ドットを所
定位置に出現させることにより表示される。１データ・
フレームはインターレースされた複数走査線により構成
される。即ち、偶数番目の走査線０、２、４、・・・及
び奇数番目の走査線１、３、５、・・・が交互に発生さ
れる。燐光性ドットの継続時間は短かいので、表示され
たデータ・フレームは反復的に再生される。通常、こは
１秒当り60回である。

データ・フレームの印刷コピーが必要な場合、再生デ
ータが表示装置から捕捉されメモリ内に置かれ、その後
低速マトリックス・プリンタにより使用される。ビデオ
表示データ及び補助信号例えば行スペース信号、ビデオ
・クロック、水平及び垂直同期信号、フレーム再生の奇
数若しくは偶数走査線を表わす信号が表示装置から制御
回路12に供給される。制御回路12は、アドレス母線14、
データ母線15及び制御母線16を介してマイクロプロセッ
サ13に接続される。アドレス母線は更に１行のプリント
・データを組立てるためにプリントバッファ17に接続さ
れ、又周辺機器インターフェイス・アダプタ（PIA）18
に接続される。アダプタ18は、回路12におけるメモリ制
御のための奇数ページ信号及びスタート信号を与える。
アドレス母線14は更に解読回路19に接続される。解読回
路は制御回路12に書込みリセット信号及び走査当りの奇
数一偶数バイト信号を与え、又プリントバッファ17及び
プリント機構20に他の制御信号を与える。データ母線15
は又プリントバッファ17、プリント機構20及びインター
フェイス・アダプタ18に接続されている。制御母線16
は、プリントバッファ17及びプリント機構20を相互接続
し、読取−書込信号、アドレス・ストローブ信号、デー
タ・ストローブ信号及びオシレータ信号を制御回路12に
供給する。発振器21はマイクロプロセッサ13及び制御回
路12の両方に4MHzの信号を供給する。制御回路12はマイ
クロプロセッサ13の制御のもとにあり、ビデオ表示端末
装置10からのビット・データを記憶するためのランダム
・アクセス・メモリ（RAM）22をメモリ部分として有し
ている。

本発明はマトリックス・プリンタと共に使用すること
を目論んでいる。マトリクス・プリンタでは、プリント
・ヘッドは複数のプリント素子を有し、ヘッドが記録媒
体を横切って移動する。ビデオ・データは、１つのプリ
ント素子が１本の走査線を印刷するようにランダム・ア
クセス・メモリから読み出される。プリント・ヘッドが
記録媒体を横切って移動するにつれて、複数本の走査線
が同時に記録される。

次にビデオ・ドット・データの捕捉について説明す
る。先ず初めに、動作の概略及び開始について説明し、
次に第５図及び第６図を参照して本発明の実施例の基本
動作について説明し、最後に第2a図、第2b図、第3a−3d
図を参照して具体的実施例について説明する。

既に述べたように、本発明の意図するところは、CRT
表示端末装置にラスタ走査線の形で表示されているビデ
オ・データを、例えばプリンタ上でハード・コピーとし
て取出すような場合に、全走査線のビデオ・ドット・デ
ータを１ビデオ・フレーム期間に、即ち、１再生サイク
ルの期間に別のメモリに捕捉するものである。この方式
によれば、１ビデオ・フレームの短い期間に全走査線の
ビデオ・ドット・データを捕捉できるから、表示装置は
捕捉後直ちに別のビデオ・データの表示に移ることがで
き、従って、ビデオ・ドット・データ捕捉のために表示
装置を長時間拘束することなく低速のプリンタで簡単に
ハード・コピーを得ることができ、また、走査線のドッ
ト情報として表わされたビデオ・ドット・データを捕捉
することにより、表示スクリーン上のすべての表示点の
データを捕捉することができるという利点が得られる。

本発明によるビデオ・ドット・データの捕捉は、簡単
に言えば、次のように行われる。ビデオ・ドット・デー
タは、所定数ずつ（例えば16ビットずつ）シフト・レジ
スタに直列に捕捉され、シフト・レジスタに所定数のビ
デオ・ドット・データが捕捉された時、このシフト・レ
ジスタのビデオ・ドット・データが並列に16ビットのラ
ッチに捕捉される。次の16ビットのビデオ・ドット・デ
ータがシフト・レジスタに捕捉れている間にラッチのビ
デオ・ドット・データがメモリに記憶される。

このように１フレームの走査線ビデオ・データを別の
メモリに捕捉するためには、捕捉動作を開始し、そして
ビデオ・フレームの開始点を識別する必要がある。ハー
ド・コピーを得るために動作の開始時にプリント・ボタ
ンが押されると、マイクロプロセッサは、奇数−偶数線
（第１図）上の信号の偶数から奇数への変化を待つよう
に指示される。本発明の実施例では奇数フィールドと偶
数フィールドで１フレームの走査線ビデオ・データを構
成するものとしており、表示装置10（第１図）は奇数フ
ィールドの期間に低レベル、偶数フィールドの期間に高
レベルになる奇数偶数信号（第４図の（Ｃ））を奇数−
偶数線に発生する。偶数から奇数への変化はステータス
・レジスタを用いることによって簡単に感知することが
できる。偶数から奇数への変化が生じると、マイクロプ
ロセッサは書込みリセット信号（第４図（ｄ））を制御
回路12（第１図）に与え、そしてスタート信号（第４図
の（ｅ））を有効（低レベル）にする。これによって、
制御回路12の動作を開始するための初期設定がなされ
る。

上記の初期設定に続いて実際の捕捉動作が開始し、も
う１つの偶数から奇数への変化が奇数−偶数線で生じる
まで捕捉動作が続き、そしてその時にスタート信号が無
効（高レベル）にされて、捕捉動作を停止する。２度目
の偶数−奇数の変化が感知された時は、１フレームの全
走査線のビデオ・ドット・データがRAMメモリ22（第１
図）に記憶されたことになる。

次に第５図及び第６図を参照しながら、実際の捕捉動
作がどのように行なわれるかを説明する。なお、第６図
では、第2a図、第2b図、第3a-3d図の構成素子と対応す
る構成素子は同じ参照番号で示されている、また、第６
図に示す制御回路及び直−並列回路は本発明の特徴であ
るデータ変換手段を構成する。１フレームのビデオ・ド
ット・データを捕捉するためには、そのフレームを構成
する奇数フィールドの第１の走査線群の開始点を示す第
１の垂直同期信号に続く最初の走査線、及び奇数フィー
ルドに後続する偶数フィールドの第２の走査線群の開始
点を示す第２の垂直同期信号に続く最初の走査線からそ
れぞれビデオ・ドット・データを捕捉する必要がある。
第６図の端子37に現われる持続時間の長い垂直同期信号
が終端すると、第５図波形（ｃ）に示されるように、端
子37の信号レベルが低レベルから高レベルになり、この
高レベルはインバータ38により反転されてフリップフロ
ップ34をリセットする（第５図波形（ｄ）の低レベルへ
の変化）。フリップフロップ34の出力はフリップフロ
ップ35のＪ入力に与えられてこれを条件づけ、フリップ
フロップ35は端子30の次のビデオ・クロックでセットさ
れ（第５図波形（ｅ）の高レベルへの変化）、４ビット
２進カウンタ36のPE入力への低レベルを除去する。これ
によりカウンタ36はビデオ・クロックの計数を開始でき
るようになる（第５図波形（ｆ））。

一方、カウンタ36によるビデオ・クロックの計数の開
始と同期して、最初の走査線のビデオ・ドット・データ
が端子39から直一並列回路の８ビット・シフト・レジス
タ40のデータ入力DS7に与えられる。シフト・レジスタ4
0のクロック入力CKにはビデオ・クロックが印加され、
従って、ビデオ・ドット・データはビデオ・クロックと
同期してシフト・レジスタ40に直列に捕捉される。シフ
ト・レジスタ40はもう１つの８ビット・シフト・レジス
タ41と直列に接続され、全体で16ビット・シフト・レジ
スタを形成している。シフト・レジスタ41もビデオ・ク
ロックをクロック入力CKに受取り、シフト・レジスタ40
からシフトアウトされるビデオ・データを順次に捕捉す
る。

カウンタ36がフル・カウント値（16カウント）に達す
ると、即ち、シフト・レジスタ40,41に16ビットのビデ
オ・ドット・データがロードされると、カウンタ36はTC
信号（第５図波形（ｇ））を発生し、このTC信号は２つ
の８ビット・ラッチ53,54のクロック入力CKに印加さ
れ、シフト・レジスタ40,41の２つの８ビットバイトを
ラッチ53,54に並列に捕捉する。従って、シフト・レジ
スタ40,41は直ちに、次の16ビットのビデオ・ドット・
データを捕捉するように動作し、ラッチ53,54の２バイ
トのビデオ・ドット・データは次の16ビットのビデオ・
ドット・データがシフト・レジスタ40,41に捕捉される
間にRAMメモリ22に書込まれる。

ラッチ53,54の２バイトのビデオ・ドット・データ
は、この実施例では、１バイトずつ、２つのメモリ・サ
イクルでメモリ22に書込まれる。カウンタ36が16カウン
トに達すると、TC信号はアンド回路42に印加される。ア
ンド回路42はインバータ38の出力をインバータ45で再反
転した信号をもう１つの入力として受取る。換言すれ
ば、アンド42は端子37に同期信号がない時（第５図の波
形（ｃ）の高レベル状態の時）条件づけられる。アンド
42の出力はインバータ46を介してFF47に印加され、FF47
はTC信号の終端に応答してセットされる（第５図の波形
（ｉ））。FF47の出力はラッチ54のバイト（第１バイ
ト）をメモリ22に記憶するためのHWサイクル・リクエス
ト信号を与える。HWサイクル・リクエスト信号はメモリ
・サイクル・リクエスト信号となってRAM制御装置に与
えられ、アドレス発生動作を制御する。

一方、カウンタ36のステージ８（カウント８）出力は
３サイクル・リング回路の論理回路部分に与えられ、こ
の論理回路部分は、次の16ビットのビデオ・ドット・デ
ータをシフト・レジスタ40,41に捕捉するサイクルにお
いてステージ８が０になっている前半の期間に線57に出
力を発生し、ラッチ54の出力イネーブル端子OEを付勢し
てラッチ54の第１バイトをデータ母線110に与える。
（線57は第2b図のアンド回路57の出力線に対応する。）
この時RAM制御装置はメモリ・サイクル・リクエストに
応答してアドレス発生装置における行アドレス及び列ア
ドレスの発生を制御し、線102,108によりマルチプレク
サの行アドレス出力イネーブルOE及び列アドレス出力イ
ネーブルOEを順次に与え、行アドレス及び列アドレスを
マルチプレクサを介してメモリのアドレス入力に与え、
ラッチ54からの第１バイトを所定のアドレスに書込む。
奇数フィールドと偶数フィールドのビデオ・ドット・デ
ータは異なるページに記憶するようになっており、その
区別はアドレス発生装置への奇数偶数線の信号レベルに
よってアドレスの上位ビットを１か０にセットすること
によって行なわれる。残りの下位ビットは奇数ページ及
び偶数ページに共通である。（線102,108は第3b図のＮ
アンド回路102,108の出力線に対応する。）第１バイト
を記憶するためのメモリ・サイクルが終了すると、RAM
制御装置はメモリ・サイクル・リセット信号（第５図の
波形（Ｊ））を発生し、これはフリップフロップ47をリ
セットする。

ラッチ53のバイト（第２バイト）は、次の16ビットの
ビデオ・ドット・データをシフト・レジスタ40,41に捕
捉するサイクルの後半でメモリ22に書込まれる。フリッ
プフロップ44は、前のサイクルでTC信号が発生した時、
即ち、シフト・レジスタ40及び41の２バイトが前のサイ
クルでラッチ53及び54に捕捉された時、セットされてい
る（第５図の波形（ｈ））。フリップフロップ44の出力
はアンド61に印加され、アンド61は、フリップフロップ
44がセットされていること及びカウンタ36が次のサイク
ルでカウント８に達したことに応答して、第２のHWサイ
クル・リクエスト信号（第５図の波形（ｋ））を発生す
る。このHWサイクル・リクエスト信号は同様に、メモリ
・サイクル・リクエスト信号となってRAM制御装置に与
えられ、RAM制御装置は第２バイトを記憶するための行
アドレス及び列アドレスをメモリ22に与えるように制御
する。

一方、３サイクル・リング回路の論理回路部分はカウ
ンタ36がカウント８（ステージ８）に達したことに応答
して線62によりラッチ53の出力イネーブル端子OEに信号
を与え、ラッチ53のバイトをデータ母線110に転送し、
このバイトを次のアドレス位置に記憶する。カウンタ36
のカウント値が11を超えた時（ステージ４が高レベルに
なった時）、アンド61の出力は終端する。

以上の動作により、シフト・レジスタ40,41に捕捉さ
れ、ラッチ53,54に並列にロードされた16ビットのビデ
オ・ドット・データは、次の16ビットのビデオ・ドット
・データをシフト・レジスタ40,41に捕捉する間にメモ
リ22に記憶される。このような16ビットずつのビデオ・
ドット・データの捕捉と記憶は走査線の終端まで続く。
走査線の終端では、３サイクル・リング回路が起動さ
れ、ラッチ53,54にある走査線最後の16ビットのビデオ
・ドット・データとラッチ82のステータスバイトの記憶
が行なわれる。ステータスバイトは、その時取り込まれ
た走査線の次にデータ行間のスペース（行スペース）を
与えるべきか否かを示す４ビット・バイトである。次
に、この３サイクル動作を説明する。

走査線の終端では、端子37に水平同期信号が現われる
（第５図の波形（ｃ）の低レベルへの変化）。この低レ
ベルはインバータ38によって反転され、フリップ・フロ
ップ34へのリセット入力を除去する。カウンタ36はカウ
ント動作を続けており、フル・カウント値に達した時TC
信号を発生する。端子39のビデオ・ドット・データはカ
ウンタ36の動作と同期してシフト・レジスタ40,41に捕
捉されるが、走査線の終端部分では、通常、シフト・レ
ジスタにブランク・データが入れられるだけとなる。

カウンタ36からのTC信号はフリップ・フロップ34のＪ
入力に与えられてこれを条件づけ、フリップ・フロップ
34は次のビデオ・クロックでセットされる（第５図の波
形（ｄ）の高レベルへの変化）。フリップ・フロップ34
のＱ出力はフリップ・フロップ35のＫ入力に与えられて
これを条件づけ、フリップ・フロップ35は次のビデオ・
クロックでリセットされる（第５図の波形（ｅ）の低レ
ベルへの変化）。フリップ・フロップ35の出力はサイ
クル・リング回路の４ステージ・リング・カウンタ74を
起動し、カウンタ74は発振器パルスOSCをカウントし始
める（第５図の波形（ｌ））。

カウンタ36はフリップ・フロップ35の低レベルＱ出力
により、以後のカウント動作を禁止される。３サイクル
動作期間には、インバータ45の出力は低レベルで、フリ
ップ・フロップ47に信号レベル変化が与えられないた
め、フリップ・フロップ47はセットされない。また、ア
ンド回路61の入力条件が満たされない。従って、３サイ
クル動作時にはフリップ・フロップ47及びアンド回路61
からHWサイクル・リクエスト信号が発生されず、その代
わりに、３サイクル・リング回路のリング・カウンタ74
のカウント値に基づいてリング回路の論理回路部分から
線81に順次に与えられる信号がHWサイクル・リクエスト
信号（第１バイト−第３バイト）として用いられる。
（線81は第2a図のアンド81の出力線に対応する。） カウンタ36からのTC信号はラッチ53,54のクロック入
力CKに与えられ、シフト・レジスタ40,41の２バイトを
ラッチ53,54に並列に捕捉する。更に、フリップ・フロ
ップ35の出力はステータス・バイト・ラッチ82のクロ
ック入力CKに与えられ、表示装置10（第１図）からの行
スペース信号に基づいて所定の４ビットバイトをラッチ
82に設定する。行スペース信号は高レベル又は低レベル
であり、インバータを介してラッチ82の上位ビットD3に
与えられる。「行スペースあり」は低レベルによって表
わされ、上位ビットD3を１にセットする。

一方、３サイクル・リング回路の論理回路部分はリン
グ・カウンタ74のカウント値に応答して線57,62,75に順
次にラッチ出力イネーブルOE信号を発生し、ラッチ54,5
3,82のバイトをデータ母線110にゲートする（第５図の
波形（ｍ））。RAM制御装置は、線81に順次に与えられ
る３つのHWサイクル・リクエストによって動作してアド
レス指定を行ない、ラッチ54,53,82の３バイトを３サイ
クルでメモリ22に記憶する。

上述の動作は各走査線毎に繰返し、奇数フィールドの
走査線のビデオ・データの捕捉が終了した時は、奇数−
偶数線のレベル変化により、アドレス発生装置は偶数ペ
ージの記憶領域をアドレスするように制御され、偶数フ
ィールドの走査線の捕捉が行なわれる。第６図の下部に
示されている奇数−偶数回路（第2b図の奇数−偶数回路
に対応）は、端子37の同期信号（低レベル）の発生に応
答して端子88のクロック信号をカウントし、持続時間の
長い垂直同期信号を検出した時、即ち、64カウントに達
する長さの同期信号を検出した時、このカウント64出力
をアドレス発生装置に与え、行カウンタ及び列カウンタ
をリセットする。以上の動作により、１フレームのビデ
オ・ドット・データが１フレーム期間でメモリ22に捕捉
されることになる。例えば、16個の記録電極を有する行
プリンタでメモリ22のビデオ・データをプリントする場
合は、奇数ページ及び偶数ページから夫々８本の走査線
のビデオ・ドット・データを読取って、行プリントバッ
ファ17（第１図）の中に16本の走査線を組立て、これを
読取ってプリントすればよい。走査線の終端のステータ
スバイトが行スペースを示す時は、ハード・コピー上で
再生した時に必要な行スペースを与えるように、行プリ
ントバッファにおいて所定数の走査線をブランクに設定
するのに使用される。勿論、表示されるビデオ・データ
がグラフィック・データの場合又は文字ビデオ・データ
それ自体がハード・コピー上で必要な行スペースを与え
るのに十分なブランク走査線を含む場合は、ステータス
バイトを省略することができよう。

第2a図及び2b図並びに第５図を参照するに、第５図の
（ａ）のビデオ・クロック信号は端子30（第2a図）に継
続的に印加され、インバータ31及び32により反転され、
従ってこれら２つのインバータから正のクロック信号及
び補数クロック信号を取り出すことができる。マイクロ
プロセッサは端子33に書込みリセットを与え、この信号
はフリップ・フロップ34をフリップ・フロップ35への条
件づけ入力として働らく状態にセットする。次のクロッ
ク信号で、フリップ・フロップ35はターン・オフされ、
４ビット２進カウンタ36を10進１に保持する。これは、
端子37の垂直同期信号（第５図の（ｃ））が終了する迄
続く定常状態である。端子37における正の信号レベルへ
の変化はインバータ38を介してフリップ・フロップ34を
リセットし（第５図の（ｄ））、従って後続クロックパ
ルスはフリップ・フロップ35を１にセットし（第５図
（ｅ））、カウンタ36はビデオ・クロックパルスに応答
して計数を開始する。

垂直同期信号の終了時に生じる走査線の開始時に、端
子39（第2a図）に現われるビデオ・データは８ビット・
シフト・レジスタ41と直列な８ビット・シフト・レジス
タ40に送られる。このデータは、ビデオ・クロックパル
スのタイミングのもとにシフト・レジスタに入れられ
る。

カウンタ36がフル・カウント値に達し、16ビットの走
査線がシフト・レジスタ40及び41に読込まれたことを示
すと、カウンタは出力信号TCを生じ、この信号はアンド
回路42及び43並びにフリップ・フロップ34及び44に現わ
れる（第５図の（ｇ）及び（ｈ）の信号）。アンド回路
42はインバータ45からの水平同期レベルにより既に条件
づけられており、従ってインバータ46により反転レベル
へ変化した信号はフリップ・フロップ47をターン・オン
する（第５図の信号（ｉ））。この信号は、オア回路49
及び50を介して送られて、マルチプレクサ51（第3c図）
に、RAM22（第3d図）の記憶サイクルを実行するためのH
Wサイクル・リクエストを発生する。

再び第2a及び2b図を参照するに、アンド回路43からの
クロック信号の制御のもとに、データはシフト・レジス
タ40及び41から夫々３状態ラッチ53及び54に移される。
このアンド回路はTC及びビデオ・クロック信号に応答し
て出力を発生する。インバータ48及びオア回路59からア
ンド回路55への両入力がオンであるので、フリップ・フ
ロップ44におけるTC信号はフリップ・フロップをターン
・オンする。フリップ・フロップ34はインバータ38から
の信号によりリセット状態に保持されているので、フリ
ップ・フロップ34におけるTC信号は不動作である。

シフト・レジスタ40及び41からのデータの転送時に、
３状態ラッチ54が最初にこの中のデータを内部データ母
線に移す。このデータはRAMに第１番目に記憶される最
初の８ビット即ち１バイトである。ラッチ54はアンド回
路57の低出力により、この転送のためにイネーブルにさ
れる。この低レベル出力はTC信号の終了時にカウンタ36
のステージ８がオフになった時に発生されたものであ
る。このステージ８の信号変化はインバータ58において
反転され従ってアンド回路56はアンド回路57に低レベル
出力を与える。ラッチ47は第3b図からアンド回路60を介
して与えられるメモリ・リセット信号（第５図の信号
（ｊ））によりリセットされる。

ビデオ・クロック・パルスは第１走査線の第２番目の
16ビット即ちバイト３及び４のために、カウンタ36並び
にシフト・レジスタ40及び41を進め続ける。しかしなが
ら、この時第２番目のバイトがRAMへの転送されるべく
まだ３状態ラッチ53に残っている。カウンタ36がカウン
ト値８に達すると、この状態は、カウンタ36のステージ
４からの反転入力及びラッチ44からのＱ入力により条件
づけられたアンド回路61を介して、マルチプレクサに、
このバイト２を記憶する他のHWサイクルリクエストをオ
ア回路49及び50を介して合図する（第５図の（ｋ））。
ラッチ53がアンド回路62からの信号によりイネーブルに
されているので、データのバイト２は内部データ母線を
介してRAMへ送られる。アンド回路62は、カウンタ36の
ステージ８がカウント値８、９、10及び11に対してオン
の時にアンド回路63によりブロックされる。ラッチ44
は、各走査線の最初の８ビットの捕捉の間RAM記憶サイ
クルを防止する働きをする。

ビデオ・ドット・データを一時に16ビット捕捉し連続
した２バイトとしてメモリに記憶する動作は、走査線の
持続期間中続けられる。しかしながら、水平同期信号が
発生してこの走査線の終了を表わすと、インバータ38か
らの信号レベルに変化が生じ、フリップ・フロップ34か
らリセットを除去する。もしカウンタ36がTCフル・カウ
ントでなければ、これはビデオ・クロックにより前進し
続け、16ビットが終了されてTC信号が生じる迄、シフト
・レジスタにおいて走査線をブランク・データで満す。
TC信号が発生した時、これはフリップ・フロップ34を条
件づけ、その結果次のビデオ・クロック信号はフリップ
・フロップ34をターン・オンしフリップ・フロップ35が
ターン・オフされるように条件づける。

このように、２バイトの走査線データ及び１ステータ
スバイトが記憶されねばならず、従って３記憶サイクル
が必要である。フリップ・フロップ35からのオフ出力は
カウンタ36をブロックし、既に条件づけられているフリ
ップ・フロップ71を３サイクル・リング・カウンタ70内
でオン状態にクロックする。フリップ・フロップ71がオ
ンであると、フリップ・フロップ72は、分周フリップ・
フロップ73からのパルスによりオンにクロックされるよ
う条件づけられる。フリップ・フロップ72がターン・オ
ンすると、４ステージのリング・カウンタ74は、フリッ
プ・フロップ73からのパルスにより前進される（第５図
の（ｌ））。リング・カウンタ74がそのステージに亘っ
て前進すると、これに接続されたオア回路77及び76から
タイミング出力が発生され、アンド回路57及び62の夫々
から２つの出力イネーブル信号が連続的に発生される。
これらのアンド回路は、関連する３状態ラッチ54及び53
をRAMへ至る内部データ母線へゲートする。オア回路78
〜80の入力はリング・カウンタ74に接続され、出力はア
ンド回路81に接続され、マルチプレクサに対して必要な
HWサイクル・リクエストを与える。

ステータスバイトは、次の４走査線がビデオ表示装置
上の表示行（ライン）間の行スペースとしてスキップさ
れるべきか否かを示すために用いられる。行スペースは
走査線がある場合にはその終了時に発生され、フリップ
・フロップ35の動作により次の連続した記憶アドレスに
記憶される。これは、オア回路75からの動作イネーブル
及びアンド回路81からオア回路50を介したHWサイクル・
リクエスト信号により記憶される。

各水平同期信号の終了に続いて、新たな走査線のデー
タの捕捉が上記第１番目の走査線の場合のように行なわ
れる。奇数フィールドの最後の走査線のデータが捕捉さ
れた後、本例では、垂直同期信号がビデオ表示装置によ
り発生される。

ビデオ表示装置のモデルや設計に相違があるので、垂
直同期が識別されたことを保証するために、第2a及び2b
図に示すような論理的感知回路が設けられており、これ
らは１対の直列接続された４ビットカウンタ84及び85並
びに一対のフリップ・フロップ86及び87を有する。1MHz
の信号が端子88（第2a図）を介してカウンタ84のクロッ
ク入力へ供給される。このカウンタは端子37に水平若し
くは垂直同期信号が生じる迄リセット状態に保たれる。
インバータ38からの同期信号はフリップ・フロップ86を
ターン・オンし、フリップ・フロップ86の出力はフリッ
プ・フロップ87を条件づける。同期信号は又インバータ
45を介して印加されてカウンタ84及び85からリセット状
態を除去し、従って発振器によりこれらのカウンタは前
進させられる。もし同期信号が十分に長い間存在して垂
直同期を示すと、カウンタ85が計数値64迄計数して出力
を発生する。これはフリップ・フロップ87をターン・オ
ンして、第１図のPIAに奇数−偶数タイミング信号を発
生する。もし同期信号が水平同期であるために同期信号
の期間が短いならば、その終了時にカウンタ84及び85が
リセットされフリップ・フロップ86がリセットされる。

奇数フィールドのデータの捕捉の終了時に、垂直同期
信号が発生し奇数−偶数線の信号レベルが変化する。こ
の垂直同期信号によって、カウント64信号が発生し、ア
ドレス発生装置（第3b図）が高位位置を除いて０にセッ
トされる。但し、高位位置は奇数−偶数線のレベルの変
化により反対レベルに変えられる。かくして、偶数走査
線からのビット位置データの記憶の為にRAMの偶数ペー
ジが選択される。

捕捉されたデータバイトの記憶は第3a〜3d図の回路で
行なわれる。第2b図で発生されたHWサイクル・リクエス
トは、マイクロプロセッサ・スタート信号により選択さ
れるマルチプレクサ51により、第3a図のフリップ・フロ
ップ90を条件づけるためのクロックとして生じるメモリ
・サイクル・リクエストに変換される。フリップ・フロ
ップ90のＱ出力はオア回路91を介してフリップ・フロッ
プ92をセットする。自励発振器93の出力は、条件づけら
れたアンド回路94に印加され、ナンド回路94の出力はフ
リップ・フロップ92をオンにセットする。これはリング
・カウンタ95におけるリセット状態を除去しこれにより
このカウンタは歩進できる様になる。カウンタ95からの
行アドレス・ストローブ（RAS）出力及びナンド回路101
からの出力はナンド回路102において組合わせられ、第3
b図のマルチプレクサ103及び104において動作イネーブ
ル信号を発生する。マルチプレクサ103〜106はデータの
記憶のために、オア回路107からのスタート信号により
セットされており、データの捕捉の間オンに留まる。RA
S信号につづいて、第3a図のカウンタ95から列アドレス
・ストロープ信号（CAS）が生じ、これはナンド回路108
において、ナンド回路101からの出力と組合わされる。
ナンド回路108の出力はマルチプレクサ105及び106をイ
ネーブルにする。マルチプレクサ・イネーブル信号は、
内部データ母線110上に既に存在するデータを記憶する
ために、第3c図のRAMアドレス母線109に選択されたアド
レスを与える。

RAM22は、16K×１及び32K×１ビットのメモリ・チッ
プ111〜116が並列にされたものであり、内部記憶装置制
御装置若しくはマイクロプロセッサ・アドレス母線117
からのRAMアドレス母線109によりアドレスされる。どち
らの装置からのアドレスが用いられるかはこのRAMを制
御しているのがどちらの装置であるかに依存する。捕捉
されたビデオ・ドット・データの記憶の間、RAMアドレ
スは４つのカスケード接続された４ビット・カウンタ11
8〜121により発生される。カウンタ118及び119はマルチ
プレクサ103及び104に行アドレスを供給し、一方カウン
タ120及び121は列アドレスをマルチプレクサ105及び106
に供給する。これらのカウンタは、ナンド回路122及び1
23を介して、リフレッシュパルス及びCAS信号の不存在
時に１カウントだけ進められる。かくして、歩進信号
は、メモリ・リフレッシュが発生していない時に各メモ
リ・サイクル・リクエスト毎に生じる。カウンタ118〜1
21は、垂直同期信号の発生の間にリセットされる。奇数
−偶数のページ・アドレスは端子124における奇数−偶
数入力信号のレベルに従って、このアドレス発生器出力
の高位位置（マルチプレクサ106の出力）が０か１かに
より決定される。

RAM22は、第3a図のメモリ・リフレッシュ回路130の制
御のもとにリフレッシュされる。この回路は直列に接続
された２つの４ビット・カウンタ131及び132を有し、こ
れらの出力は３状態ゲート133の各入力に接続され、又
ゲート133の出力はRAMアドレス母線に接続される。この
信号レベルは、次の行を表わすアドレスとして、行アド
レス・ストローブ（RAS）信号によりリフレッシュされ
るべき行アドレスとして働らく。カウンタ131及び132は
カウンタ135並びにフリップ・フロップ136及び137によ
りクロックされる。カウンタ135にはフリップ・フロッ
プ136がオフの時にリセット状態に保たれる。しかしな
がら、フリップ・フロップ136がターン・オンされる
時、カウンタ135はマイクロプロセッサからのデータ・
ストローブ・パルスにより進められる。カウンタが進め
られると、これのステージ２の出力がフリップ・フロッ
プ137をオンにクロックし、次いでこれはカウンタ131を
クロックし行アドレスを１だけ進める。フリップ・フロ
ップ137がターン・オンすると、これはオア回路91を介
してフリップ・フロップ92に印加されカウンタ95を解放
し、カウンタ95は１循環してRASリフレッシュ信号を発
生する。

第3b図を参照するに、行アドレス118及び119からの出
力は第3c図の８ステージの３状態ラッチ138への入力と
なる。しかしながら、このラッチはフリップ・フロップ
139（第3b図）の出力によりクロックされる迄ブロック
される。RST3サイクル・リクエストの発生時に、フリッ
プ・フロップ139におけるＱ出力は、カウンタ118及び11
9からの第１走査線に対する現在の行アドレス・カウン
トを、マイクロプロセッサ・データ母線上の伝送のため
にクロックする。走査線当りのデータ・ビット位置の数
が走査線バイトの数から計算される。

RAMからデータを読出すことは本発明の一部分ではな
いが簡単に説明をする。データの読出しはマイクロプロ
セッサの制御のもとに行なわれ、データは直列型プリン
タによる印刷即ち記録に適するように再配列されねばな
らない。本例の場合、間隔を置かれた２つの垂直電極行
を有し、一方の垂直行が他方に関して垂直方向にずれて
おり、電極間のスペースの同一垂直行に印字を行なえる
プリンタを想定している。各垂直行が８つの記録電極を
有していると、各印刷位置毎に16ビットを印刷できる。
即ち、記録用紙をプリント・ヘッドが横切って移動する
間に、ビデオ・フレームの16水平走査線からのデータが
ヘッドの１回通過毎に印刷される。

印刷されるべきデータは16走査線に対して必要な全て
のデータを収容できるような大きさを有するプリントバ
ッファ内で組立てられる。もしプリント・ワイアが２ビ
ット・データを受け取り、一番上の電極が最高位ビット
を記録するものとすれば、特定の複数走査線からの情報
はアンドされてこれらの印刷用のバイトに変えられる。
各印刷位置毎に２つのバッファ・アドレスが必要であ
る。即ち、奇数印刷電極に対して１つ、偶数印刷電極に
対して１つ必要である。データ捕捉前にプリントバッフ
ァは全て１に初期設定されねばらない。ビットが０にセ
ットされると、その印刷位置に１ドットが印刷される。
マイクロプロセッサに対するアルゴリズムは、奇数デー
タ・ページから２データ・バイト及び偶数データ・ペー
ジから２データバイトを読取る。これらのバイトを表示
面の左上隅からの走査線１及び２のデータとして考え
る。各ビットは０状態かどうか調べられる。もし０状態
が見い出されると、適切なマスク（この場合にはマスク
７）が正しい印刷バッファ位置に対してアンドされる。
マスク選択は、テスト中の走査により決定される。即
ち、走査１及び２はマスク７を用い、走査３及び４はマ
スク６を用いる。８奇数走査線及び８偶数走査線より成
る16走査線が各印刷行毎に調べられる。走査線対毎にバ
ッファ・データは、１行の完成した印刷行がプリント・
バッファにおいて再組立てされる迄、スクリーンを横切
る水平方向に調べられる。最終マスクが使用され終えた
時に印刷行は完成される。

行スキップ・フラグが各走査の終了時に捕捉されたス
テータス・バイトにおいて検出されると、マスク・ポイ
ンタを２だけ歩進することによって行スキップに対する
ステータス・バイトの挿入が達成される。マスク・ポイ
ンタを２だけ歩進することによってプリント・バッファ
内の４ビット位置（２つは奇数、２つは偶数のためのも
の）が１にされ、印刷に必要なデータの垂直方向のスペ
ースを表わす。

本発明は、ビデオ表示端末装置の表示フレームのアド
レス可能な全てのポイントからのデータを捕捉する装置
を実現する。更に、これらのデータは、表示装置の単一
再生サイクルにおいて捕捉され、従ってこの捕捉データ
が定速度で印刷されている間に表示装置は次のデータに
対して用いられる。この装置は、表示データにしばしば
含まれる行スキップを、各走査線の終端におけるステー
タスバイトにより示すことができる。

【図面の簡単な説明】

第１図はビデオ表示端末装置から２進データを捕捉し記
録するための装置の主要部の相互関係を示す図、第2a図
及び第2b図はRAMへの記憶のために走査線のセグメント
及びステータスバイトを捕捉する回路を示す図、第3a
図、第3b図、第3c図及び第3d図は記憶装置を制御し、第
2a図及び第2b図の回路により捕捉されたビデオ・データ
をリフレッシュし取り出すための回路を示す図、第４図
及び第５図は第2a図及び第2b図並びに第3a図、第3b図、
第3c図及び第3d図の回路の動作のタイミングを示す図、
第６図は本発明の実施例の簡略化した構成図である。 10……表示端末装置、11……表示面、12……制御回路、
13……マイクロプロセッサ、17……プリントバッファ、
20……プリント機構

フロントページの続き (72)発明者 フランク・ヴインセント・パ−クスヒイ ア アメリカ合衆国ニユ−ヨ−ク州ジヨンソ ン・シテイ・タウンライン・ロ−ド771 番地 (56)参考文献 特開 昭57−60785（ＪＰ，Ａ) 特開 昭56−134395（ＪＰ，Ａ) 特開 昭55−87290（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ビデオ・クロックに同期して発生されるビ
   デオ・ドット・データの中から、奇数フィールドの第１
   の走査線群及びそれに続く偶数フィールドの第２の走査
   線群からなる選択された１フレームのビデオ・ドット・
   データを記憶するための装置において、 ビデオ・ドット・データ用の複数の記憶位置を持つメモ
   リ手段と、 前記第１の走査線群の開始点を示す第１の垂直同期信号
   及びそれに続いて発生する第２の走査線群の開始点を示
   す第２の垂直同期信号に応答して、前記各走査線群の全
   走査線の相次ぐビデオ・ドット・データの順次捕捉を開
   始し、１走査線の期間中では所定数のビデオ・ドット・
   データを捕捉する毎にそれらを並列データに変換し、１
   走査線の終端では捕捉したビデオ・ドット・データに対
   して必要なブランク・データ・ビット及び印刷装置に対
   する行スキップを指示するか否かを示すステータス・デ
   ータ・ビットを付加して並列データに変換する動作を前
   記各走査線群の全走査線が終了するまで繰り返し行うデ
   ータ変換手段と、 前記並列変換されたデータを前記メモリ手段の前記アド
   レス指定手段で指定されるアドレスの記憶位置に記憶す
   る制御手段とを備え、 １フレームのビデオ・ドット・データを１フレームの期
   間に前記メモリ手段に記憶するとともに前記第１の走査
   線群のビデオ・ドット・データと前記第２の走査線群の
   ビデオ・ドット・データとを前記メモリ手段内の異なる
   ページに記憶するように前記メモリ手段のアドレスを指
   定するようにしたことを特徴とするビデオ・データ記憶
   装置。