JPS6140999B2 - - Google Patents
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- JPS6140999B2 JPS6140999B2 JP52059221A JP5922177A JPS6140999B2 JP S6140999 B2 JPS6140999 B2 JP S6140999B2 JP 52059221 A JP52059221 A JP 52059221A JP 5922177 A JP5922177 A JP 5922177A JP S6140999 B2 JPS6140999 B2 JP S6140999B2
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Document Processing Apparatus (AREA)
- Television Systems (AREA)
Description
本発明は文字、数字、図形等を表示するブラウ
ン管表示装置（CRT）のような表示装置に関し
特に表示画面に罫線（アンダーライン、アツパー
ライン、囲い込み（枠））表示を行わせる場合の
制御に係るものである。 従来、CRT装置において表示画面で罫線表示
を行わせる場合に罫線の種類を夫々コード化信号
で区別し、このコード化信号をキヤラクタジエネ
レータに送り、該キヤラクタジエネレータから罫
線のコード化信号に対応したドツト情報を導出さ
せてデイスプレイメモリへ導入させ、このデイス
プレイメモリからの情報で表示画面上に表示させ
るものである。 この罫線の種類をコード化信号で送り、キヤラ
クタジエネレータでそれに対応するドツト情報を
導出させるには表示画面に文字表示領域とは区別
された罫線表示専用の領域を必要とするものであ
る。 ところで、一般にCRT装置において字体の大
きさが同じ場合、表示画面の鮮明さの均一度を良
くしかつ安価な表示装置にするには表示画面の全
ドツト数の少ない方が好ましい。 従来の表示装置にあつては文字表示領域と罫線
表示のための専用の領域を有することからどうし
ても１表示単位区画のドツト数が多くなりしたが
つて表示画面の全ドツト数が非常に多くなること
を余儀なくされていた。また、デイスプレイメモ
リも表示画面のドツトに対応した記憶容量である
のでこのメモリが大容量となり更には罫線表示の
種類分だけキヤラクタジエネレータに記憶させる
ために該キヤラクタジエネレータの記憶容量が大
となるものであつた。 本発明は上記の従来この種の表示装置が附帯し
ていた問題を解決するために提案されたものであ
り、罫線表示の情報をドツト情報でキヤラクタジ
エネレータを介さずに直接デイスプレイメモリに
導入して表示させる方式となし、そのため１つの
表示単位区画の任意の位置に罫線表示を行わせる
ことができることにより罫線表示専用の領域をも
つ必要がないものとなし、もつて１つの表示単位
区画のドツト数を少くし且つ表示画面全体のドツ
ト数を著しく低減させると共に表示画面に対応す
るデイスプレイメモリの容量も小さくできる。ま
た、罫線表示の情報をドツト情報とするためキヤ
ラクタジエネレータの記憶容量をその分小さくで
きるものである。 以下本発明の表示装置について詳細に説明す
る。第１図は本装置による罫線表示の表示例を示
す図であり、１−１はアンダーライン、１−２は
アツパーライン、 −３は縦線、１−４及び１−
５は囲い込みの後ろ閉じ部を夫々示し、この１−
４と１−５は１−４で表示されるアツパーライ
ン、アンダーラインと１−５で表示される「］」
との組合せで表示している。この図からわかる様
にアツパーラインは文字表示領域の上方に位置
し、アンダーラインは次の行のアツパーラインが
これになる。また、縦線と囲い込みの前閉じ部と
後ろ閉じ部は１つの表示単位区画を用いて表示さ
せている。 前記囲い込みの表示は更に第２図に示す様に表
示要素がわかれている。 該図の２−１は前閉じ部であつて“「”表示要
素Ａと“−”表示要素Ｂにわかれまた２−２は後
ろ閉じ部であつて“〓”表示要素A′と“−”表
示要素B′である。 そして前記前閉じ部と後ろ閉じ部及びこれらの
間にアンダーラインとアツパーラインによつて
“〓〓”となる枠つまり囲い込みを表示させる。 この場合、上述した様に縦線と囲い込みの前閉
じ部及び後ろ閉じ部を１つの表示区画単位を用い
て表示させたのはこれらの罫線の種類については
特に文字と同様に扱つてコード化信号を用いてデ
イスプレイメモリへ書込ませることから、該表示
区画単位に罫線表示のための専用領域をもたない
ためである。特に、前閉じ部と後ろ閉じ部の表示
要素Ａ，A′についてコード化信号を用いてキヤ
ラクタジエネレータを介してデイスプレイメモリ
へ書込ませ、また要素Ｂ，B′についてはドツト情
報を発生させてキヤラクタジエネレータを介さず
にそのままデイスプレイメモリへ書込ませる。 これは罫線のうち縦線を含むものについてはド
ツト情報でキヤラクタジエネレータを介さずにデ
イスプレイメモリへ導入させると、該デイスプレ
イメモリでの行及び列をアドレスするアドレス回
路のアドレス動作が１表示区画単位の列方向に対
して並列に（例えば第１図において１ライン８ド
ツト）指定しまた行方向に対して１ライン毎に
（例えば第１図の10ドツトを１ドツト毎に）指定
する場合、１ドツト毎にアドレス指定情報を送つ
て行方向のアドレス回路を前記の場合に10回（10
ドツト分）動作させる必要があつてこの処理時間
が非常に長くなる。これに対し、罫線のうちアン
ダーライン、アツパーラインのような横線のもの
については列方向のアドレス回路が列に対して並
列に指定するため、１回のアドレス指定情報を送
るだけで処理できる。このため、縦方向の罫線表
示については文字と同様にしてコード化信号で送
ると１回のアドレス情報を送るだけで処理でき、
処理時間を短くできるからである。 尚、上記説明はデイスプレイメモリの列と行方
向を夫々指定するアドレス回路が表示区画単位毎
に列方向のアドレス回路が行に対して１行毎に指
定する場合を前提としたものであり、これとは逆
に列方向のアドレス回路が列に対して１列毎に指
定し、行方向のアドレス回路が行に対して並列に
指定する動作を行う場合には、罫線のうち横線を
含むものについてはコード化信号でキヤラクタジ
エネレータを介してデイスプレイメモリへ導入さ
せまた縦線についてはドツト情報を発生させてデ
イスプレイメモリへ直接導入させる。 次に本装置の構成について第３図と共に以下説
明する。 ３１は表示するための情報をドツト情報でかつ
表示装置３２の表示画面と対応した関係で記憶す
るデイスプレイメモリである。該デイスプレイメ
モリ３１は列アドレス回路３３と行アドレス回路
３４によりアドレス指定されオアゲート回路３５
から導入されるドツト情報を書込み、また表示装
置３２での走査に同期して読出されて表示装置３
２へドツト情報を送り、表示させる。 前記列アドレス回路３３は表示画面の１表示区
画単位の８ライン（第１図の列のラインである８
ライン（８ドツト））に相当するアドレスライン
を並列に指示し、T1信号の到来毎に順次行方向
に対して区画単位毎に列を指定する。また、行ア
ドレス回路３４は１表示区画単位の１ライン（第
１図の行のラインである１つのライン（１ドツ
ト））に相当するアドレスラインを１行毎に列方
向に対して指示し、これはT2信号の到来毎に１
ライン毎進行して第１図の１表示区画単位の12ラ
インを順次繰返してアドレスして列アドレス回路
３４が１行分のアドレスを完了すると１カウント
アツプされ、次の行の表示区画単位へと移行す
る。 ３６は表示する情報をコード化信号で記憶し中
央処理装置（CPU）へその情報を送るためのキ
ヤラクタメモリであり、列アドレス回路３７と行
アドレス回路３８によりアドレス指定されてオア
ゲート回路３９から導入されるコード化信号を導
入しまた出力ライン１００をして中央処理装置
（CPU）へ情報が転送される。 また、上記オアゲート回路３９からのコード化
信号はキヤラクタジエネレータ４０に導入され、
ここでドツト情報に変換された後ライン１０１か
らオアゲート回路３５を介してデイスプレイメモ
リ３１へ導入される。 ４１は中央処理装置から罫線表示の列先頭アド
レス指定情報が導入されるバツフアレジスタであ
り、４２は同様の行先頭アドレス指定情報が導入
されるバツフアレジスタである。 前記バツフアレジスタ４１のアドレス情報は
信号が入力されたアンドゲート回路４３を介して
列アドレス回路３３へ導入され、該アドレス情報
によつてアドレス位置がプリセツトされる。他方
バツフアレジスタ４２のアドレス情報は信号が
入力されたアンドゲート回路４４を介して行アド
レス回路３４へ導入され、該アドレス情報によつ
てアドレス位置がプリセツトされる。 ４５は罫線の種類を検出するためのデコーダー
であり、罫線の種類を示すコード化信号が他方に
罫線表示命令が導入されたアンドゲート回路４６
を介して導入される。該デコーダ４５はアツパー
ラインのコード化信号を検出するとフリツプフロ
ツプ（Ｆ／Ｆ）４７をセツトし、アンダーライン
の時にフリツプフロツプ４８、縦線の時にフリツ
プフロツプ４９、囲い込みの時にフリツプフロツ
プ５０を夫々セツトさせる。 ５１は上記罫線コードに関連してその罫線の表
示をどれだけの表示区画単位まで行うかを示すデ
ータ（１表示区画単位毎に“１”出力が発生され
る）が中央処理装置からデータライン１０２に
“１”出力されることでセツトされ、また他の命
令（例えばライト命令、ポーリング）によつてリ
セツトされるフリツプフロツプである。そして、
該フリツプフロツプ５１のセツト出力とデータラ
イン１０２からのデータ信号がアンドゲート回路
５２に導入され、また前記フリツプフロツプ５１
のセツト出力をインバータした信号とフリツプフ
ロツプ５０のセツト出力がアンドゲート回路５３
に導入されている。 従つて、前記アンドゲート回路５２はデータが
送られて来た時にONしまたアンドゲート回路５
３は囲い込み指定でこのデータの転送が終了した
時にONするものである。 ５４，５５，５６はアンドゲート回路であり、
このゲート５４の入力としてフリツプフロツプ４
９のセツト出力とアンドゲート回路５２のゲート
出力と縦線コード発生器５７からのコード化信号
及び信号が導入され、縦線指定の時にこのコー
ド化信号がオアゲート回路３９へ送られる。 またゲート５５の入力として、フリツプフロツ
プ５０のセツト出力、アンドゲート回路５２のゲ
ート出力、囲い込みの前閉部（第２図の２−１に
示した表示要素Ａに対応する）のコード化信号発
生器５８からのコード化信号及び信号が夫々導
入され、囲い込み指定の時にこのコード化信号が
オアゲート回路３９へ送られる。 更にゲート５６の入力として、フリツプフロツ
プ５０のセツト出力、アンドゲート回路５３のゲ
ート出力、囲い込みの後ろ閉じ部（第２図の２−
２に示した表示要素A′に対応する）のコード化
信号発生器５８からのコード信号及び信号が
夫々導入され、囲い込み指定の時にこのデータが
終了するとこのコード化信号がオアゲート回路３
９へ送られる。 ６０，６１，６２はアンドゲート回路であり、
このゲート回路６０はフリツプフロツプ４７，４
８及び４９のセツト出力がオアゲート回路６３を
介して入力されまたアンドゲート回路５２のゲー
ト出力、１表示区画単位の一行分（８ドツト分）
のドツト信号を発生するドツト信号発生回路６４
からの信号、行アドレス回路３４からの信号及び
信号が夫々入力され、アツパーライン、アンダ
ーライン、囲い込みの時にドツト信号がオアゲー
ト回路３５へ導入される。 ゲート６１にはフリツプフロツプ５０のセツト
出力、行アドレス回路３４からの信号、第２図の
２−１で示した前閉じ部における表示要素Ｂに対
応するドツト信号を発生するドツト信号発生回路
６５のドツト信号及び信号が夫々導入され、囲
い込みの時にこのドツト信号がオアゲート回路３
５へ導入される。 ゲート６２にはアンドゲート回路５３のゲート
出力、行アドレス回路３４、第２図の２−２で示
した後ろ閉じ部における表示要素B′に対応するド
ツト信号を発生するドツト信号発生回路６６のド
ツト信号及び信号が夫々導入され、囲い込みの
データが終了した時に前記ドツト信号がオアゲー
ト回路３５に導入される。 ６７はフリツプフロツプ４８のセツト出力と
信号が導入されたアンドゲート回路であり、この
ゲート出力がオアゲート回路６８を介して行アド
レス回路３４を１カウントアツプ（次の表示区画
単位対応位置へ移行させる）させる回路６９を動
作させる。 ７０はフリツプフロツプ２８のセツト出力と
信号が導入されたアンドゲート回路であり、この
ゲート出力が前記オアゲート回路６８を介して回
路６９を動作させる。 ７１はフリツプフロツプ２８のセツト出力と
信号が導入されたアンドゲート回路であり、この
ゲート出力がオアゲート回路７４を介して行アド
レス回路３４を１カウントダウン（前の表示区画
単位へ戻す）させる回路７２を動作させる。 ７３はフリツプフロツプ４９のセツト出力とア
ンドゲート回路５２のゲート出力及び信号が導
入されたアンドゲートであり、該ゲート出力はオ
アゲート回路６８を介して上記した行アドレス回
路３４を１カウントアツプさせる回路６９を動作
させる。また前記オアゲート回路７４にはアンド
ゲート回路５３のゲート出力が導入され、囲い込
みのデータが終了した時に行アドレス回路３４を
１カウントダウンさせる。 尚、オアゲート回路１６へ入力されるライン１
０３は文字情報がコード化信号で転送される入力
ラインである。また〜11の信号及びT1、T2の
信号は図示しない制御部から導出されるものであ
る。 次に上記第３図の動作を説明すると、中央処理
装置（CPU）と表示装置とのやりとりは次の表
の様にして順次行われる。
ン管表示装置（CRT）のような表示装置に関し
特に表示画面に罫線（アンダーライン、アツパー
ライン、囲い込み（枠））表示を行わせる場合の
制御に係るものである。 従来、CRT装置において表示画面で罫線表示
を行わせる場合に罫線の種類を夫々コード化信号
で区別し、このコード化信号をキヤラクタジエネ
レータに送り、該キヤラクタジエネレータから罫
線のコード化信号に対応したドツト情報を導出さ
せてデイスプレイメモリへ導入させ、このデイス
プレイメモリからの情報で表示画面上に表示させ
るものである。 この罫線の種類をコード化信号で送り、キヤラ
クタジエネレータでそれに対応するドツト情報を
導出させるには表示画面に文字表示領域とは区別
された罫線表示専用の領域を必要とするものであ
る。 ところで、一般にCRT装置において字体の大
きさが同じ場合、表示画面の鮮明さの均一度を良
くしかつ安価な表示装置にするには表示画面の全
ドツト数の少ない方が好ましい。 従来の表示装置にあつては文字表示領域と罫線
表示のための専用の領域を有することからどうし
ても１表示単位区画のドツト数が多くなりしたが
つて表示画面の全ドツト数が非常に多くなること
を余儀なくされていた。また、デイスプレイメモ
リも表示画面のドツトに対応した記憶容量である
のでこのメモリが大容量となり更には罫線表示の
種類分だけキヤラクタジエネレータに記憶させる
ために該キヤラクタジエネレータの記憶容量が大
となるものであつた。 本発明は上記の従来この種の表示装置が附帯し
ていた問題を解決するために提案されたものであ
り、罫線表示の情報をドツト情報でキヤラクタジ
エネレータを介さずに直接デイスプレイメモリに
導入して表示させる方式となし、そのため１つの
表示単位区画の任意の位置に罫線表示を行わせる
ことができることにより罫線表示専用の領域をも
つ必要がないものとなし、もつて１つの表示単位
区画のドツト数を少くし且つ表示画面全体のドツ
ト数を著しく低減させると共に表示画面に対応す
るデイスプレイメモリの容量も小さくできる。ま
た、罫線表示の情報をドツト情報とするためキヤ
ラクタジエネレータの記憶容量をその分小さくで
きるものである。 以下本発明の表示装置について詳細に説明す
る。第１図は本装置による罫線表示の表示例を示
す図であり、１−１はアンダーライン、１−２は
アツパーライン、 −３は縦線、１−４及び１−
５は囲い込みの後ろ閉じ部を夫々示し、この１−
４と１−５は１−４で表示されるアツパーライ
ン、アンダーラインと１−５で表示される「］」
との組合せで表示している。この図からわかる様
にアツパーラインは文字表示領域の上方に位置
し、アンダーラインは次の行のアツパーラインが
これになる。また、縦線と囲い込みの前閉じ部と
後ろ閉じ部は１つの表示単位区画を用いて表示さ
せている。 前記囲い込みの表示は更に第２図に示す様に表
示要素がわかれている。 該図の２−１は前閉じ部であつて“「”表示要
素Ａと“−”表示要素Ｂにわかれまた２−２は後
ろ閉じ部であつて“〓”表示要素A′と“−”表
示要素B′である。 そして前記前閉じ部と後ろ閉じ部及びこれらの
間にアンダーラインとアツパーラインによつて
“〓〓”となる枠つまり囲い込みを表示させる。 この場合、上述した様に縦線と囲い込みの前閉
じ部及び後ろ閉じ部を１つの表示区画単位を用い
て表示させたのはこれらの罫線の種類については
特に文字と同様に扱つてコード化信号を用いてデ
イスプレイメモリへ書込ませることから、該表示
区画単位に罫線表示のための専用領域をもたない
ためである。特に、前閉じ部と後ろ閉じ部の表示
要素Ａ，A′についてコード化信号を用いてキヤ
ラクタジエネレータを介してデイスプレイメモリ
へ書込ませ、また要素Ｂ，B′についてはドツト情
報を発生させてキヤラクタジエネレータを介さず
にそのままデイスプレイメモリへ書込ませる。 これは罫線のうち縦線を含むものについてはド
ツト情報でキヤラクタジエネレータを介さずにデ
イスプレイメモリへ導入させると、該デイスプレ
イメモリでの行及び列をアドレスするアドレス回
路のアドレス動作が１表示区画単位の列方向に対
して並列に（例えば第１図において１ライン８ド
ツト）指定しまた行方向に対して１ライン毎に
（例えば第１図の10ドツトを１ドツト毎に）指定
する場合、１ドツト毎にアドレス指定情報を送つ
て行方向のアドレス回路を前記の場合に10回（10
ドツト分）動作させる必要があつてこの処理時間
が非常に長くなる。これに対し、罫線のうちアン
ダーライン、アツパーラインのような横線のもの
については列方向のアドレス回路が列に対して並
列に指定するため、１回のアドレス指定情報を送
るだけで処理できる。このため、縦方向の罫線表
示については文字と同様にしてコード化信号で送
ると１回のアドレス情報を送るだけで処理でき、
処理時間を短くできるからである。 尚、上記説明はデイスプレイメモリの列と行方
向を夫々指定するアドレス回路が表示区画単位毎
に列方向のアドレス回路が行に対して１行毎に指
定する場合を前提としたものであり、これとは逆
に列方向のアドレス回路が列に対して１列毎に指
定し、行方向のアドレス回路が行に対して並列に
指定する動作を行う場合には、罫線のうち横線を
含むものについてはコード化信号でキヤラクタジ
エネレータを介してデイスプレイメモリへ導入さ
せまた縦線についてはドツト情報を発生させてデ
イスプレイメモリへ直接導入させる。 次に本装置の構成について第３図と共に以下説
明する。 ３１は表示するための情報をドツト情報でかつ
表示装置３２の表示画面と対応した関係で記憶す
るデイスプレイメモリである。該デイスプレイメ
モリ３１は列アドレス回路３３と行アドレス回路
３４によりアドレス指定されオアゲート回路３５
から導入されるドツト情報を書込み、また表示装
置３２での走査に同期して読出されて表示装置３
２へドツト情報を送り、表示させる。 前記列アドレス回路３３は表示画面の１表示区
画単位の８ライン（第１図の列のラインである８
ライン（８ドツト））に相当するアドレスライン
を並列に指示し、T1信号の到来毎に順次行方向
に対して区画単位毎に列を指定する。また、行ア
ドレス回路３４は１表示区画単位の１ライン（第
１図の行のラインである１つのライン（１ドツ
ト））に相当するアドレスラインを１行毎に列方
向に対して指示し、これはT2信号の到来毎に１
ライン毎進行して第１図の１表示区画単位の12ラ
インを順次繰返してアドレスして列アドレス回路
３４が１行分のアドレスを完了すると１カウント
アツプされ、次の行の表示区画単位へと移行す
る。 ３６は表示する情報をコード化信号で記憶し中
央処理装置（CPU）へその情報を送るためのキ
ヤラクタメモリであり、列アドレス回路３７と行
アドレス回路３８によりアドレス指定されてオア
ゲート回路３９から導入されるコード化信号を導
入しまた出力ライン１００をして中央処理装置
（CPU）へ情報が転送される。 また、上記オアゲート回路３９からのコード化
信号はキヤラクタジエネレータ４０に導入され、
ここでドツト情報に変換された後ライン１０１か
らオアゲート回路３５を介してデイスプレイメモ
リ３１へ導入される。 ４１は中央処理装置から罫線表示の列先頭アド
レス指定情報が導入されるバツフアレジスタであ
り、４２は同様の行先頭アドレス指定情報が導入
されるバツフアレジスタである。 前記バツフアレジスタ４１のアドレス情報は
信号が入力されたアンドゲート回路４３を介して
列アドレス回路３３へ導入され、該アドレス情報
によつてアドレス位置がプリセツトされる。他方
バツフアレジスタ４２のアドレス情報は信号が
入力されたアンドゲート回路４４を介して行アド
レス回路３４へ導入され、該アドレス情報によつ
てアドレス位置がプリセツトされる。 ４５は罫線の種類を検出するためのデコーダー
であり、罫線の種類を示すコード化信号が他方に
罫線表示命令が導入されたアンドゲート回路４６
を介して導入される。該デコーダ４５はアツパー
ラインのコード化信号を検出するとフリツプフロ
ツプ（Ｆ／Ｆ）４７をセツトし、アンダーライン
の時にフリツプフロツプ４８、縦線の時にフリツ
プフロツプ４９、囲い込みの時にフリツプフロツ
プ５０を夫々セツトさせる。 ５１は上記罫線コードに関連してその罫線の表
示をどれだけの表示区画単位まで行うかを示すデ
ータ（１表示区画単位毎に“１”出力が発生され
る）が中央処理装置からデータライン１０２に
“１”出力されることでセツトされ、また他の命
令（例えばライト命令、ポーリング）によつてリ
セツトされるフリツプフロツプである。そして、
該フリツプフロツプ５１のセツト出力とデータラ
イン１０２からのデータ信号がアンドゲート回路
５２に導入され、また前記フリツプフロツプ５１
のセツト出力をインバータした信号とフリツプフ
ロツプ５０のセツト出力がアンドゲート回路５３
に導入されている。 従つて、前記アンドゲート回路５２はデータが
送られて来た時にONしまたアンドゲート回路５
３は囲い込み指定でこのデータの転送が終了した
時にONするものである。 ５４，５５，５６はアンドゲート回路であり、
このゲート５４の入力としてフリツプフロツプ４
９のセツト出力とアンドゲート回路５２のゲート
出力と縦線コード発生器５７からのコード化信号
及び信号が導入され、縦線指定の時にこのコー
ド化信号がオアゲート回路３９へ送られる。 またゲート５５の入力として、フリツプフロツ
プ５０のセツト出力、アンドゲート回路５２のゲ
ート出力、囲い込みの前閉部（第２図の２−１に
示した表示要素Ａに対応する）のコード化信号発
生器５８からのコード化信号及び信号が夫々導
入され、囲い込み指定の時にこのコード化信号が
オアゲート回路３９へ送られる。 更にゲート５６の入力として、フリツプフロツ
プ５０のセツト出力、アンドゲート回路５３のゲ
ート出力、囲い込みの後ろ閉じ部（第２図の２−
２に示した表示要素A′に対応する）のコード化
信号発生器５８からのコード信号及び信号が
夫々導入され、囲い込み指定の時にこのデータが
終了するとこのコード化信号がオアゲート回路３
９へ送られる。 ６０，６１，６２はアンドゲート回路であり、
このゲート回路６０はフリツプフロツプ４７，４
８及び４９のセツト出力がオアゲート回路６３を
介して入力されまたアンドゲート回路５２のゲー
ト出力、１表示区画単位の一行分（８ドツト分）
のドツト信号を発生するドツト信号発生回路６４
からの信号、行アドレス回路３４からの信号及び
信号が夫々入力され、アツパーライン、アンダ
ーライン、囲い込みの時にドツト信号がオアゲー
ト回路３５へ導入される。 ゲート６１にはフリツプフロツプ５０のセツト
出力、行アドレス回路３４からの信号、第２図の
２−１で示した前閉じ部における表示要素Ｂに対
応するドツト信号を発生するドツト信号発生回路
６５のドツト信号及び信号が夫々導入され、囲
い込みの時にこのドツト信号がオアゲート回路３
５へ導入される。 ゲート６２にはアンドゲート回路５３のゲート
出力、行アドレス回路３４、第２図の２−２で示
した後ろ閉じ部における表示要素B′に対応するド
ツト信号を発生するドツト信号発生回路６６のド
ツト信号及び信号が夫々導入され、囲い込みの
データが終了した時に前記ドツト信号がオアゲー
ト回路３５に導入される。 ６７はフリツプフロツプ４８のセツト出力と
信号が導入されたアンドゲート回路であり、この
ゲート出力がオアゲート回路６８を介して行アド
レス回路３４を１カウントアツプ（次の表示区画
単位対応位置へ移行させる）させる回路６９を動
作させる。 ７０はフリツプフロツプ２８のセツト出力と
信号が導入されたアンドゲート回路であり、この
ゲート出力が前記オアゲート回路６８を介して回
路６９を動作させる。 ７１はフリツプフロツプ２８のセツト出力と
信号が導入されたアンドゲート回路であり、この
ゲート出力がオアゲート回路７４を介して行アド
レス回路３４を１カウントダウン（前の表示区画
単位へ戻す）させる回路７２を動作させる。 ７３はフリツプフロツプ４９のセツト出力とア
ンドゲート回路５２のゲート出力及び信号が導
入されたアンドゲートであり、該ゲート出力はオ
アゲート回路６８を介して上記した行アドレス回
路３４を１カウントアツプさせる回路６９を動作
させる。また前記オアゲート回路７４にはアンド
ゲート回路５３のゲート出力が導入され、囲い込
みのデータが終了した時に行アドレス回路３４を
１カウントダウンさせる。 尚、オアゲート回路１６へ入力されるライン１
０３は文字情報がコード化信号で転送される入力
ラインである。また〜11の信号及びT1、T2の
信号は図示しない制御部から導出されるものであ
る。 次に上記第３図の動作を説明すると、中央処理
装置（CPU）と表示装置とのやりとりは次の表
の様にして順次行われる。
先ずCPUよりライン命令が行われその応答信
号後に罫線表示する先頭のアドレス情報が転送さ
れて列、行のバツフアレジスタ４１，４２へ夫々
導入される。そして制御部よりの信号によりア
ンドゲート回路４３，４４が夫々導通し、列のア
ドレス情報が列アドレス回路３３にプリセツトさ
れまた行のアドレス情報が行アドレス回路３４に
プリセツトされる。 続いて罫線コード化信号が罫線命令と共に転送
されゲート回路４６からデコーダ４５に導入され
る。今、アツパーライン指示であるのでフリツプ
フロツプ４７がセツトされる。該フリツプフロツ
プ４７のセツト出力はオアゲート回路６３を介し
てアンドゲート回路６０に入力される。 続いて罫線表示したい表示区画単位分繰返し転
送されるデータがライン１０２に送られ、フリツ
プフロツプ５１がセツトしまたアンドゲート回路
５２が導通する。そして該アンドゲート回路５２
のゲート出力がアンドゲート回路６０に入力され
る。 この時、アンドゲート回路６０には行アドレス
回路３４からの信号及びデータ信号に応答して動
作されるドツト信号発生回路６４からのドツト信
号が入力され、この時制御部から信号が出力さ
れることで該ゲート回路６０は導通する。 このため、ドツト信号発生回路６４からのドツ
ト信号がオアゲート回路３５を介してデイスプレ
イメモリ３１に記憶される。このドツト信号は１
表示区画単位の１行分（８ドツト）が並列に出力
される。 続いて制御部よりT1信号が列アドレス回路３
３に導入されると該アドレス回路３３が１カウン
トアツプし次の行方向の表示区画単位の列をアド
レスすると共に続いてデータが出力されると、ド
ツト信号発生回路６４からのドツト信号がデイス
プレイメモリ３１に記憶される。 そして、このデータが終了して次に他の命令が
中央処理装置より転送されると、フリツプフロツ
プ５１がリセツトし、このリセツトによつてアツ
パーラインのドツト情報をデイスプレイメモリ３
１へ導入する動作を停止する。 前記デイスプレイメモリ３１が読出されてその
記憶情報が表示装置３２で表示されると、第１図
の１−２に示す様なアツパーラインが表示され、
データによつて複数表示区画単位に亘る指示であ
れば該アツパーラインが複数表示区画単位に亘つ
て表示される。 〔アンダーライン罫線指示〕 CPUからの列、行の先頭アドレス情報は上述
と同様に列、行のアドレス回路３３，３４にプリ
セツトされる。 次にアンダーラインのコードが転送されるとゲ
ート回路４６、デコーダ４５を介してフリツプフ
ロツプ４８がセツトされる。 該フリツプフロツプ４８のセツト出力はオアゲ
ート回路６３を介してアンドゲート回路６０に入
力されると共にアンドゲート回路６７にも入力さ
れる。 続いてデータがライン１０２に送られてアンド
ゲート回路５２から前記アンドゲート回路６０に
入力される。このアンドゲート回路６０には行ア
ドレス回路３４からの信号及びドツト信号発生回
路６４からのドツト信号が入力される。 この時制御部より信号と信号が出力され
る。 前記信号によりアンドゲート回路６７が導通
してオアゲート回路６８より行アドレス回路３４
を１カウントアツプさせる回路６９を動作させ
る。これはアンダーライン指定であり、該アンダ
ーラインは次の行の表示区画単位（列方向に対す
る次の表示区画単位）のアツパーラインに相当す
るからである。 また、信号によりアンドゲート回路６０が導
通し、１表示区画単位の行方向における８ドツト
がオアゲート回路３５からデイスプレイメモリ３
１へ導入される。 以後はアツパーラインの場合と同様に制御され
る。 この場合、第１図の１−１に示す様なアンダー
ラインが表示され、データによつて複数表示区画
単位に亘る指示であれば該アツパーラインが複数
表示区画単位に亘つて表示される。 〔縦線罫線指示〕 CPUからの列、行の先頭アドレス情報は上述
と同様に列、行のアドレス回路３３，３４にプリ
セツトされる。 次に縦線のコードが転送されるとゲート回路４
６、デコーダ４５を介してフリツプフロツプ４９
がセツトされる。 該フリツプフロツプ４９のセツト出力はアンド
ゲート回路５４と７３に夫々入力される。 続いてデータが来るとアンドゲート回路５２か
ら前記アンドゲート回路５４へ入力される。該ア
ンドゲート回路５４には縦線コード発生器５７か
らのコード化信号が供給され、この時信号が制
御部から与えられる。 前記信号に応答してアンドゲート回路５４が
導通して縦線のコード化信号がオアゲート回路３
９からキヤラクタメモリ３６へ導入されると共に
キヤラクタジエネレータ４０へ送られる。前記キ
ヤラクタジエネレータ４０はドツト信号に変換し
てオアゲート回路３５を介しデイスプレイメモリ
３１へ導入記憶される。 この場合、デイスプレイメモリ３１では制御部
からT2信号が行アドレス回路３４に与えられて
該行アドレス回路３４によるアドレス指定で順次
導入記憶される。 続いてデータが到来して次の行の表示区画単位
（列方向に対する次の表示区画単位）に亘る場合
には制御部から信号が出力されてアンドゲート
回路７３が導通して該ゲート出力がオアゲート回
路６８を介して行アドレス回路３４を１カウント
アツプさせる回路６９に導入される。このため、
行アドレス回路３４が次の行の表示区画単位をア
ドレスする。そして、アンドゲート回路５４より
再び縦線コード化信号がオアゲート回路３９から
キヤラクタメモリ３６へ導入されると共にキヤラ
クタジエネレータ４０へ送られ、該キヤラクタジ
エネレータ４０からドツト信号がデイスプレイメ
モリ３１へ導入される。 この場合、第１図の１−３に示す様な縦線が表
示され、データによつて複数表示区画単位に亘る
指示であれば該縦線が複数表示区画単位に亘つて
表示される。 この縦線はコード化信号でデイスプレイメモリ
３１へ導入するため、文字と同様に扱われるため
１−３の様な表示となる。 〔囲い込み罫線指示〕 CPUからの列、行の先頭アドレス情報は上述
と同様に列、行のアドレス回路３３，３４にプリ
セツトされる。 次に囲い込みのコードが転送されるとゲート回
路４６、デコーダ４５を介してフリツプフロツプ
５０がセツトされる。該セツト出力はアンドゲー
ト回路５３，５５，５６，６０，６１，７０，７
１へ夫々導入される。 また、データがアンドゲート回路５２からアン
ドゲート回路５５に入力されている。この時、フ
リツプフロツプ５１がセツトされているのでアン
ドゲート回路５３はOFF状態にある。 上記アンドゲート回路５５にはこの時制御部か
ら信号が入力されてONし、前閉部（第２図の
２−１に示した表示要素Ａに対応する）のコード
化信号発生器５８より該コード化信号が該ゲート
回路５５からオアゲート回路３９を介してキヤラ
クタメモリ３６へ導入されると共にキヤラクタジ
エネレータ４０に送られ該コード化信号がドツト
信号に変換されてオアゲート回路３５を介してデ
イスプレイメモリ３１に導入される。 これはコード化信号であるのでCPUからアド
レス指定された表示区画単位に制御部からのT1
信号によつて列、行アドレス回路３３，３４が動
作して第２図の２−１に示した表示要素Ａを書込
む。 続いて、制御部より信号と信号が出力さ
れ、この信号でアンドゲート回路７０がONし
て行アドレス回路３４を１カウントアップさせる
回路６９を動作させると共に信号によりアンド
ゲート回路６１がONする。これによつて、第２
図２−１で示した前閉じ部における表示要素Ｂに
対応するドツト信号を発生するドツト信号発生回
路６５よりのドツト信号がオアゲート回路３５か
らデイスプレイメモリ３１に導入される。 この表示要素Ｂのドツト信号はアンダーライン
の一部に相当するものであり、そのため行アドレ
ス回路３４を１カウントアツプさせて次の行の表
示区画単位のアツパーラインの位置へドツト情報
を書込むことになる。この後、制御部からT1信
号が出力されて列アドレス回路３３が次の行方向
における表示区画単位の各列をアドレスする。 続いてデータ信号が来るとアンドゲート回路６
０に入力され、制御部から信号と信号が出力
される。 前記信号によつてアンドゲート回路７１が
ONして該ゲート出力が行アドレス回路３４を１
カウントダウンさせる回路７２を動作させる。そ
して信号によつてアンドゲート回路６０がON
し、ドツト信号発生回路６４からのドツト信号が
オアゲート回路３５を介してデイスプレイメモリ
３１へ導入される。 このドツト信号は行アドレス回路３４が１カウ
ントダウンして元の表示区画単位行をアドレスし
ていることからアツパーラインとなる。 続いてデータ信号が来るとアンドゲート回路６
０に入力され、制御部から信号と信号が出力
される。 前記信号によつてアンドゲート回路７０が
ONして行アドレス回路３４を１カウントアツプ
させる回路６９を動作させる。そして信号によ
つてアンドゲート回路６０がONし、ドツト信号
発生回路６４よりのドツト信号がオアゲート回路
３５を介してデイスプレイメモリ３１へ導入され
る。 このドツト信号は行アドレス回路３４が１カウ
ントアツプして次の行の表示区画単位をアドレス
していることからアンダーラインとなる。 その後制御部よりT1信号が列アドレス回路３
３に入力され、次の行方向における表示区画単位
の列をアドレスすると共にその後データが到来す
る毎にこれら動作を繰返してつまりアツパーライ
ン、アンダーラインのドツト信号がデイスプレイ
メモリ３１へ導入されて複数表示区画単位に亘る
ドツト信号が順次記憶される。このアツパーライ
ン、アンダーラインのドツト信号は囲い込みの時
の上、下の水平の線となる。 このデータが終了し、次の命令が転送されると
フリツプフロツプ５１がリセツトされてアンドゲ
ート回路５３がONする。このゲート出力はアン
ドゲート回路５６と６２へ入力されそしてオアゲ
ート回路７４を介して行アドレス回路３４を１カ
ウントダウンさせる回路７２を動作させる。 そして、制御部から信号が出力されることで
アンドゲート回路５６がONし、囲い込みの後ろ
閉じ部（第２図の２−２に示した表示要素A′に
対応する）のコード化信号発生回路５８よりのコ
ード信号がゲート回路５６からオアゲート回路３
９を介してキヤラクタメモリ３６へ導入されると
共にキヤラクタジエネレータ４０に入力され、こ
こでドツト信号に変換された後オアゲート回路３
５を介してデイスプレイメモリ３１へ導入され
る。 この場合行アドレス回路３４はアンダーライン
のドツト信号を導入した状態となつているので１
カウントダウンさせて行アドレス回路３４を元の
アドレスに戻した後、コード化信号をこのアドレ
ス指定された表示区画単位位置へ書込む。これは
制御部からのT1信号とT2信号によつて列、行ア
ドレス回路３３，３４を動作して第２図の２−２
に示した表示要素A′を書込むことになる。 続いて制御部より信号と信号が出力され前
記信号によりアンドゲート回路７０がONして
行アドレス回路３４を１カウントアツプさせる回
路６９を動作させる。そして、信号によつてア
ンドゲート回路６２がONし、第２図の２−２で
示した後ろ閉じ部における表示要素B′に対応する
ドツト信号を発生するドツト信号発生回路６６よ
りのドツト信号がオアゲート回路３５からデイス
プレイメモリ３１に導入される。 これらの動作によつて囲い込み罫線のドツト信
号がメモリ３１に記憶され且つ表示部３２では
“〓〓”の枠が表示される。 以上説明した様に、本発明の表示装置において
は罫線表示を行わせる場合に、罫線表示情報に関
してドツト情報をもつてデイスプレイメモリへ直
接導入させる入力系を構成し、キヤラクタジエネ
レータを介さずに送ることができる方式としてい
るので表示区画単位の任意の位置へ罫線表示を行
わせることができ、そのため表示区画単位に罫線
表示のための専用の領域を必要とせずその分だけ
１表示区画単位のドツト数を減少でき、したがつ
て１画面についてのドツト数を大幅に減少できて
字体の大きさを変えることなく表示画面の鮮明さ
及び均一度を向上させることができる。また、１
画面についてのドツト数が少くなることからこれ
に対応するところのデイスプレイメモリの容量も
大幅に減少できることになる。更にはキヤラクタ
ジエネレータに罫線表示のためのコード化信号に
対応したドツト情報を記憶させる必要もないので
該キヤラクタジエネレータのメモリ容量も減少で
きることになりこれらによつて該装置のコストを
大幅に減少できることになる。 他方、特に罫線表示の縦線を含むものと横線を
含むもののうち、この一方を文字と同様に扱つて
コード化信号によりキヤラクタジエネレータを介
してデイスプレイメモリへ導入させると共に他方
をドツト信号でキヤラクタジエネレータを介さず
にデイスプレイメモリへ導入させることによつて
この罫線の表示処理時間を短縮でき、効率的な動
作を遂行させることができる。
号後に罫線表示する先頭のアドレス情報が転送さ
れて列、行のバツフアレジスタ４１，４２へ夫々
導入される。そして制御部よりの信号によりア
ンドゲート回路４３，４４が夫々導通し、列のア
ドレス情報が列アドレス回路３３にプリセツトさ
れまた行のアドレス情報が行アドレス回路３４に
プリセツトされる。 続いて罫線コード化信号が罫線命令と共に転送
されゲート回路４６からデコーダ４５に導入され
る。今、アツパーライン指示であるのでフリツプ
フロツプ４７がセツトされる。該フリツプフロツ
プ４７のセツト出力はオアゲート回路６３を介し
てアンドゲート回路６０に入力される。 続いて罫線表示したい表示区画単位分繰返し転
送されるデータがライン１０２に送られ、フリツ
プフロツプ５１がセツトしまたアンドゲート回路
５２が導通する。そして該アンドゲート回路５２
のゲート出力がアンドゲート回路６０に入力され
る。 この時、アンドゲート回路６０には行アドレス
回路３４からの信号及びデータ信号に応答して動
作されるドツト信号発生回路６４からのドツト信
号が入力され、この時制御部から信号が出力さ
れることで該ゲート回路６０は導通する。 このため、ドツト信号発生回路６４からのドツ
ト信号がオアゲート回路３５を介してデイスプレ
イメモリ３１に記憶される。このドツト信号は１
表示区画単位の１行分（８ドツト）が並列に出力
される。 続いて制御部よりT1信号が列アドレス回路３
３に導入されると該アドレス回路３３が１カウン
トアツプし次の行方向の表示区画単位の列をアド
レスすると共に続いてデータが出力されると、ド
ツト信号発生回路６４からのドツト信号がデイス
プレイメモリ３１に記憶される。 そして、このデータが終了して次に他の命令が
中央処理装置より転送されると、フリツプフロツ
プ５１がリセツトし、このリセツトによつてアツ
パーラインのドツト情報をデイスプレイメモリ３
１へ導入する動作を停止する。 前記デイスプレイメモリ３１が読出されてその
記憶情報が表示装置３２で表示されると、第１図
の１−２に示す様なアツパーラインが表示され、
データによつて複数表示区画単位に亘る指示であ
れば該アツパーラインが複数表示区画単位に亘つ
て表示される。 〔アンダーライン罫線指示〕 CPUからの列、行の先頭アドレス情報は上述
と同様に列、行のアドレス回路３３，３４にプリ
セツトされる。 次にアンダーラインのコードが転送されるとゲ
ート回路４６、デコーダ４５を介してフリツプフ
ロツプ４８がセツトされる。 該フリツプフロツプ４８のセツト出力はオアゲ
ート回路６３を介してアンドゲート回路６０に入
力されると共にアンドゲート回路６７にも入力さ
れる。 続いてデータがライン１０２に送られてアンド
ゲート回路５２から前記アンドゲート回路６０に
入力される。このアンドゲート回路６０には行ア
ドレス回路３４からの信号及びドツト信号発生回
路６４からのドツト信号が入力される。 この時制御部より信号と信号が出力され
る。 前記信号によりアンドゲート回路６７が導通
してオアゲート回路６８より行アドレス回路３４
を１カウントアツプさせる回路６９を動作させ
る。これはアンダーライン指定であり、該アンダ
ーラインは次の行の表示区画単位（列方向に対す
る次の表示区画単位）のアツパーラインに相当す
るからである。 また、信号によりアンドゲート回路６０が導
通し、１表示区画単位の行方向における８ドツト
がオアゲート回路３５からデイスプレイメモリ３
１へ導入される。 以後はアツパーラインの場合と同様に制御され
る。 この場合、第１図の１−１に示す様なアンダー
ラインが表示され、データによつて複数表示区画
単位に亘る指示であれば該アツパーラインが複数
表示区画単位に亘つて表示される。 〔縦線罫線指示〕 CPUからの列、行の先頭アドレス情報は上述
と同様に列、行のアドレス回路３３，３４にプリ
セツトされる。 次に縦線のコードが転送されるとゲート回路４
６、デコーダ４５を介してフリツプフロツプ４９
がセツトされる。 該フリツプフロツプ４９のセツト出力はアンド
ゲート回路５４と７３に夫々入力される。 続いてデータが来るとアンドゲート回路５２か
ら前記アンドゲート回路５４へ入力される。該ア
ンドゲート回路５４には縦線コード発生器５７か
らのコード化信号が供給され、この時信号が制
御部から与えられる。 前記信号に応答してアンドゲート回路５４が
導通して縦線のコード化信号がオアゲート回路３
９からキヤラクタメモリ３６へ導入されると共に
キヤラクタジエネレータ４０へ送られる。前記キ
ヤラクタジエネレータ４０はドツト信号に変換し
てオアゲート回路３５を介しデイスプレイメモリ
３１へ導入記憶される。 この場合、デイスプレイメモリ３１では制御部
からT2信号が行アドレス回路３４に与えられて
該行アドレス回路３４によるアドレス指定で順次
導入記憶される。 続いてデータが到来して次の行の表示区画単位
（列方向に対する次の表示区画単位）に亘る場合
には制御部から信号が出力されてアンドゲート
回路７３が導通して該ゲート出力がオアゲート回
路６８を介して行アドレス回路３４を１カウント
アツプさせる回路６９に導入される。このため、
行アドレス回路３４が次の行の表示区画単位をア
ドレスする。そして、アンドゲート回路５４より
再び縦線コード化信号がオアゲート回路３９から
キヤラクタメモリ３６へ導入されると共にキヤラ
クタジエネレータ４０へ送られ、該キヤラクタジ
エネレータ４０からドツト信号がデイスプレイメ
モリ３１へ導入される。 この場合、第１図の１−３に示す様な縦線が表
示され、データによつて複数表示区画単位に亘る
指示であれば該縦線が複数表示区画単位に亘つて
表示される。 この縦線はコード化信号でデイスプレイメモリ
３１へ導入するため、文字と同様に扱われるため
１−３の様な表示となる。 〔囲い込み罫線指示〕 CPUからの列、行の先頭アドレス情報は上述
と同様に列、行のアドレス回路３３，３４にプリ
セツトされる。 次に囲い込みのコードが転送されるとゲート回
路４６、デコーダ４５を介してフリツプフロツプ
５０がセツトされる。該セツト出力はアンドゲー
ト回路５３，５５，５６，６０，６１，７０，７
１へ夫々導入される。 また、データがアンドゲート回路５２からアン
ドゲート回路５５に入力されている。この時、フ
リツプフロツプ５１がセツトされているのでアン
ドゲート回路５３はOFF状態にある。 上記アンドゲート回路５５にはこの時制御部か
ら信号が入力されてONし、前閉部（第２図の
２−１に示した表示要素Ａに対応する）のコード
化信号発生器５８より該コード化信号が該ゲート
回路５５からオアゲート回路３９を介してキヤラ
クタメモリ３６へ導入されると共にキヤラクタジ
エネレータ４０に送られ該コード化信号がドツト
信号に変換されてオアゲート回路３５を介してデ
イスプレイメモリ３１に導入される。 これはコード化信号であるのでCPUからアド
レス指定された表示区画単位に制御部からのT1
信号によつて列、行アドレス回路３３，３４が動
作して第２図の２−１に示した表示要素Ａを書込
む。 続いて、制御部より信号と信号が出力さ
れ、この信号でアンドゲート回路７０がONし
て行アドレス回路３４を１カウントアップさせる
回路６９を動作させると共に信号によりアンド
ゲート回路６１がONする。これによつて、第２
図２−１で示した前閉じ部における表示要素Ｂに
対応するドツト信号を発生するドツト信号発生回
路６５よりのドツト信号がオアゲート回路３５か
らデイスプレイメモリ３１に導入される。 この表示要素Ｂのドツト信号はアンダーライン
の一部に相当するものであり、そのため行アドレ
ス回路３４を１カウントアツプさせて次の行の表
示区画単位のアツパーラインの位置へドツト情報
を書込むことになる。この後、制御部からT1信
号が出力されて列アドレス回路３３が次の行方向
における表示区画単位の各列をアドレスする。 続いてデータ信号が来るとアンドゲート回路６
０に入力され、制御部から信号と信号が出力
される。 前記信号によつてアンドゲート回路７１が
ONして該ゲート出力が行アドレス回路３４を１
カウントダウンさせる回路７２を動作させる。そ
して信号によつてアンドゲート回路６０がON
し、ドツト信号発生回路６４からのドツト信号が
オアゲート回路３５を介してデイスプレイメモリ
３１へ導入される。 このドツト信号は行アドレス回路３４が１カウ
ントダウンして元の表示区画単位行をアドレスし
ていることからアツパーラインとなる。 続いてデータ信号が来るとアンドゲート回路６
０に入力され、制御部から信号と信号が出力
される。 前記信号によつてアンドゲート回路７０が
ONして行アドレス回路３４を１カウントアツプ
させる回路６９を動作させる。そして信号によ
つてアンドゲート回路６０がONし、ドツト信号
発生回路６４よりのドツト信号がオアゲート回路
３５を介してデイスプレイメモリ３１へ導入され
る。 このドツト信号は行アドレス回路３４が１カウ
ントアツプして次の行の表示区画単位をアドレス
していることからアンダーラインとなる。 その後制御部よりT1信号が列アドレス回路３
３に入力され、次の行方向における表示区画単位
の列をアドレスすると共にその後データが到来す
る毎にこれら動作を繰返してつまりアツパーライ
ン、アンダーラインのドツト信号がデイスプレイ
メモリ３１へ導入されて複数表示区画単位に亘る
ドツト信号が順次記憶される。このアツパーライ
ン、アンダーラインのドツト信号は囲い込みの時
の上、下の水平の線となる。 このデータが終了し、次の命令が転送されると
フリツプフロツプ５１がリセツトされてアンドゲ
ート回路５３がONする。このゲート出力はアン
ドゲート回路５６と６２へ入力されそしてオアゲ
ート回路７４を介して行アドレス回路３４を１カ
ウントダウンさせる回路７２を動作させる。 そして、制御部から信号が出力されることで
アンドゲート回路５６がONし、囲い込みの後ろ
閉じ部（第２図の２−２に示した表示要素A′に
対応する）のコード化信号発生回路５８よりのコ
ード信号がゲート回路５６からオアゲート回路３
９を介してキヤラクタメモリ３６へ導入されると
共にキヤラクタジエネレータ４０に入力され、こ
こでドツト信号に変換された後オアゲート回路３
５を介してデイスプレイメモリ３１へ導入され
る。 この場合行アドレス回路３４はアンダーライン
のドツト信号を導入した状態となつているので１
カウントダウンさせて行アドレス回路３４を元の
アドレスに戻した後、コード化信号をこのアドレ
ス指定された表示区画単位位置へ書込む。これは
制御部からのT1信号とT2信号によつて列、行ア
ドレス回路３３，３４を動作して第２図の２−２
に示した表示要素A′を書込むことになる。 続いて制御部より信号と信号が出力され前
記信号によりアンドゲート回路７０がONして
行アドレス回路３４を１カウントアツプさせる回
路６９を動作させる。そして、信号によつてア
ンドゲート回路６２がONし、第２図の２−２で
示した後ろ閉じ部における表示要素B′に対応する
ドツト信号を発生するドツト信号発生回路６６よ
りのドツト信号がオアゲート回路３５からデイス
プレイメモリ３１に導入される。 これらの動作によつて囲い込み罫線のドツト信
号がメモリ３１に記憶され且つ表示部３２では
“〓〓”の枠が表示される。 以上説明した様に、本発明の表示装置において
は罫線表示を行わせる場合に、罫線表示情報に関
してドツト情報をもつてデイスプレイメモリへ直
接導入させる入力系を構成し、キヤラクタジエネ
レータを介さずに送ることができる方式としてい
るので表示区画単位の任意の位置へ罫線表示を行
わせることができ、そのため表示区画単位に罫線
表示のための専用の領域を必要とせずその分だけ
１表示区画単位のドツト数を減少でき、したがつ
て１画面についてのドツト数を大幅に減少できて
字体の大きさを変えることなく表示画面の鮮明さ
及び均一度を向上させることができる。また、１
画面についてのドツト数が少くなることからこれ
に対応するところのデイスプレイメモリの容量も
大幅に減少できることになる。更にはキヤラクタ
ジエネレータに罫線表示のためのコード化信号に
対応したドツト情報を記憶させる必要もないので
該キヤラクタジエネレータのメモリ容量も減少で
きることになりこれらによつて該装置のコストを
大幅に減少できることになる。 他方、特に罫線表示の縦線を含むものと横線を
含むもののうち、この一方を文字と同様に扱つて
コード化信号によりキヤラクタジエネレータを介
してデイスプレイメモリへ導入させると共に他方
をドツト信号でキヤラクタジエネレータを介さず
にデイスプレイメモリへ導入させることによつて
この罫線の表示処理時間を短縮でき、効率的な動
作を遂行させることができる。
第１図は本発明表示装置による罫線表示を示す
図、第２図は本発明表示装置による罫線表示にお
ける囲い込み表示の前閉じ部と後ろ閉じ部を示す
図、第３図は本発明表示装置の構成を示すブロツ
ク図である。 ３１：デイスプレイメモリ、３２：表示装置、
３３：列アドレス回路、３４：行アドレス回路、
３５：ドツト情報をデイスプレイメモリへ導入す
るオアゲート回路、４０：キヤラクタジエネレー
タ、４１及び４２：CPUから転送される先頭ア
ドレス情報を記憶するバツフアレジスタ、４５：
デコーダ、４７〜５０：罫線の種類を検出するフ
リツプフロツプ、５４〜５６：アンドゲート回
路、５７〜５９：罫線に関するコード化信号発生
回路、６０〜６２：アンドゲート回路、６４〜６
６：罫線に関するドツト信号発生回路。
図、第２図は本発明表示装置による罫線表示にお
ける囲い込み表示の前閉じ部と後ろ閉じ部を示す
図、第３図は本発明表示装置の構成を示すブロツ
ク図である。 ３１：デイスプレイメモリ、３２：表示装置、
３３：列アドレス回路、３４：行アドレス回路、
３５：ドツト情報をデイスプレイメモリへ導入す
るオアゲート回路、４０：キヤラクタジエネレー
タ、４１及び４２：CPUから転送される先頭ア
ドレス情報を記憶するバツフアレジスタ、４５：
デコーダ、４７〜５０：罫線の種類を検出するフ
リツプフロツプ、５４〜５６：アンドゲート回
路、５７〜５９：罫線に関するコード化信号発生
回路、６０〜６２：アンドゲート回路、６４〜６
６：罫線に関するドツト信号発生回路。
Claims (1)
- 【特許請求の範囲】 １ 表示のための入力情報をドツト情報で記憶し
且つこのドツト情報を表示部へ送つて画面上に表
示を行わせるためのデイスプレイメモリを備え、
表示のための入力情報をキヤラクタジエネレータ
に入力してドツト情報に変換した後に前記デイス
プレイメモリへ導入させる第１の入力系と前記キ
ヤラクタジエネレータを介さずにデイスプレイメ
モリへ導入させる第２の入力系を構成すると共に
罫線表示情報に関してドツト情報により第２の入
力系からデイスプレイメモリへ導入させたことを
特徴とする表示装置。 ２ 表示のための入力情報をドツト情報で記憶し
且つこのドツト情報を表示部へ送つて画面上に表
示を行わせるためのデイスプレイメモリを備え、
表示のための入力情報をキヤラクタジエネレータ
に入力してドツト情報に変換した後に前記デイス
プレイメモリへ導入させる第１の入力系と前記キ
ヤラクタジエネレータを介さずにデイスプレイメ
モリへ導入させる第２の入力系を構成し、罫線表
示情報に関して縦線を含むものと横線を含むもの
とに分けてこの一方をコード化信号により第１の
入力系からデイスプレイメモリへ導入させると共
に他方をドツト情報により第２の入力系からデイ
スプレイメモリへ導入させたことを特徴とする表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5922177A JPS53143132A (en) | 1977-05-20 | 1977-05-20 | Display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5922177A JPS53143132A (en) | 1977-05-20 | 1977-05-20 | Display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53143132A JPS53143132A (en) | 1978-12-13 |
| JPS6140999B2 true JPS6140999B2 (ja) | 1986-09-12 |
Family
ID=13107096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5922177A Granted JPS53143132A (en) | 1977-05-20 | 1977-05-20 | Display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53143132A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122591A (ja) * | 1982-01-14 | 1983-07-21 | 富士通株式会社 | デイスプレイ端末によるラインプリンタ用フオ−ムオ−バレイの作成方法 |
| JPS6177891A (ja) * | 1984-09-26 | 1986-04-21 | 富士通株式会社 | 画面制御方式 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5219029A (en) * | 1975-08-06 | 1977-01-14 | Hitachi Ltd | Figure display |
| JPS5223227A (en) * | 1975-08-16 | 1977-02-22 | Nippon Telegr & Teleph Corp <Ntt> | Pattern combining device |
| JPS5232230A (en) * | 1975-09-05 | 1977-03-11 | Hitachi Ltd | Dot type magnetic printing equipment |
| JPS5380919A (en) * | 1976-12-25 | 1978-07-17 | Toshiba Corp | Dot data control system |
-
1977
- 1977-05-20 JP JP5922177A patent/JPS53143132A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5219029A (en) * | 1975-08-06 | 1977-01-14 | Hitachi Ltd | Figure display |
| JPS5223227A (en) * | 1975-08-16 | 1977-02-22 | Nippon Telegr & Teleph Corp <Ntt> | Pattern combining device |
| JPS5232230A (en) * | 1975-09-05 | 1977-03-11 | Hitachi Ltd | Dot type magnetic printing equipment |
| JPS5380919A (en) * | 1976-12-25 | 1978-07-17 | Toshiba Corp | Dot data control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53143132A (en) | 1978-12-13 |
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