JPS58176683A - 表示装置 - Google Patents
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- JPS58176683A JPS58176683A JP57059109A JP5910982A JPS58176683A JP S58176683 A JPS58176683 A JP S58176683A JP 57059109 A JP57059109 A JP 57059109A JP 5910982 A JP5910982 A JP 5910982A JP S58176683 A JPS58176683 A JP S58176683A
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- Japan
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は、ラスタ・スキャン方式により陰極線管（ＣＲ
Ｔ）上に、文字１図形等を表示する表示装置に関するも
のである。更に詳しくは、本発明は、文字及び図形の発
生部と、これにより発生されたイメージ情報を保持する
リフレッシュ・メモリ部と、ＣＲＴ制御部とＣＲＴから
構成され、ラスタ・スキャン方式によってりフレッシュ
・メモリ部の情報に従いＣＲＴ上の特定位置をＣＲＴ制
御部により輝かせることにより、文字及び図形を表示す
る表示装置に関するものである。
Ｔ）上に、文字１図形等を表示する表示装置に関するも
のである。更に詳しくは、本発明は、文字及び図形の発
生部と、これにより発生されたイメージ情報を保持する
リフレッシュ・メモリ部と、ＣＲＴ制御部とＣＲＴから
構成され、ラスタ・スキャン方式によってりフレッシュ
・メモリ部の情報に従いＣＲＴ上の特定位置をＣＲＴ制
御部により輝かせることにより、文字及び図形を表示す
る表示装置に関するものである。
第１図は、従来のこの種°の装置の一例を示す構成ブロ
ック図である。この装置は、文字コー、ドに対応したド
ツトパターン又は図形情報に対応したドツトパターンを
生成する文字及び図形生成部１と、誓き込み制御部６を
介して印加される文字及び図形生成部１からのドツト列
の情報を記憶し、更に特定の時間間隔で保持する全ての
情報を出力するリフレッシュ・メモリ２と、読み出し制
御部４を介して読み出されたリフレッシュ・メモリ２か
らのドツト列情報を定められた走査方式に従って制御し
画面上にこれを表示するＣＲＴ５とで構成されている。
ック図である。この装置は、文字コー、ドに対応したド
ツトパターン又は図形情報に対応したドツトパターンを
生成する文字及び図形生成部１と、誓き込み制御部６を
介して印加される文字及び図形生成部１からのドツト列
の情報を記憶し、更に特定の時間間隔で保持する全ての
情報を出力するリフレッシュ・メモリ２と、読み出し制
御部４を介して読み出されたリフレッシュ・メモリ２か
らのドツト列情報を定められた走査方式に従って制御し
画面上にこれを表示するＣＲＴ５とで構成されている。
第２図は、第１図装置において、リフレッシュ・メモリ
２の動作波形図で、（（）は書き込み時間帯、（ロ）は
読み出し時間帯をそれぞれ示す。
２の動作波形図で、（（）は書き込み時間帯、（ロ）は
読み出し時間帯をそれぞれ示す。
第２図（イフの書き込み時間帯６においては、文字及び
図形生成部１が、書き込み制御部６を介してリフレッシ
ュ・メモリ部２へ、ドツト列情報を転送している。すな
わち、この時間帯で、現在、ＣＲＴＳ上に表示されてい
る文字及び図形等に新しい文字及び図形等が追加される
。
図形生成部１が、書き込み制御部６を介してリフレッシ
ュ・メモリ部２へ、ドツト列情報を転送している。すな
わち、この時間帯で、現在、ＣＲＴＳ上に表示されてい
る文字及び図形等に新しい文字及び図形等が追加される
。
第２−ＬＰ）の読み出し時間帯７においては、読み出し
制御部４を介してリフレッシュ・メモリ部２からドツト
列の情報を取り出して、ＣＲＴＳ上に表示している。
制御部４を介してリフレッシュ・メモリ部２からドツト
列の情報を取り出して、ＣＲＴＳ上に表示している。
ここで、ＣＲＴＳ上に表示されている文字及び図形が、
人間の目にちらつき無く見える為には、特定の周期以上
の時間間隔で、リフレッシュ・メモリ部２内にあるドツ
ト列の情報を、ＣＲＴＳ上に再表示する制御が必要であ
る。従って、このドツト列の情報をＣＲＴＳ上に表示す
る時間と、リフレッシュ・メモリ部２から読み出し制御
部４を介してドツト列の情報を読み出す時間は同期して
いる。
人間の目にちらつき無く見える為には、特定の周期以上
の時間間隔で、リフレッシュ・メモリ部２内にあるドツ
ト列の情報を、ＣＲＴＳ上に再表示する制御が必要であ
る。従って、このドツト列の情報をＣＲＴＳ上に表示す
る時間と、リフレッシュ・メモリ部２から読み出し制御
部４を介してドツト列の情報を読み出す時間は同期して
いる。
それ故に、第２図で示したように、リフレッシュ・メモ
リ部２は、ドツト列の情報を読み出すことに大部分の時
間を使用している。
リ部２は、ドツト列の情報を読み出すことに大部分の時
間を使用している。
ラスタ・スキャン方式においては、１線走査が終り、次
の線走査が開始するまでの時間（この時間を帰線時間と
いう）のみが、リフレッシュ・メモリ部２への読み出し
制御部４を介した制御が無い。即ち、この帰線時間帯の
み唯一、書き込み制御部６を介して、文字及び図形生成
部１から、新しいドツト列の情報をリフレッシュ・メモ
リ部２へ転送できる時間帯である。
の線走査が開始するまでの時間（この時間を帰線時間と
いう）のみが、リフレッシュ・メモリ部２への読み出し
制御部４を介した制御が無い。即ち、この帰線時間帯の
み唯一、書き込み制御部６を介して、文字及び図形生成
部１から、新しいドツト列の情報をリフレッシュ・メモ
リ部２へ転送できる時間帯である。
従って、逐次表示すべき情報が更新される場合、特に表
示している文字及び図形を動的に表示する場合は、リフ
レッシュ・メモリ部２内のドツト列の情報を逐次更新す
る必要がある。この目的の為には、帰線時間帯のみでは
一般に表示すべき情報の更新ができない欠点がある。
示している文字及び図形を動的に表示する場合は、リフ
レッシュ・メモリ部２内のドツト列の情報を逐次更新す
る必要がある。この目的の為には、帰線時間帯のみでは
一般に表示すべき情報の更新ができない欠点がある。
第６図は、このような欠点を除去するための従来の一般
的手法を示す構成ブロック図である。
的手法を示す構成ブロック図である。
この装置は、数回の走査に必要々ドツト列情報を保持す
るバッファ・メモリ部８を設け、ＣＲＴ５に表示する時
間と同期してバッファ・メモリ部８内の当該ドツト列の
情報を、バッファ・メモリ読み出し制御ｓ９を介して、
ＣＲＴ５に転送させるようにしたものである。また、バ
ッファ・メモリ部８は、帰線時間の間に、ＣＲＴ５に表
示すべき量のドツト列の情報を、リフレッシュ・メモリ
２、から、高速読み出し制御部１０を介して読み出し、
これを記憶する。
るバッファ・メモリ部８を設け、ＣＲＴ５に表示する時
間と同期してバッファ・メモリ部８内の当該ドツト列の
情報を、バッファ・メモリ読み出し制御ｓ９を介して、
ＣＲＴ５に転送させるようにしたものである。また、バ
ッファ・メモリ部８は、帰線時間の間に、ＣＲＴ５に表
示すべき量のドツト列の情報を、リフレッシュ・メモリ
２、から、高速読み出し制御部１０を介して読み出し、
これを記憶する。
一般的に、帰線時間の内に、必要なドツト列の情＠をバ
ッファ・メモリ部８へ転送するには、読み出し速度の早
い、高価なメモリ素子より成るリフレッシュ・メモリ部
２を必要とするか、又は、リフレッシュ・メモリ部２か
ら、より大きな単位で転送を制御する読み出し制御部４
を作る必要があり、全体構成が高価となる欠点がある。
ッファ・メモリ部８へ転送するには、読み出し速度の早
い、高価なメモリ素子より成るリフレッシュ・メモリ部
２を必要とするか、又は、リフレッシュ・メモリ部２か
ら、より大きな単位で転送を制御する読み出し制御部４
を作る必要があり、全体構成が高価となる欠点がある。
本発明は、従来装置における欠点を除去することを目的
としたものであって、高価な高速のメモリ素子や特別の
読み出し制御部を必要とせず、バッファ・メモリ部を複
数個設けることにより、表示すべき情報を逐次高速に更
新できるようにしたものである。
としたものであって、高価な高速のメモリ素子や特別の
読み出し制御部を必要とせず、バッファ・メモリ部を複
数個設けることにより、表示すべき情報を逐次高速に更
新できるようにしたものである。
ｖＪ４図は、本発明に係る装置の一例を示す構成ブロッ
ク図である。図において、１１は多重バッファ・メモリ
部であり、ここでは並列に２個のバッファ・メモリ８１
．８２を有する。１２は第１の選択部で、読み出し制御
部４から転送されてくるドツト列の情報を、多重バッフ
ァ・メモリ部８０２個のバッファ・メモリ８１．８２の
いずれか一方を交互に選択して印加する。１６は第２の
選択部で、第１の選択部１２と同期して逆動作し、多重
バッファ・メモリ８の２個のバッファ・メモ！Ｊ８１，
８２のいずれか他方（読み出し制御部４からの信号が印
加されていない方のバッファ・メモリ）全交互に選択し
、バッファ・メモリ読み出し制御部９に接続する。バッ
ファ・メモリ読み出し制御部９は、第２の選択部１３を
介して接続されるバッファ・メモリから、ドツト列情報
を読み出し、これをＣＲＴ制御部を含むＣＲＴＳ側に転
送する。
ク図である。図において、１１は多重バッファ・メモリ
部であり、ここでは並列に２個のバッファ・メモリ８１
．８２を有する。１２は第１の選択部で、読み出し制御
部４から転送されてくるドツト列の情報を、多重バッフ
ァ・メモリ部８０２個のバッファ・メモリ８１．８２の
いずれか一方を交互に選択して印加する。１６は第２の
選択部で、第１の選択部１２と同期して逆動作し、多重
バッファ・メモリ８の２個のバッファ・メモ！Ｊ８１，
８２のいずれか他方（読み出し制御部４からの信号が印
加されていない方のバッファ・メモリ）全交互に選択し
、バッファ・メモリ読み出し制御部９に接続する。バッ
ファ・メモリ読み出し制御部９は、第２の選択部１３を
介して接続されるバッファ・メモリから、ドツト列情報
を読み出し、これをＣＲＴ制御部を含むＣＲＴＳ側に転
送する。
リフレッシュ・メモリ部２からの読み出しは、リフレッ
シュ・メモリ部２の蛭も早い速度で行い、当該ドツト列
の情報を多重バッファ・メモリ部１１へ転送する。まだ
、バッファ・メモリ読み出り制御部９は、リフレッシュ
・メモリ部２の読み出、し制御とは独立に、ＣＲＴ５の
走査に１従って、バッファ・メモリ部１１からドツト列
の情報を転送する。
シュ・メモリ部２の蛭も早い速度で行い、当該ドツト列
の情報を多重バッファ・メモリ部１１へ転送する。まだ
、バッファ・メモリ読み出り制御部９は、リフレッシュ
・メモリ部２の読み出、し制御とは独立に、ＣＲＴ５の
走査に１従って、バッファ・メモリ部１１からドツト列
の情報を転送する。
第５図は、本発明に係る第４図装置におけるリフレッシ
ュ・メモリ部２の動作波形図である。
ュ・メモリ部２の動作波形図である。
第５図（イ）において、第１の書き込み時間帯１４ｅゴ
、第１の選択部１２を介して読み出し制御部４の制御の
下に、リフレッシュ・メモリ部２０当該ドツト列の情報
が、多重バッファ・メモリ部１１の一方のバッファ・メ
モリ（例えば８１）へ転送される。
、第１の選択部１２を介して読み出し制御部４の制御の
下に、リフレッシュ・メモリ部２０当該ドツト列の情報
が、多重バッファ・メモリ部１１の一方のバッファ・メ
モリ（例えば８１）へ転送される。
第５図（ハ）において、第１の読み出し時間帯１５は、
前記第１の書き込み時間帯１４にバッファ・メモリ８１
へ転送されてきた当該ドツト列の情報を、第２の選択部
１６を介してバッファ・メモリ読み出し制御部９の制御
の下に絖み出して、ＣＲＴ５へ転送する。この第１の読
み出し時間帯１５ニハ、バッファ・メモリ８２は、バッ
ファ・メモＩＪ ａみ出し制御部９からの制御から自由
になっている。この自由になつヤいる時間帯を利用して
、次にＣＲＴ５が、走査において必要とするドットタ１
ｊの情報を自由となっているバッファ・メモリ８２へ転
送する。
前記第１の書き込み時間帯１４にバッファ・メモリ８１
へ転送されてきた当該ドツト列の情報を、第２の選択部
１６を介してバッファ・メモリ読み出し制御部９の制御
の下に絖み出して、ＣＲＴ５へ転送する。この第１の読
み出し時間帯１５ニハ、バッファ・メモリ８２は、バッ
ファ・メモＩＪ ａみ出し制御部９からの制御から自由
になっている。この自由になつヤいる時間帯を利用して
、次にＣＲＴ５が、走査において必要とするドットタ１
ｊの情報を自由となっているバッファ・メモリ８２へ転
送する。
第５図（ロ）において、第２の書き込み時間帯１６は、
この間、自由になっているバッファ・メモリ８２へ第１
の選択部１２を介して、リフレッシュ・メモリ部２内の
ドツト列情報が転送される。
この間、自由になっているバッファ・メモリ８２へ第１
の選択部１２を介して、リフレッシュ・メモリ部２内の
ドツト列情報が転送される。
ｒｚｓ ５図（ハ）において、第２の読み出し時間帯１
７は、先に第２の書き込み時間帯１６に転送されたバッ
ファ・メモリ８２内の情報を、第２の選択部１ろを介し
てバッファ・メモリ読み出し制御部９の制御の下に読み
出してＣＲＴ５へ転送する。
７は、先に第２の書き込み時間帯１６に転送されたバッ
ファ・メモリ８２内の情報を、第２の選択部１ろを介し
てバッファ・メモリ読み出し制御部９の制御の下に読み
出してＣＲＴ５へ転送する。
以十のように、第１の選択部１２と第２の選択部１６は
、互いに排他的に多重バッファ・メモリ部１１内の２個
のバッファ・メモリ８１．８２を交互に選択して、一方
のバッファ・メモリ内のドツト列情報を読み出している
場合、他方のバッファ・メモリへは次のドツト列の情報
を書き込むようにしている。
、互いに排他的に多重バッファ・メモリ部１１内の２個
のバッファ・メモリ８１．８２を交互に選択して、一方
のバッファ・メモリ内のドツト列情報を読み出している
場合、他方のバッファ・メモリへは次のドツト列の情報
を書き込むようにしている。
以上説明したように、本発明によれば、僧数のバッファ
・メモリを設けることにより、ＣＲＴに関する走査制御
とは独立して、リフレッシュ・メそり部の内容を更新す
ることができるとともに、時に高速な制御ができる高価
なメモリ素子を使用する必要がなく、また特別な読み出
し制御部を必要としないので、全体構成が簡１トで安価
な表示装■者が実現で傘るっ
・メモリを設けることにより、ＣＲＴに関する走査制御
とは独立して、リフレッシュ・メそり部の内容を更新す
ることができるとともに、時に高速な制御ができる高価
なメモリ素子を使用する必要がなく、また特別な読み出
し制御部を必要としないので、全体構成が簡１トで安価
な表示装■者が実現で傘るっ
第１図及び第３図は従来の表示装置の一例を示す構成ブ
ロック図、第２図は第１図装置のりフレッシュ・メモリ
の動作波形図、第４図は本賢明に保る装置の一例を示す
構成ブロック図、第５図は第４図装置におけるリフレッ
シュ・メモリ部の動作波形図である。 １・・・文字及び図形生成部、 ２・・・リフレッシュ
・メモリ部、 ６・・・書き込み制御部、 ４・・
・読み出し制＠１部、 ５・・・ＣＲＴ、 ８１
．８２・・・バッファ・メモリ、 ９・・・バッファ
・メモリ読み出し制御部、１１・・・多重バッファ・メ
モリ部、１．２．１３・・・選択部 代理人 葛 野 信 − 第１図 第２ 図 第３図 第４ 図 ４１６ ノ
ロック図、第２図は第１図装置のりフレッシュ・メモリ
の動作波形図、第４図は本賢明に保る装置の一例を示す
構成ブロック図、第５図は第４図装置におけるリフレッ
シュ・メモリ部の動作波形図である。 １・・・文字及び図形生成部、 ２・・・リフレッシュ
・メモリ部、 ６・・・書き込み制御部、 ４・・
・読み出し制＠１部、 ５・・・ＣＲＴ、 ８１
．８２・・・バッファ・メモリ、 ９・・・バッファ
・メモリ読み出し制御部、１１・・・多重バッファ・メ
モリ部、１．２．１３・・・選択部 代理人 葛 野 信 − 第１図 第２ 図 第３図 第４ 図 ４１６ ノ
Claims (1)
- （１） 文字及び図形の生成部と、この文字及び図形
生成部で発生したイメージ情報を保持するリフレッシュ
・メモリ部と、ＣＲＴ制御部と、ＣＲＴとを含んで構成
され、ラスタ・スキャン方式によって前記リフレッシュ
・メモリ部の情報に従い前記ＣＲＴ上の特定位置をＣＲ
Ｔ制御部により輝かせることにより文字及び図形を表示
する表示装置において、前記リフレッシュ・メモリ部と
前記ＣＲＴ制御部との間に２個のバッファ・メモリを有
する多重バッファ・メモリ部を設けるとともに、この多
重バッファ・メモリ部の入力側と出力側とに互いに同期
して前記２個のバッファ・メモリの一方と、他方とにそ
れぞれ交互に排他的に接続される選択部を設け、 前記′ＣＲＴＣＲＴ制御部と、前記リフレッシュ・メモ
リ部の制御を独立させたこ、とを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059109A JPS58176683A (ja) | 1982-04-09 | 1982-04-09 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059109A JPS58176683A (ja) | 1982-04-09 | 1982-04-09 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58176683A true JPS58176683A (ja) | 1983-10-17 |
Family
ID=13103810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059109A Pending JPS58176683A (ja) | 1982-04-09 | 1982-04-09 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176683A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128492A (ja) * | 1983-12-14 | 1985-07-09 | 株式会社ナムコ | 画面情報の読出書込み回路 |
| JPS62170996A (ja) * | 1986-01-22 | 1987-07-28 | 日本電気ホームエレクトロニクス株式会社 | ビデオｒａｍからの表示用読出し方式 |
| JPS62295091A (ja) * | 1986-06-16 | 1987-12-22 | オムロン株式会社 | 表示回路 |
| JPH06266323A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | 表示装置のビデオメモリ回路 |
| JPH0695271B2 (ja) * | 1983-12-23 | 1994-11-24 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 逐次スキャンに応用するための改良された半導体メモリ素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111884A (en) * | 1980-02-08 | 1981-09-03 | Hitachi Ltd | Refreshing system for display picture |
| JPS5770593A (en) * | 1980-10-22 | 1982-05-01 | Nippon Electric Co | Refresh memory circuit |
-
1982
- 1982-04-09 JP JP57059109A patent/JPS58176683A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111884A (en) * | 1980-02-08 | 1981-09-03 | Hitachi Ltd | Refreshing system for display picture |
| JPS5770593A (en) * | 1980-10-22 | 1982-05-01 | Nippon Electric Co | Refresh memory circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128492A (ja) * | 1983-12-14 | 1985-07-09 | 株式会社ナムコ | 画面情報の読出書込み回路 |
| JPH028316B2 (ja) * | 1983-12-14 | 1990-02-23 | Namuko Kk | |
| JPH0695271B2 (ja) * | 1983-12-23 | 1994-11-24 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 逐次スキャンに応用するための改良された半導体メモリ素子 |
| JPS62170996A (ja) * | 1986-01-22 | 1987-07-28 | 日本電気ホームエレクトロニクス株式会社 | ビデオｒａｍからの表示用読出し方式 |
| JPS62295091A (ja) * | 1986-06-16 | 1987-12-22 | オムロン株式会社 | 表示回路 |
| JPH06266323A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | 表示装置のビデオメモリ回路 |
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