JP3811251B2 - 液晶表示装置の駆動装置 - Google Patents
液晶表示装置の駆動装置 Download PDFInfo
- Publication number
- JP3811251B2 JP3811251B2 JP12177197A JP12177197A JP3811251B2 JP 3811251 B2 JP3811251 B2 JP 3811251B2 JP 12177197 A JP12177197 A JP 12177197A JP 12177197 A JP12177197 A JP 12177197A JP 3811251 B2 JP3811251 B2 JP 3811251B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- signal
- frame
- write
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の属する技術分野】
本発明は、高速で応答する液晶表示装置を駆動するのに適した液晶表示装置の駆動装置に関する。特に、複数ライン同時選択法によって駆動される液晶表示装置に適した駆動装置に関する。
【0002】
【従来の技術】
STN液晶素子は、印加電圧の実効値に依存して応答する液晶表示素子であるが、高速応答するSTN液晶表示素子を用いると、オン状態とオフ状態との間で光学的変化が小さくなりコントラストが低下するという現象、いわゆるフレーム応答が発生する。従って、液晶表示素子を駆動するのに、単純な線順次駆動法を用いたのでは、STN液晶素子の駆動の高速化には限界がある。
【0003】
STN液晶素子をより高速に駆動するために、複数ライン同時選択法(MLA法)が提案されている。MLA法は、複数の走査電極(行電極)を一括して選択して駆動する方法である。MLA法では、データ電極(列電極)に供給される列表示パターンを独立に制御するために、同時に駆動される各行電極には所定の電圧パルス列が印加される。
各行電極に印加される電圧パルス電圧群(選択パルス群)は、L行K列の行列で表すことができる。以下、この行列を選択行列(A)という。Lは同時選択数である。電圧パルス電圧群は、互いに直交するベクトルの群として表される。従って、それらのベクトルを要素として含む行列は直交行列となる。行列内の各行ベクトルは互いに直交である。直交行列において、各行は液晶表示素子の各ラインに対応する。例えば、L本の選択ラインの中の第1番目のラインに対して、選択行列(A)の第1番目の要素が適用される。すなわち、1列目の要素、2列目の要素の順に選択パルスが、第1番目の行電極に印加される。
【0004】
図16は、列電極に印加される電圧波形のシーケンスの決め方を示す説明図である。ここでは、選択行列(A)として4行4列のアダマール行列を例にとる。図16における選択行列(A)において、「1」は正の選択パルス、「−1」は負の選択パルスを意味する。
列電極i,jにおいて表示されるべき表示データが図16(a)に示すようになっているとする。すると、列表示パターンは、図16(b)に示すようなベクトル(d)で表される。図16(b)において、「−1」はオン表示に対応し、「1」はオフ表示に対応する。列電極i,jに順次印加されるべき電圧パターンは図16(b)に示すベクトル(v)のようになる。このベクトルは、列表示パターン(画像表示パターン)とそれに対応する行選択パターンとについてビットごとに排他的論理和をとり、それらの結果の和をとったものに対応する。その波形は、図16(c)に示されたようになる。図16(c)において、縦軸は列電極に印加される電圧、横軸は時間を示しているが、それらの単位は任意である。
【0005】
MLA法によって液晶表示装置を駆動する場合、液晶表示素子のフレーム応答を抑制するために、1表示サイクル内で電圧印加素子は分散していることが望ましい。そのために、具体的には、例えば、同時選択される第1番目の行電極群(以下、サブグループという。)に対するベクトル(v)の第1番目の要素が印加され、次に、同時選択される第2番目のサブグループに対する第1番目の要素が印加されるといったシーケンスが実行される。
【0006】
ところで、液晶表示素子を駆動する波形の基本的なパルス幅は、走査線の多重度や表示の見やすさの観点から、10〜数10μsec程度に決められることが多い。従って、液晶表示素子側の1表示サイクルの周波数は、70〜200Hz程度になることが多い。一方、入力される画像信号の周波数は60Hz程度であることが多い。従って、液晶駆動装置において、入力信号の速度と液晶表示素子側に出力される信号の速度との調整を図る必要がある。
【0007】
この調整は、一般的にメモリによって実現される。すなわち、入力画像データを一旦メモリに書き込み、書き込み動作と非同期に、書き込まれたデータを読み出すことによって実現される。例えば、入力画像信号の周波数が60Hzであり、液晶表示素子側の1表示サイクルの周波数が120Hzである場合には、1画面分のデータのメモリ書き込みに対して、メモリから2回の読み出しがなされる必要がある。MLA法による場合には、1画面分のデータをK回取り扱う必要があるので、結局、1画面分のデータのメモリ書き込みに対して、メモリから2K回の読み出しがなされる必要がある。
【0008】
MLA法においては、表示フレーム期間において同一の表示データを分散して複数回利用する。このため、同一のデータを一定期間保持する必要があり、メモリを備えることが必須となる。従って、表示情報量が多くなればなるほど多くのメモリを用意する必要があり、VGA,SVGA,XGAなどの高密度表示に対してMLA法を適用するには、新たなメモリコントロール方式が必要となってくる。
【0009】
メモリコントロール方式に関する従来技術を説明する。ここでは、階調方式としてFRC(Frame Rate Control)法を採用し、振幅変調、パルス幅変調などを併用しないシステムを例に説明する。従来のSTNの駆動方式である線順次駆動法(APTまたはIAPT)においては、各画素の表示データは表示フレーム内で1度だけ用いられるだけである。従って、入力フレームと出力フレームが同期している場合には、以下の大きさのメモリがあれば表示可能であり、簡単なメモリ管理でデータを管理できる。
【0010】
【0011】
この表で、1画面駆動とは、画面を連続した1スキャンで走査する駆動方法をいい、2画面駆動とは、画面の上側と下側とをそれぞれ独立した1スキャンで走査する駆動方法をいう。「入力=2出力フレーム」とは、入力1フレームが出力2フレームに対応することをいうが、出力フレームで出力されるデータは、FRC階調処理によって、2フレームで互いに異なるものとなる。
【0012】
一般に、線順次駆動法の1画面駆動では、メモリからの読み出しフレームの長さのn倍(nは自然数)にメモリへの書き込みフレームの長さを一致させる場合、n画面分のメモリを用意すれば駆動できる。これは、メモリからデータを1回読み出した時点で直ちに次のデータをメモリに書き込む処理ができるためである。特に、出力フレームと入力フレームとが一致する場合には、メモリからの読み出しとメモリへの書き込みの速度が一致するため、さらに1画面分のメモリを省略できる特別なケースになる。すなわち、出力フレームと入力フレームとが一致する場合にはメモリは必要ない。ただし、この場合でも、入力フレームと出力フレームとが同期しない非同期型では1画面分のメモリが必要になる。
2画面駆動を行う場合には、1画面駆動の場合に比べて、上画面と下画面とで、位相を半周期ずらすことにより、1/2画面分の節約が可能になる。特に、入力1フレームが出力2フレームに対応する場合には、メモリからの読み出しとメモリへの書き込みの速度が一致するため、さらに1画面分のメモリを省略できる特別なケースとなり、1/2画面分のメモリがあればよい。
【0013】
一方、MLA法においては、フレーム内でそれぞれの画素のデータは何度か(L=4では4回、L=7では8回)用いられるため、メモリからデータを1回読みだした時点で直ちに次のデータをメモリに書き込むという処理ができない。従って、メモリのリードとライトを厳密に管理しつつデータを保持する必要があり、従来の駆動法に比べてメモリの必要量が多くなる。
【0014】
以下、MLA法におけるメモリ管理方法について説明する。
図17は、MLA法を実現する駆動装置を搭載した液晶表示装置10の一例を示すブロック図である。図17において、MLA駆動装置11は、画像データ100、およびドットクロック信号、垂直同期信号、水平同期信号、画像データ100の有効期間を示すデータ・イネーブル信号等の制御信号101を入力し、液晶パネル15の上画面用のカラムデータ信号102およびカラムドライバ制御信号103と、液晶パネル15の下画面用のカラムデータ信号106およびカラムドライバ制御信号107を生成する。そして、MLA駆動装置11は、カラムデータ信号102およびカラムドライバ制御信号103を上画面用カラムドライバ12に出力し、カラムデータ信号106およびカラムドライバ制御信号107を下画面用カラムドライバ13に出力する。また、ロウ選択パターン信号104とロウドライバ制御信号105とをロウドライバ14に出力する。上画面用カラムドライバ12、下画面用カラムドライバ13およびロウドライバ14は、入力した信号に応じた電圧を、液晶パネル15の列電極および行電極に印加する。
【0015】
図18は、MLA駆動装置11の内部構成を示すブロック図である。図に示すように、MLA駆動装置11に入力される階調情報を持った画像データ100は、フレーム変調回路21に入力される。フレーム変調回路21は、入力した画像データ100を各表示フレームごとにオン/オフ1ビットのデータに変換して書き込みデータバッファ22に出力する。書き込みデータバッファ22は、入力されたデータが所定のビット分貯まるとフレームメモリ23にデータを書き込む。フレームメモリ23に書き込まれたデータは、MLA駆動するため複数回読み出されるまでここで保持される。
【0016】
フレームメモリ23から読み出されたデータは、読み出しデータバッファ25に入力される。読み出しデータバッファ25は、次段のカラムデータ信号発生器26においてMLA演算処理が行えるようなデータフォーマットに入力データを変換する。カラムデータ信号発生器26は、ロウ選択パターン発生器28からのロウ選択パターンと読み出しデータバッファ25の出力とについてMLA演算処理を行い、液晶パネル15の列電極に印加するべき電圧値レベルを決定し、それらを上画面用カラムデータ信号102、下画面用カラムデータ信号106として、それぞれ上画面用カラムドライバ12、下画面用カラムドライバ13に出力する。ロウ選択パターン発生器28からのロウ選択パターン104は、ロウドライバ14に供給される。
【0017】
ドライバ制御信号発生器29は、上画面用カラムドライバ12,下画面用カラムドライバ13およびロウドライバ14にカラムドライバ制御信号103,107およびロウドライバ制御信号105を与えてそれらの駆動タイミングを制御する。メモリコントロール回路24は、書き込みデータバッファ22からフレームメモリ23へのデータの書き込みとフレームメモリ23から読み出しデータバッファ25へのデータの読み出しの制御を行う。また、タイミングコントロール回路27は、ドットクロック信号、垂直同期信号、水平同期信号、画像データ100の有効期間を示すデータ・イネーブル信号等の制御信号101を入力し、これらの信号からMLA駆動装置11の内部で必要な制御信号を生成する。
【0018】
次に、フレームメモリ23のブロック分けについて説明する。上述したように、MLA駆動においては、フレームメモリ23に書き込まれたデータは、複数回読み出されるので、その間、書き込まれたデータは保持されていなければならない。従って、フレームメモリ23を書き込み用のブロックと読み出し用のブロックとに分割する手法が用いられる。フレームメモリ23の最も単純なブロック分けの例を図19のタイミング図を参照して説明する。
【0019】
図19は、以下に示す駆動条件の場合のタイミング図である。
(1)MLA駆動装置11を持つ液晶表示装置10は、図17に示された構成のように表示画面の上半分と下半分がそれぞれ上画面用カラムドライバ12と下画面用カラムドライバ13により同時に駆動されるデュアルスキャン方式のものである。
(2)入力される1フレームの画像データ100は、表示画面の上半分のデータに続いて下半分のデータが送られてくる。
(3)入力フレームの周波数に対して、出力フレームの周波数は2倍である。例えば、入力フレーム周波数60Hzに対して出力フレーム周波数は120Hzである。
(4)4ライン同時選択(L=4)のMLA駆動である。この場合、フレームメモリ23に書き込まれたデータは4回読み出され、MLA演算され上画面用カラムドライバ12および下画面用カラムドライバ13に送られる。
ここでは、4回の読み出しが行われる期間を1サブフレーム,2サブフレーム,3サブフレーム,4サブフレームと呼ぶことにする。
【0020】
図19において、
(A)は、MLA駆動装置11に入力される垂直同期信号(VSYNC)および入力フレーム番号を示す。
(B)は、MLA駆動装置11に入力される画像データ(Uは上画面データ、Lは下画面データ)100を示す。
(C)は、MLA駆動装置11から出力される表示データの出力フレーム番号を示す。
(D)は、MLA駆動装置11から出力される表示データのサブフレーム番号を示す。
(E)〜(L)は、フレームメモリ23を8つに分割した場合の各ブロックにおける書き込み動作および読み出し動作の状態を示す。
WR_U1は上画面の第1フレーム用データを書き込むこと、WR_U2は上画面の第2フレーム用データを書き込むこと、WR_L1は下画面の第1フレーム用データを書き込むこと、WR_L2は下画面の第2フレーム用データを書き込むことをそれぞれ示す。また、RD_1,RD_2,RD_3,RD_4は、上画面または下画面のデータを4回読み出すことを示す。
【0021】
MLA駆動装置11に入力される階調情報を持った画像データ100は、フレーム変調回路21に入力される。フレーム変調回路21は、入力した画像データ100をオン/オフ1ビットのデータに変換する。この例では、出力フレーム周波数が入力フレーム周波数の2倍であるため、フレーム変調回路21は、1入力フレームの画像データ100から2出力フレーム分のオン/オフ1ビットのデータへの変換を行う必要がある。従って、フレーム変調回路21から2フレーム分のオン/オフデータが書き込みデータバッファ22に出力される。書き込みデータバッファ22は、入力されたデータが所定のビット数分貯まるとフレームメモリ23の所定のブロックに書き込む。2つの出力フレームのデータのうち第1出力フレームのデータがブロック1に書き込まれ(図19における(E)ブロック1のWR_U1の期間参照)、第2出力フレームのデータがブロック2に書き込まれる(図19における(F)ブロック2のWR_U2の期間参照)。入力データが上画面用のデータから下画面用のデータに変わると、第1出力フレームのデータがブロック3に書き込まれ(図19における(G)ブロック3のWR_L1の期間参照)、第2出力フレームのデータがブロック4に書き込まれる(図19における(H)ブロック4のWR_L2の期間参照)。
【0022】
次の入力フレームに対して(図19における(A)VSYNCの入力フレーム2の領域)、第1出力フレームのデータがブロック5に書き込まれ(図19における(I)ブロック5のWR_U1の期間参照)、第2出力フレームのデータがブロック6に書き込まれる(図19における(J)ブロック6のWR_U2の期間参照)。入力データが上画面用のデータから下画面用のデータに変わると、第1出力フレームのデータがブロック7に書き込まれ(図19における(K)ブロック7のWR_L1の期間参照)、第2出力フレームのデータがブロック8に書き込まれる(図19における(L)ブロック8のWR_L2の期間参照)。
【0023】
そして、次の入力フレーム(図19における(A)VSYNCの入力フレーム3の領域)では、第1出力フレームのデータがブロック1に書き込まれ、第2出力フレームのデータがブロック2に書き込まれて、入力フレーム1の場合と同様となる。
【0024】
各ブロックに書き込まれたデータの読み出しは以下のように行われる。第1出力フレーム用の上画面データがブロック1から、また、下画面データがブロック3から読み出し開始されるが、各ブロックから4回読み出しが繰り返される(図19における(E)ブロック1のRD_1〜RD_4、および(G)ブロック3のRD_1〜RD_4の期間参照)。次に、第2出力フレーム用の上画面データがブロック2から、また、下画面データがブロック4から読み出されるが、各ブロックから4回読み出しが繰り返される(図19における(F)ブロック2のRD_1〜RD_4、および(H)ブロック4のRD_1〜RD_4の期間参照)。以後、図19に示すように、ブロック5およびブロック7から、次いでブロック6およびブロック8から読み出しが行われる。
【0025】
以上のように、半画面分の容量を持つブロックを1単位として8ブロックでフレームメモリ23を構成すれば、メモリへのデータの書き込みと読み出しは、それぞれ別のブロックで行われるので、4回の読み出し期間中にデータが書き変わってしまうことはない。また、各ブロックの書き込み動作および読み出し動作を制御するメモリコントロール回路24は簡単な構成で実現できる。
しかし、この構成の場合、フレームメモリ23のサイズは、4画面分(1/2画面×8ブロック)になってしまい、多くのメモリデバイスを必要とする。従って、MLA駆動装置11のコストが大きくなってしまう欠点がある。
【0026】
図19に示された例は、半画面分の容量を持つブロックを1単位として8ブロックでフレームメモリ23を構成した場合の例であるが、次に、1/8画面の容量を持つブロックを1単位として14ブロックでフレームメモリを構成した場合について説明する。
図20は、表示画面を上下それぞれ4つの領域に分割した様子を示す。図20に示すように、分割領域をU1、U2,U3,U4およびL1,L2,L3,L4という記号で示すことにする。以下、14ブロックでフレームメモリ23を構成した場合の書き込み動作および読み出し動作について図21のタイミング図を参照して説明する。
【0027】
図21において、
(A)は、MLA駆動装置11に入力される垂直同期信号(VSYNC)および入力フレーム番号を示す。
(B)は、MLA駆動装置11に入力される画像データ(Uは上画面データ、Lは下画面データ)100を示す。
(C)は、MLA駆動装置11から出力される表示データの出力フレーム番号を示す。
(D)は、MLA駆動装置11から出力される表示データのサブフレーム番号を示す。
(E)〜(R)は、フレームメモリ23を構成する14の各ブロックにおける書き込み動作および読み出し動作の状態を示す。
【0028】
WR_U11,WR_U12,WR_U13,WR_U14は、それぞれ上画面のU1,U2,U3,U4の領域における第1フレーム用データをフレームメモリ23に書き込むことを示し、WR_U21,WR_U22,WR_U23,WR_U24は、それぞれ上画面のU1,U2,U3,U4の領域における第2フレーム用データをフレームメモリ23に書き込むことを示す。また、WR_L11,WR_L12,WR_L13,WR_L14は、それぞれ下画面のL1,L2,L3,L4の領域における第1フレーム用データをフレームメモリ23に書き込むことを示し、WR_L21,WR_L22,WR_L23,WR_L24は、それぞれ下画面のL1,L2,L3,L4の領域における第2フレーム用データをフレームメモリ23に書き込むことを示す。
RD_U1,RD_U2,RD_U3,RD_U4は、それぞれ上画面のU1,U2,U3,U4の領域のデータをフレームメモリ23から読み出すことを示し、RD_L1,RD_L2,RD_L3,RD_L4は、それぞれ下画面のL1,L2,L3,L4の領域のデータをフレームメモリ23から読み出すことを示す。
【0029】
まず、上画面のU1の領域については、2つの出力フレームのデータのうち第1出力フレームのデータがフレームメモリ23のブロック1に書き込まれ(図21における(E)ブロック1のWR_U11の期間参照)、第2出力フレームのデータがブロック6に書き込まれる(図21における(J)ブロック6のWR_U21の期間参照)。次に、U2の領域について、第1出力フレームのデータがブロック2に書き込まれ(図21における(F)ブロック2のWR_U12の期間参照)、第2出力フレームのデータがブロック7に書き込まれる(図21における(K)ブロック7のWR_U22の期間参照)。同様に、U3の領域について、ブロック3とブロック8に、U4についてはブロック4とブロック9に書き込まれる。
【0030】
そしてL1の領域については、まず、フレームメモリ23のブロック5とブロック10に書き込まれる。以後、図21に示すように、ブロック1〜ブロック5の側に第1出力フレームのデータが順次書き込まれ、ブロック6〜ブロック14の側に第2出力データが書き込まれていく。
【0031】
データの読み出しは以下のように行われる。
出力フレーム1,出力サブフレーム1の期間では、図21に示すように、上画面のU1,U2,U3,U4領域のデータとしてブロック7,8,9,10から第2出力フレームのデータが読み出され、下画面のL1,L2,L3,L4領域のデータとしてブロック2,3,4,5から第1出力フレームのデータが読み出される。続いて、出力サブフレーム2の期間では、ブロック1へのU1領域のデータの書き込みが終了しているので、U1領域のデータとしてブロック1から第1出力フレームのデータが読み出される。そして、U2,U3,U4領域のデータとして第2出力フレームのデータがブロック8,9,10から読み出される。また、下画面のL1,L2,L3,L4領域のデータとして、ブロック1から第2出力フレームのデータが読み出され、ブロック3,4,5から第1出力フレームのデータが読み出される。
以後、図21に示すように、各ブロックにおける書き込み、読み出し動作が行われる。
【0032】
このような14ブロックで構成されるフレームメモリ23への書き込み動作およびフレームメモリ23からの読み出し動作によれば、ブロック1〜ブロック5では、第1出力フレームのデータが書き込まれ、書き込み終了後、すぐ次の出力サブフレームでこれらのブロックから読み出し動作が実行される。一方、ブロック6〜ブロック14では、第2出力フレームのデータが書き込まれ、ブロック1〜ブロック5から第1出力フレームのデータの読み出しが4サブフレームの期間行われた後、ブロック6〜ブロック14から第2出力フレームのデータの読み出しが開始される。
この構成の場合、フレームメモリ23のサイズは、1.75画面分(1/8画面×14ブロック)である。すなわち、上述した(1/2画面×8ブロック)構成の場合に4画面分のメモリサイズ必要であったのに対して大幅に小さくて済む。使用するメモリデバイスの量が少なければ少ないほどMLA駆動装置11のコストは低くなるので、実際の回路装置としての実現上非常に有効である。
【0033】
【発明が解決しようとする課題】
しかし、このような方式の場合には、図21に示すように各ブロックに対する書き込み動作および読み出し動作の順序が正確に行われないと、表示画像の欠落や不正な表示が起こる。上画面データと下画面データとがブロック間に混在し、また、出力サブフレーム毎に領域U1〜U4およびL1〜L4に関して第1出力フレームのデータと第2出力フレームのデータが混在している。このように、各ブロックに対する書き込みおよび読み出しの順序は複雑であり、メモリコントロール回路24の構成も極めて複雑になる。
すなわち、MLA駆動装置11におけるフレームメモリ23のサイズを極力小さくするためにフレームメモリ23を14のブロックに分割することは有効であるが、そのような方式を実現する際に、各ブロックに対する書き込みと読み出しが正確に順序正しく行なわれ、かつ、複雑な回路を必要としないメモリコントロール回路24を実現することは困難であるという課題があった。
【0034】
この発明は、そのような課題を解決し、全体のサイズをできるだけ小さくするためにフレームメモリを多数のブロックに分割しても、各ブロックに対する書き込みおよび読み出しが順序正しく行われ、表示画像の欠落や不正な表示を引き起こすことのないメモリコントロール回路を持ったMLA駆動装置による液晶表示装置の駆動装置を提供することを目的とする。
【0035】
【課題を解決するための手段】
本発明による液晶表示装置の駆動装置は、液晶表示装置に入力される画像データの入力フレーム番号と現在入力されている画像データが液晶表示装置に入力される画像データを複数の領域に分割した場合のどの領域に対応するかを示すブロック番号とを生成する書き込みフレーム/ブロック番号生成手段と、メモリから1画面分の画像データを複数回読み出す際に、1画面分を1回読み出す期間を示す読み出しフレーム番号と1画面分の表示を行う期間を示す表示フレーム番号とを、フレーム/ブロック番号生成手段による生成処理とは独立して生成する読み出しフレーム番号生成手段と、入力フレーム番号およびブロック番号に従って書き込みデータバッファからメモリへのデータ書き込み制御を行うとともに読み出しフレーム番号および表示フレーム番号に従ってメモリから読み出しデータバッファへのデータ読み出し制御を行うメモリ制御手段と、書き込みデータバッファから書き込み要求信号を入力すると書き込みデータバッファからメモリへのデータ出力を許可する書き込み許可信号を書き込みデータバッファに出力するとともに読み出しデータバッファから読み出し要求信号を入力するとメモリから読み出しデータバッファへのデータ出力を許可する読み出し許可信号を読み出しデータバッファに出力する調停手段とを備えたものである。
【0036】
書き込みフレーム/ブロック番号生成手段と読み出しフレーム番号生成手段とは、液晶表示装置に入力される垂直同期信号と画像データの有効期間を示すデータイネーブル信号から各番号を生成するように構成されていてもよい。
【0037】
読み出しフレーム番号生成手段は、入力フレーム番号と同期がとられた表示フレーム番号を生成するように構成されていてもよい。すなわち、読み出しフレーム番号生成手段は、読み出し用の同期信号(RD_SYNC)が出力されたときに、書き込みフレーム/ブロック番号生成手段が生成した入力フレーム番号が初期値である場合には、表示フレーム番号を初期化するように構成されていてもよい。
【0038】
メモリ制御手段は、入力フレーム番号およびブロック番号に従って、書き込みデータバッファからのデータをメモリのブロックに書き込むための書き込みアドレスを生成する書き込みアドレス生成手段を有する構成であってもよい。
【0039】
メモリ制御手段は、読み出しフレーム番号および表示フレーム番号に従って、ブロックから読み出しデータバッファにデータを読み出すための読み出しアドレスを生成する読み出しアドレス生成手段を有する構成であってもよい。
【0040】
メモリ制御手段は、書き込み許可信号が発生すると書き込みアドレス生成手段からの書き込みアドレスに従ってメモリデバイスに対してメモリアドレス信号と書き込みのための制御信号を出力し、メモリデバイスへの書き込み動作が終了すると書き込み終了信号を出力するとともに、読み出し許可信号が発生すると読み出しアドレス生成手段からの読み出しアドレス従ってメモリデバイスに対してメモリアドレス信号と読み出しのための制御信号を出力し、メモリデバイスからの読み出し動作が終了すると読み出し終了信号を出力するメモリデバイス制御手段を有する構成であってもよい。
【0041】
そして、書き込みアドレス生成手段は、書き込み終了信号が出力されると書き込みアドレスを更新し、読み出しアドレス生成手段は、読み出し終了信号が出力されると読み出しアドレスを更新する構成であってもよい。
【0042】
【発明の実施の形態】
以下、この発明の実施の形態について説明する。
図1は、この実施の形態におけるMLA駆動装置におけるメモリコントロール回路24Aの一例を示すブロック図である。なお、この実施の形態における液晶表示装置の構成は、MLA駆動装置11の構成が従来のものとは異なるが、図17に示されたような構成であり、この実施の形態におけるMLA駆動装置11の構成は、メモリコントロール回路24Aの構成が従来のメモリコントロール回路24の構成とは異なるものの、図18に示されたような構成である。また、この実施の形態では、フレームメモリ23として、安価なDRAMが用いられる。
【0043】
図1に示されたメモリコントロール回路24Aおいて、メモリライトリード調停回路50は、図18に示された書き込みデータバッファ22からフレームメモリ23へのデータの書き込み動作の要求とフレームメモリ23から読み出しデータバッファ25へのデータの読み出し動作の要求との調停を行う回路である。メモリライトリード調停回路50は、書き込みデータバッファ22から出力されるメモリ書き込み要求信号200を入力すると、フレームメモリ23への書き込み動作を許可する書き込み許可信号201を返し、書き込み動作期間中であることを示す書き込みサイクル信号208を出力する。また、読み出しデータバッファ25から出力されるメモリ読み出し要求信号202を入力すると、フレームメモリ23からの読み出し動作を許可する読み出し許可信号203を返し、読み出し動作期間中であることを示す読み出しサイクル信号210を出力する。
【0044】
フレーム信号発生器60は、MLA駆動装置11に入力される垂直同期信号(VSYNC)204、画像データ100の有効期間を示すデータイネーブル信号(DE)205を用いて、書き込み用フレーム信号206と読み出し用フレーム信号207を発生する。書き込みアドレス発生器70は、フレーム信号発生器60からの書き込み用フレーム信号206を用いてフレームメモリ23へデータを書き込むための書き込みアドレス信号212を発生する。読み出しアドレス発生器80は、フレーム信号発生器60からの読み出し用フレーム信号207を利用してフレームメモリ23からデータを読み出すための読み出しアドレス信号213を発生する。そして、メモリ制御信号発生器90は、書き込みサイクル信号208と読み出しサイクル信号210とを入力し、フレームメモリ23への書き込み動作および読み出し動作を行い、それらが終了するとフレームメモリ23への書き込み動作が終了したことを示す書き込み終了信号209またはフレームメモリへ23からの読み出し動作が終了したことを示す読み出し終了信号211を出力する。また、メモリ制御信号発生器90は、メモリへの書き込み動作時または読み出し動作時に、書き込みアドレス信号212と読み出しアドレス信号213とを適宜切り替えながらメモリデバイスに出力するメモリアドレス信号215と、書き込みまたは読み出しのためのメモリデバイス制御信号214を発生する。
【0045】
ここで、フレーム/ブロック番号生成手段および読み出しフレーム番号生成手段は、フレーム信号発生器60で実現されている。また、メモリ制御手段は、書き込みアドレス発生器70、読み出しアドレス発生器80およびメモリ制御信号発生器90で実現されている。そして、調停手段は、メモリライトリード調停回路50で実現されている。
【0046】
次に、メモリライトリード調停回路50およびメモリ制御信号発生器90の動作について図2のタイミング図を参照して説明する。
MLA駆動装置11に入力される階調情報を持った画像データ100は、図18に示すように、フレーム変調回路21に入力される。フレーム変調回路21は、入力した画像データをオン/オフ1ビットのデータに変換する。この実施の形態では、出力フレーム周波数は入力フレーム周波数の2倍であるとする。よって、フレーム変調回路21は、1入力フレームの画像データを2出力フレーム分のオン/オフ1ビットのデータに変換する。従って、2フレーム分のオン/オフデータが生成され、書き込みデータバッファ22に出力される。
【0047】
書き込みデータバッファ22は、入力されたデータが所定のビット分、例えばRGB各40画素分貯まると書き込み要求信号200を出力する(図2における(A)参照)。メモリライトリード調停回路50は、書き込み要求信号200を入力すると、書き込み許可信号201を書き込みデータバッファ22に返し、メモリ制御信号発生器90に対して書き込みサイクル信号208を出力する(図2における(B),(C)参照)。メモリ制御信号発生器90は、書き込みサイクル信号208がアクティブになるとフレームメモリ23への書き込み動作を行う。このとき、2出力フレームのデータをそれぞれ所定のメモリブロックに書き込むが、書き込みサイクルの前半で第1出力フレーム用データを書き込むためのアドレスを出力し、後半で第2出力フレーム用データを書き込むためのアドレスを出力する(図2における(I)のWR_1st,WR_2ndの期間参照)。また、ライト信号等のメモリデバイス制御信号214を出力する。
そして、書き込み動作が終了すると書き込み終了信号209を出力する(図2における(D)参照)。メモリライトリード調停回路50は、書き込み終了信号209を受け取ると、書き込みサイクル信号208をオフする(図2における(C)参照)。
【0048】
図18に示す読み出しデータバッファ25は、空になると読み出し要求信号202を出力する。メモリライトリード調停回路50は、読み出しデータバッファ25から読み出し要求信号202を受け取ると、書き込み動作中でなければ読み出し許可信号203を読み出しデータバッファ25に返し(図2における(E),(F)参照)、メモリ制御信号発生器90に対して読み出しサイクル信号210を出力する(図2における(G)参照)。書き込み動作中であれば、メモリライトリード調停回路50は、その動作終了後、読み出し許可信号203および読み出しサイクル信号210を出力する。
【0049】
メモリ制御信号発生器90は、読み出しサイクル信号210がアクティブになるとフレームメモリ23からの読み出し動作を行う。このとき、上画面用カラムドライバ12と下画面用カラムドライバ13に送出する表示データをそれぞれ所定のメモリブロックから読み出す必要があるため、読み出しサイクルの前半で上画面用データを読み出すためのアドレスを出力し、後半で下画面用データを読み出すためのアドレスを出力する(図2における(I)のRD_upper,RD_lowerの期間参照)。また、リード信号等のメモリデバイス制御信号214を出力する。なお、メモリ制御信号発生器90は、RD_upper,RD_lowerのそれぞれの期間において、4アドレスを出力する。
【0050】
そして、メモリ制御信号発生器90は、読み出し動作が終了すると読み出し終了信号211を出力する(図2における(H)参照)。メモリライトリード調停回路50は、読み出し終了信号211を受け取ると読み出しサイクル信号210をオフする(図2における(G)参照)。
このようなメモリライトリード調停回路50とメモリ制御信号発生回路90の動作により、書き込みデータバッファ22からフレームメモリ23内の所定のブロックへの第1フレーム用データと第2フレーム用データとの書き込みが行われ、また、フレームメモリ23内の所定のブロックから読み出しデータバッファ25への上画面用表示データと下画面用表示データとの読み出しが順序立てて行われる。
【0051】
図3は、フレーム信号発生器60の構成を示すブロック図である。ライトフレーム同期信号発生器61は、データイネーブル信号(DE)205および垂直同期信号(VSYNC)204を入力して、書き込みフレームカウンタ用の同期信号(WR_SYNC)300を発生する。ライトブロックカウンタ62は、DE205およびWR_SYNC300を入力して、ライトブロックカウント信号301を出力する。また、ライトフレームカウンタA63はWR_SYNC300をカウントしてライトフレームカウントA信号302を生成し、ライトフレームカウンタB64はWR_SYNC300をカウントしてライトフレームカウントB信号303を生成する。
【0052】
リードフレーム同期信号発生器65は、DE205およびVSYNC204を入力して、読み出しフレームカウンタ用の同期信号(RD_SYNC)304を発生する。サブグループカウンタ66は、RD_SYNC304をカウントして選択時間タイミング信号305を生成し、サブフレームカウンタ67は、選択時間タイミング信号305をカウントしてサブフレームカウント信号306を生成する。また、リードフレームカウンタA68とリードフレームカウンタB69は、RD_SYNC304およびサブフレームカウント信号306を入力して、リードフレームカウントA信号307およびリードフレームカウントB信号308を生成する。
ここで、ライトブロックカウント信号301は書き込みフレーム/ブロック番号生成手段が生成するブロック番号に対応し、ライトフレームカウントA信号302およびライトフレームカウントB信号303は書き込みフレーム/ブロック番号生成手段が生成する入力フレーム番号に対応する。また、読み出しフレーム番号生成手段が生成する読み出しフレーム番号はサブフレームカウント信号306に対応し、フレームカウントA信号307およびリードフレームカウントB信号308は読み出しフレーム番号生成手段が生成する表示フレーム番号に対応する。
【0053】
図4は、図3に示された各信号を示すタイミング図である。図4において、
(A)は、MLA駆動装置11に入力される垂直同期信号(VSYNC)204を示す。
(B)は、MLA駆動装置11に入力される画像データ100の有効期間を示すデータイネーブル(DE)信号205を示す。
(C)は、書き込みフレームカウンタ用の同期信号(WR_SYNC)300を示す。
(D)は、読み出しフレームカウンタ用の同期信号(RD_SYNC)304を示す。
(E)は、ライトブロックカウント信号301を示す。
(F)は、ライトフレームカウントA信号302およびライトフレームカウントB信号303を示す。
(G)は、サブフレームカウント信号306を示す。
(H)は、リードフレームカウントA信号307およびリードフレームカウントB信号308を示す。
【0054】
次に、フレーム信号発生器60の動作について図4および図5のタイミング図を参照して説明する。
書き込みフレーム同期信号発生器61は、MLA駆動装置11に入力されるVSYNC204および画像データ100の有効期間を示すDE205を入力し、VSYNC204の後の1番目のDE205の立ち上がりのタイミングでWR_SYNC300を発生する(図4における(C)参照)。
【0055】
ライトブロックカウンタ62は、現在の画像データが表示画面の8領域中のどの領域のデータかを示すため、WR_SYNC300の後のDE205をカウントする8進カウンタである。例えば、VSYNC204のローレベル期間内に480発分のDE205がある場合には、ライトブロックカウンタ62は、60(=480/8)発をカウントすると、カウント値を1増やす。そして、ライトブロックカウンタ62は、そのカウント値であるライトブロックカウント信号301を出力する(図4における(E)参照]。
ライトフレームカウンタA63は、5入力フレームが経過するとフレームメモリ23のブロック1〜ブロック5への書き込み制御を最初の状態に戻すために、WR_SYNC300をカウントする5進カウンタである。また、ライトフレームカウンタB64は、9入力フレームが経過するとフレームメモリ23のブロック6〜ブロック14への書き込み制御を最初の状態に戻すために、WR_SYNC300をカウントする9進カウンタである。ライトフレームカウンタA63とライトフレームカウンタB64とは、それぞれのカウンタ値であるライトフレームカウントA信号302とライトフレームカウントB信号303とを出力する(図4における(F)参照)。
【0056】
リードフレーム同期信号発生器65は、VSYNC信号204の後の下画面データの1番目のDE205の立ち上がりのタイミングでRD_SYNC304を発生する(図4における(D)参照)。サブグループカウンタ66は、 MLA駆動装置11内の基準クロックをカウントし、1選択期間にロウドライバ14、上画面用カラムドライバ12および下画面用カラムドライバ13から行電極および列電極にそれぞれの電圧が印加される時間を示す選択時間タイミング信号305を生成する。そして、サブフレームカウンタ67は、選択時間タイミング信号305をカウントし、1画面分の時間(1サブフレームの時間)が経過する毎にカウントアップ動作を行い、そのカウント値であるサブフレームカウント信号306を出力する。この実施の形態では、サブフレームカウント信号306の値は0〜3の値をとる(図4における(G)参照)。
【0057】
リードフレームカウンタA68は、10出力フレームが経過するとフレームメモリ23のブロック1〜ブロック5からの読み出し制御を最初の状態に戻すために、RD_SYNC304およびサブフレームカウント信号306を用いて読み出しフレームをカウントする10進カウンタである。また、リードフレームカウンタB69は、18出力フレームが経過するとフレームメモリ23のブロック6〜ブロック14からの読み出し制御を最初の状態に戻すために、RD_SYNC304およびサブフレームカウント信号306を用いて読み出しフレームをカウントする18進カウンタである。リードフレームカウンタA68とリードフレームカウンタB69とは、それぞれのカウンタ値であるリードフレームカウントA信号307とリードフレームカウントB信号308とを出力する(図4における(H)参照)。
【0058】
また、ライトフレームカウンタA63およびライトフレームカウンタB64に対してカウントアップ動作の同期をとるために、リードフレームカウンタA68にはライトフレームカウントA信号302が入力され、リードフレームカウンタB69にはライトフレームカウントB信号303が入力されている。
図5に示すように、ライトフレームカウンタA63のカウント値が0でRD_SYNC304が発生すると、リードフレームカウンタA68は、強制的にカウント値を”0”にリセットする。また、ライトフレームカウンタB64のカウント値が0でRD_SYNC304が発生すると、リードフレームカウンタB69は、強制的にカウント値を”0”にリセットする。
MLA駆動装置11内のノイズ等によってカウントミスが生じたり余分にカウント動作が行われることによりライトフレームカウンタおよびリードフレームカウンタのカウント値が途中でずれてしまう可能性があるが、このように、リードフレームカウンタA68およびリードフレームカウンタB69を、強制的にリセットをかけるように構成すれば、各カウンタの同期を回復することができる。
【0059】
図6は、書き込みアドレス発生器70の構成を示すブロック図である。第1フレーム用書き込みアドレス発生器71は、フレーム信号発生器60からのライトフレームカウントA信号302、ライトブロックカウント信号301およびメモリ制御信号発生器90からの書き込み終了信号209を用いて、書き込みデータバッファ22から第1フレーム用のデータをフレームメモリ23内の所定のブロックに書き込むためのアドレスを生成し、第1フレーム用アドレス信号(WR_1st)400として出力する。
すなわち、第1フレーム用書き込みアドレス発生器71は、フレームカウントA信号302またはライトブロックカウント信号301の値が変化すると、フレームカウントA信号302の値およびライトブロックカウント信号301の値に応じたアドレスを生成する。このアドレスは、フレームメモリ23におけるフレームカウントA信号302の値およびライトブロックカウント信号301の値に応じたブロック(ブロック1〜ブロック5のいずれか)の先頭アドレスである。以後、第1フレーム用書き込みアドレス発生器71は、書き込み終了信号209が発生するとアドレスを更新する。
【0060】
また、第2フレーム用書き込みアドレス発生器72は、フレーム信号発生器60からのライトフレームカウントB信号303、ライトブロックカウント信号301およびメモリ制御信号発生器90からの書き込み終了信号209を用いて、書き込みデータバッファ22から第2フレーム用のデータをフレームメモリ23内の所定のブロックに書き込むためのアドレスを生成し、第2フレーム用アドレス信号(WR_2nd)401として出力する。
すなわち、第2フレーム用書き込みアドレス発生器72は、フレームカウントB信号303またはライトブロックカウント信号301の値が変化すると、フレームカウントB信号303の値およびライトブロックカウント信号301の値に応じたアドレスを生成する。このアドレスは、フレームメモリ23におけるフレームカウントB信号303の値およびライトブロックカウント信号301の値に応じたブロック(ブロック6〜ブロック14のいずれか)の先頭アドレスである。以後、第2フレーム用書き込みアドレス発生器72は、書き込み終了信号209が発生するとアドレスを更新する。
なお、ライトブロックカウント信号301、ライトフレームカウントA信号302およびライトフレームカウントB信号303は、図1に示された書き込み用フレーム信号206に相当する。また、第1フレーム用アドレス信号400および第2フレーム用アドレス信号401は、図1に示された書き込みアドレス信号に相当する。
【0061】
図7は、第1フレーム用書き込みアドレス発生器71の動作を説明するためのタイミング図である。図7において、
(A)は、ライトフレームカウントA信号302を示す。
(B)は、ライトブロックカウント信号301を示す。
(C)〜(G)は、フレームメモリ23を14のブロックに分割した場合の第1フレームのデータを書き込むための5つのブロックであるブロック1〜ブロック5のデータの書き込み状態を示す。
WR_U11,WR_U12,WR_U13,WR_U14は、それぞれ上画面のU1,U2,U3,U4の領域における第1フレーム用データを書き込むことを示し、WR_L11,WR_L12,WR_L13,WR_L14は、それぞれ下画面のL1,L2,L3,L4の領域における第1フレーム用データを書き込むことを示す。
【0062】
次に、図7を参照して第1フレーム用書き込みアドレス発生器71が生成するアドレスについて具体的に説明する。
図7に示すように、第1フレーム用書き込みアドレス発生器71は、ライトフレームカウントA信号302の値が0で、ライトブロックカウント信号301の値が0のときに、ブロック1の領域を指示するアドレスを生成する(図7における(C)のWR_U11の期間参照)。従って、ブロック1からデータの書き込みが開始される。そして、書き込み終了信号209が発行される毎にアドレスを更新し、ブロック1内の各アドレスにデータが書き込まれるようにする。続いて、ライトブロックカウント信号301の値が1になると、第1フレーム用書き込みアドレス発生器71は、ブロック2の領域を指示するアドレスを生成し、ブロック2へ書き込みが開始されるようにする(図7における(D)のWR_U12の期間参照)。そして、書き込み終了信号209が発行される毎にアドレスを更新し、ブロック2内の各アドレスにデータが書き込まれるようにする。
【0063】
従って、第1フレーム用書き込みアドレス発生器71から、1回の書き込み終了信号209が発行される前に、第1フレーム用アドレス信号400として1つのアドレスが出力される。第1フレーム用アドレス信号400は、書き込みアドレス信号212としてメモリ制御信号発生器90に入力される。メモリ制御信号発生器90は、書き込みアドレス信号212によるアドレスをメモリアドレス信号215としてフレームメモリ23に与え、同時にライト信号をメモリデバイス制御信号214としてフレームメモリ23に与える。従って、フレームメモリ23の該当アドレスにデータが書き込まれる。
【0064】
以後、このようにライトフレームカウントA信号302の値とライトブロックカウント信号301の値にもとづいて、書き込みを行うブロックのアドレスが生成される。
以上のようにして、第1フレーム用書き込みアドレス発生器71は、ライトフレームカウントA信号302の値(0〜4)とライトブロックカウント信号301の値(0〜7)にもとづいて、図7に示すような書き込みが行われるようにブロックアドレスを生成する。
【0065】
図8〜図10は、第2フレーム用書き込みアドレス発生器72の動作を説明するためのタイミング図である。図8〜図10において、
(A)は、ライトフレームカウントB信号303を示す。
(B)は、ライトブロックカウント信号301を示す。
(C)〜(K)は、フレームメモリ23を14のブロックに分割した場合の第2フレームのデータを書き込むための9つのブロックであるブロック6〜ブロック14のデータの書き込み状態を示す。
WR_U21,WR_U22,WR_U23,WR_U24は、それぞれ上画面のU1,U2,U3,U4の領域における第2フレーム用データを書き込むことを示し、WR_L21,WR_L22,WR_L23,WR_L24は、それぞれ下画面のL1,L2,L3,L4の領域における第2フレーム用データを書き込むことを示す。
【0066】
次に、図8〜図10を参照して第2フレーム用書き込みアドレス発生器72が生成するアドレスについて具体的に説明する。
図8に示すように、第2フレーム用書き込みアドレス発生器72は、ライトフレームカウンタBの値が0で、ライトブロックカウンタの値が0のときに、ブロック6の領域を指示するアドレスを生成する(図8の(C)のWR_U21の期間参照)。従って、ブロック6から書き込みが開始される。そして、書き込み終了信号209が発行される毎にアドレスを更新し、ブロック6内の各アドレスにデータが書き込まれるようにする。続いて、ライトブロックカウント信号301の値が1になると、ブロック7の領域を指示するアドレスを生成し、ブロック7への書き込みが開始されるようにする(図8における(D)のWR_U22の期間参照)。そして、書き込み終了信号209が発行される毎にアドレスを更新し、ブロック2内の各アドレスにデータが書き込まれるようにする。
【0067】
従って、第2フレーム用書き込みアドレス発生器72からも、1回の書き込み終了信号209が発行される前に、第2フレーム用アドレス信号401として1つのアドレスが出力される。第2フレーム用アドレス信号401は、書き込みアドレス信号212としてメモリ制御信号発生器90に入力される。メモリ制御信号発生器90は、第1フレーム用書き込みアドレス発生器71からの第1フレーム用アドレス信号400によるアドレスをフレームメモリ23に出力した後に、書き込みアドレス信号212によるアドレスをメモリアドレス信号215としてフレームメモリ23に与える(図2における(I)メモリアドレス信号参照)。同時に、ライト信号をメモリデバイス制御信号214としてフレームメモリ23に与える。従って、フレームメモリ23の該当アドレスにデータが書き込まれる。そして、メモリ制御信号発生器90は、第2フレーム用書き込みアドレス発生器72からの第2フレーム用アドレス信号401によるアドレスをフレームメモリ23に出力すると、書き込み終了信号209を発行する(図2における(F)参照)。
【0068】
以後、このようにライトフレームカウントB信号303の値とライトブロックカウント信号301の値にもとづいて書き込みを行うブロックのアドレスが生成される。
以上のようにして、第2フレーム用書き込みアドレス発生器72は、ライトフレームカウントB信号303の値(0〜8)とライトブロックカウント信号301の値(0〜7)とにもとづいて、図8〜図10に示すような書き込みが行われるようにブロックアドレスを生成する。
【0069】
図11は、読み出しアドレス発生器80の構成を示すブロック図である。
図11に示す上画面用読み出しアドレス発生器81および下画面用読み出しアドレス発生器82は、フレーム信号発生器60からのリードフレームカウントA信号307、リードフレームカウントB信号308、サブフレームカウント信号306、およびメモリ制御信号発生器90からの読み出し終了信号211を用いて、上画面用データと下画面用データをフレームメモリ23の所定のブロックから読み出すためのアドレスを生成し、それぞれ上画面用読み出しアドレス信号500および下画面用読み出しアドレス信号501として出力する。
すなわち、上画面用読み出しアドレス発生器81および下画面用読み出しアドレス発生器82は、リードフレームカウントA信号307、リードフレームカウントB信号308またはサブフレームカウント信号306の値が変化すると、リードフレームカウントA信号307またはリードフレームカウントB信号308の値とサブフレームカウント信号306の値とに応じたアドレスを生成する。このアドレスは、リードフレームカウントA信号307またはリードフレームカウントB信号308の値とサブフレームカウント信号306の値とに応じたブロック(ブロック1〜ブロック14のいずれか)の先頭アドレスである。
なお、サブフレームカウント信号306、リードフレームカウントA信号307およびリードフレームカウントB信号308は、図1に示された読み出し用フレーム信号に相当する。また、上画面用読み出しアドレス信号500および下画面用読み出しアドレス信号501は、図1に示された読み出しアドレス信号213に相当する。
【0070】
図12〜図15は、上画面用読み出しアドレス発生器81が生成するアドレスを説明するためのタイミング図である。図12において、
(A)は、リードフレームカウントA信号307を示す。
(B)は、サブフレームカウント信号306を示す。
(C)〜(G)は、フレームメモリ23を14のブロックに分割した場合のブロック1からブロック5のデータの読み出し状態を示す。
また、図13〜図15において、
(A)は、リードフレームカウントB信号308を示す。
(B)は、サブフレームカウント信号306を示す。
(C)〜(K)は、フレームメモリ23を14のブロックに分割した場合のブロック6からブロック14のデータの読み出し状態を示す。
図12〜図15において、RD_U1,RD_U2,RD_U3,RD_U4は、それぞれ上画面のU1,U2,U3,U4の領域のデータを読み出すことを示し、RD_L1,RD_L2,RD_L3,RD_L4は、それぞれ下画面のL1,L2,L3,L4の領域のデータを読み出すことを示す。
【0071】
次に、図12を参照して上画面用読み出しアドレス発生器81におけるブロック1〜ブロック5からの上画面用データの読み出し方法について具体的に説明する。
リードフレームカウンタAの値が0で、サブフレームカウンタの値が0のときに、上画面用読み出しアドレス発生器81は、ブロック1から上画面のU1領域のデータを読み出すようにアドレスを生成し(図12(C)におけるリードフレームカウントAが0、サブフレームカウントが0の時のRD_U1の期間参照)、読み出し終了信号211が発行される毎にアドレスを更新し、ブロック1内の各アドレスからデータが読み出されるようにする。また、ブロック2から上画面のU2の領域のデータを読み出すようにアドレスを生成し(図12(D)におけるリードフレームカウントAが0、サブフレームカウントが0の時のRD_U2の期間参照)、読み出し終了信号211が発行される毎にアドレスを更新し、ブロック2内の各アドレスからデータが読み出されるようにする。同様に、上画面用読み出しアドレス発生器81は、ブロック3から上画面のU3の領域のデータが、ブロック4から上画面のU4の領域のデータが読み出されるようにアドレスを生成する(図12における(E),(F)のリードフレームカウントAが0、サブフレームカウントが0の時のRD_U3、RD_U4の期間参照)。
【0072】
メモリ制御信号発生器90は、それらのアドレスをメモリアドレス信号215として順次フレームメモリ23に与える。また、各メモリアドレス信号215に同期して、リード信号をメモリデバイス制御信号214としてフレームメモリ23に与える。よって、フレームメモリ23から、順次、領域U1,U2,U3,U4の該当データが読み出される。
【0073】
続いて、サブフレームカウント値が1になると、ブロック2、ブロック3、ブロック4からそれぞれ上画面のU2,U3,U4の領域のデータを読み出すためのアドレスを生成する(図12(D),(E),(F)におけるリードフレームカウンタAが0、サブフレームカウンタが1の時のRD_U2,RD_U3,RD_U4の期間参照)。
以後、上画面用読み出しアドレス発生器81は、図12に示すように、リードフレームカウントA信号307の値(0〜9)とサブフレームカウント信号306の値(0〜3)にもとづいて読み出しを行うブロックのアドレスを生成する。
【0074】
次に、図12〜図15を参照して上画面用読み出しアドレス発生器81におけるブロック6〜14からの上画面用データの読み出し方法について説明する。
リードフレームカウンタBの値が0で、サブフレームカウンタの値が0のときには、上画面用のデータの読み出しはブロック6〜14から行われず、ブロック1〜5から行われる(図12および図13におけるリードフレームカウンタBが0、サブフレームカウンタが0の時の期間参照)。リードフレームカウンタBの値が0で、サブフレームカウンタの値が1になると、上画面用読み出しアドレス発生器81は、ブロック6から上画面のU1領域のデータを読み出すようにアドレスを生成し(図13(C)におけるリードフレームカウントBが0、サブフレームカウントが1の時のRD_U1の期間参照)、読み出し終了信号211が発行される毎にアドレスを更新し、ブロック6内の各アドレスからデータが読み出されるようにする。サブフレームカウント値が2のときは、ブロック6,7からそれぞれ上画面のU1,U2の領域のデータを読み出すためのアドレスを生成する(図13(C),(D)におけるリードフレームカウントBが0、サブフレームカウントが2の時のRD_U1,RD_U2の期間参照)。
なお、上画面用読み出しアドレス発生器81からのアドレスを入力したときのメモリ制御信号発生器90の動作は上述したとおりである。
【0075】
以後、上画面用読み出しアドレス発生器81は、図13〜図15に示すようにリードフレームカウントB信号308の値(0〜17)とサブフレームカウント信号306の値(0〜3)にもとづいて読み出しを行うブロックのアドレスを生成する。
以上のようにして、上画面用読み出しアドレス発生器81は、リードフレームカウントA信号307の値、リードフレームカウントB信号308の値およびサブフレームカウント信号306の値にもとづいて、図12〜図15に示したようなブロックアドレスを生成する。
【0076】
また、下画面用読み出しアドレス発生器82も、上画面用読み出しアドレス発生器81と同様に、リードフレームカウントA信号307の値(0〜9)、リードフレームカウントB信号308の値(0〜17)およびサブフレームカウント信号306の値(0〜3)にもとづいて、図12〜図15においてRD_L1,RD_L2,RD_L3,RD_L4で示されるブロックからそれぞれ下画面のL1,L2,L3,L4の領域のデータを読み出すようにアドレスを生成する。
【0077】
メモリ制御信号発生器90は、上画面用読み出しアドレス発生器81からの上画面用読み出しアドレス信号500をフレームメモリ23に供給した後に、下画面用読み出しアドレス信号501による各アドレスをメモリアドレス信号215として順次フレームメモリ23に与える(図2における(I)メモリアドレス信号参照)。また、各メモリアドレス信号215に同期して、リード信号をメモリデバイス制御信号214としてフレームメモリ23に与える。よって、フレームメモリ23から、順次、領域L1,L2,L3,L4の該当データが読み出される。そして、メモリ制御信号発生器90は、下画面用読み出しアドレス信号501による各アドレスをフレームメモリ23に出力したら、読み出し終了信号211を発行する(図2における(H)参照)。
【0078】
以上に説明したように、書き込みアドレス発生器70は、フレーム信号発生器60で生成されるライトブロックカウント信号301、ライトフレームカウントA信号302およびライトフレームカウントB信号303にもとづいてデータを書き込むべきブロックのアドレスを生成する。また、読み出しアドレス発生器80は、フレーム信号発生器60で生成されるリードフレームカウントA信号307、リードフレームカウントB信号308およびサブフレームカウント信号306にもとづいて読み出しを行うブロックのアドレスを生成する。
【0079】
これらの各カウント信号を生成するフレーム信号発生器60は、ライトフレームカウントA信号302の順序(0〜4)とライトフレームカウントB信号303の順序(0〜8)に対するリードフレームカウントA信号307の順序(0〜9)とリードフレームカウントB信号308の順序(0〜17)とが、正しい順序になるように同期をとりながら各カウント信号を生成する。
従って、上述した構成によるメモリコントロール回路24Aによって、フレームメモリを14ブロックに分割した場合の各ブロックに対する書き込み動作および読み出しの動作が、図21に示した順序の通り規則正しく行われる。
【0080】
【発明の効果】
以上に述べたようにように、本発明によれば、液晶表示装置の駆動装置を、書き込みフレーム/ブロック番号生成手段および読み出しフレーム番号生成手段がそれぞれ独自にメモリのブロックにおけるデータの書き込み先および読み出し先を生成し、調停手段がメモリへの書き込み動作とメモリからの読み出し動作を調停するように構成したので、メモリ制御手段が書き込み制御を開始する際にそのブロックからの読み出し制御が完了しているか否か判定したり、読み出し制御を開始する際にそのブロックへの書き込みが終了しているか否か判定したりする必要がなく、メモリコントロール回路の構成を簡略化できる。
【0081】
また、読み出しフレーム番号生成手段が入力フレーム番号と同期がとられた表示フレーム番号を生成するように構成されている場合には、ノイズ等によってカウントミスが生じたり余分にカウント動作が行われることにより入力フレーム番号および表示フレーム番号のカウント値が途中でずれてしまって表示画像が欠落したり不正表示がなされるといったことは防止される。
【図面の簡単な説明】
【図1】 この発明におけるMLA駆動装置におけるメモリコントロール回路の一例を示すブロック図である。
【図2】 図1に示されたメモリライトリード調停回路およびメモリ制御信号発生器の動作を説明するためのタイミング図である。
【図3】 図1に示されたフレーム信号発生器の構成を示すブロック図である。
【図4】 図1に示されたフレーム信号発生器の動作を説明するためのタイミング図である。
【図5】 図4の一部を拡大して示すタイミング図である。
【図6】 図1に示された書き込みアドレス発生器の構成を示すブロック図である。
【図7】 図6に示された第1フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図8】 図6に示された第2フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図9】 図6に示された第2フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図10】 図6に示された第2フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図11】 図1に示された読み出しアドレス発生器の構成を示すブロック図である。
【図12】 図11に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図13】 図11に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図14】 図11に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図15】 図11に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図16】 MLA法による液晶表示装置の列電極に印加される電圧波形のシーケンスの決め方を示す説明図である。
【図17】 MLA法を実現する駆動装置を搭載した液晶表示装置の一例を示すブロック図である。
【図18】 MLA駆動装置の内部構成を示すブロック図である。
【図19】 従来のMLA駆動装置の動作を説明するためのタイミング図である。
【図20】 液晶表示装置の表示画面を上下それぞれ4つの領域に分割した様子を示す説明図である。
【図21】 従来の他のMLA駆動装置の動作を説明するためのタイミング図である。
【符号の説明】
24A メモリコントロール回路
50 メモリライトリード調停回路
60 フレーム信号発生器
70 書き込みアドレス発生器
80 読み出しアドレス発生器
90 メモリ制御信号発生器
Claims (7)
- 複数の行電極と複数の列電極を有する液晶表示装置の行電極を複数本一括して選択し、選択された各行電極に所定の電圧を印加するとともに、書き込みデータバッファを介してメモリに記憶された画像データを読み出しデータバッファを介して読み出し、読み出されたデータにもとづく電圧を各列電極に印加する液晶表示装置の駆動装置において、
前記画像データの入力フレーム番号と、現在入力されている前記画像データが前記液晶表示装置に入力される画像データを複数の領域に分割した場合のどの領域に対応するかを示すブロック番号とを生成する書き込みフレーム/ブロック番号生成手段と、
前記メモリから1画面分の前記画像データを複数回読み出す際に、1画面分を1回読み出す期間を示す読み出しフレーム番号と、1画面分の表示を行う期間を示す表示フレーム番号とを、前記フレーム/ブロック番号生成手段による入力フレーム番号およびブロック番号の生成とは独立して生成する読み出しフレーム番号生成手段と、
前記入力フレーム番号およびブロック番号に従って前記書き込みデータバッファから前記メモリへのデータ書き込み制御を行い、前記読み出しフレーム番号および表示フレーム番号に従って前記メモリから前記読み出しデータバッファへのデータ読み出し制御を行うメモリ制御手段と、
前記書き込みデータバッファから書き込み要求信号を入力すると、前記書き込みデータバッファから前記メモリへのデータ出力を許可する書き込み許可信号を前記書き込みデータバッファに出力するとともに、前記読み出しデータバッファから読み出し要求信号を入力すると、前記メモリから前記読み出しデータバッファへのデータ出力を許可する読み出し許可信号を前記読み出しデータバッファに出力する調停手段と
を備えたことを特徴とする液晶表示装置の駆動装置。 - 書き込みフレーム/ブロック番号生成手段と読み出しフレーム番号生成手段とは、液晶表示装置に入力される垂直同期信号と画像データの有効期間を示すデータイネーブル信号とから各番号を生成する
請求項1記載の液晶表示装置の駆動装置。 - 読み出しフレーム番号生成手段は、読み出し用の同期信号が出力されたときに、書き込みフレーム/ブロック番号生成手段が生成した入力フレーム番号が初期値である場合には、表示フレーム番号を初期化する
請求項1または請求項2記載の液晶表示装置の駆動装置。 - メモリは複数ブロックに分割され、メモリ制御手段は、入力フレーム番号およびブロック番号に従って、書き込みデータバッファからのデータを前記ブロックに書き込むための書き込みアドレスを生成する書き込みアドレス生成手段を有する
請求項1、2または3記載の液晶表示装置の駆動装置。 - メモリ制御手段は、読み出しフレーム番号および表示フレーム番号に従って、ブロックから読み出しデータバッファにデータを読み出すための読み出しアドレスを生成する読み出しアドレス生成手段を有する
請求項4記載の液晶表示装置の駆動装置。 - メモリ制御手段は、書き込み許可信号が発生すると書き込みアドレス生成手段からの書き込みアドレスに従ってメモリアドレス信号を生成してメモリを構成するメモリデバイスに対してそのメモリアドレス信号と書き込みのための制御信号とを出力し、前記メモリデバイスへの書き込み動作が終了すると書き込み終了信号を出力するとともに、読み出し許可信号が発生すると読み出しアドレス生成手段からの読み出しアドレスに従ってメモリアドレス信号を生成して前記メモリデバイスに対してそのメモリアドレス信号と読み出しのための制御信号とを出力し、前記メモリデバイスからの読み出し動作が終了すると読み出し終了信号を出力するメモリデバイス制御手段を有する
請求項5記載の液晶表示装置の駆動装置。 - 書き込みアドレス生成手段は、書き込み終了信号が出力されると書き込みアドレスを更新し、読み出しアドレス生成手段は、読み出し終了信号が出力されると読み出しアドレスを更新する
請求項6記載の液晶表示装置の駆動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12177197A JP3811251B2 (ja) | 1997-04-24 | 1997-04-24 | 液晶表示装置の駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12177197A JP3811251B2 (ja) | 1997-04-24 | 1997-04-24 | 液晶表示装置の駆動装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10301543A JPH10301543A (ja) | 1998-11-13 |
JP3811251B2 true JP3811251B2 (ja) | 2006-08-16 |
Family
ID=14819489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12177197A Expired - Fee Related JP3811251B2 (ja) | 1997-04-24 | 1997-04-24 | 液晶表示装置の駆動装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3811251B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3611511B2 (ja) | 2000-09-27 | 2005-01-19 | 三菱電機株式会社 | マトリクス型表示装置及び画像データ表示方法並びに携帯情報端末装置 |
JP5878069B2 (ja) * | 2012-04-11 | 2016-03-08 | アイキューブド研究所株式会社 | データ転送装置、データ転送方法、およびプログラム |
-
1997
- 1997-04-24 JP JP12177197A patent/JP3811251B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10301543A (ja) | 1998-11-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR920000355B1 (ko) | 디스플레이 패널 구동장치 | |
US5900857A (en) | Method of driving a liquid crystal display device and a driving circuit for the liquid crystal display device | |
JP2004012872A (ja) | 表示装置及びその駆動方法 | |
JPH0528838B2 (ja) | ||
US5724063A (en) | Computer system with dual-panel LCD display | |
JP3811251B2 (ja) | 液晶表示装置の駆動装置 | |
JPH11249104A (ja) | 液晶表示装置およびその駆動方法 | |
JPH11338424A (ja) | 液晶コントローラおよびそれを用いた液晶表示装置 | |
JP2000122030A (ja) | マトリクス型液晶表示パネル駆動方法およびこの方法を実施する装置 | |
JPH0854601A (ja) | アクティブマトリクス型液晶表示装置 | |
JP2590782B2 (ja) | 液晶表示装置 | |
JP2009042725A (ja) | 動態残像を解決するディスプレーの駆動方法とそれを使用するドライバー | |
JP3589789B2 (ja) | 液晶表示装置の駆動方法および駆動回路 | |
JP2614213B2 (ja) | 表示装置 | |
JP3632957B2 (ja) | アクティブマトリクス型表示装置 | |
JP2795845B2 (ja) | 液晶パネル駆動装置 | |
JP3372306B2 (ja) | マトリックス型液晶表示装置 | |
JP2752623B2 (ja) | Tft液晶表示装置の駆動方法およびtft液晶表示装置 | |
JP5256563B2 (ja) | 表示データ生成装置および方法 | |
JP2742261B2 (ja) | マトリクス型表示装置 | |
JP4694684B2 (ja) | 液晶表示パネルの駆動方法 | |
JPH08194451A (ja) | 液晶表示装置 | |
JP2752622B2 (ja) | Tft液晶表示装置の駆動方法およびtft液晶表示装置 | |
JPH10105133A (ja) | 液晶表示装置 | |
JPH0659242A (ja) | 液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040108 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040108 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040108 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040108 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040108 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040224 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040302 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040302 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051013 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060523 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060526 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090602 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090602 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130602 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |