JP3811251B2 - 液晶表示装置の駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高速で応答する液晶表示装置を駆動するのに適した液晶表示装置の駆動装置に関する。特に、複数ライン同時選択法によって駆動される液晶表示装置に適した駆動装置に関する。
【０００２】
【従来の技術】
ＳＴＮ液晶素子は、印加電圧の実効値に依存して応答する液晶表示素子であるが、高速応答するＳＴＮ液晶表示素子を用いると、オン状態とオフ状態との間で光学的変化が小さくなりコントラストが低下するという現象、いわゆるフレーム応答が発生する。従って、液晶表示素子を駆動するのに、単純な線順次駆動法を用いたのでは、ＳＴＮ液晶素子の駆動の高速化には限界がある。
【０００３】
ＳＴＮ液晶素子をより高速に駆動するために、複数ライン同時選択法（ＭＬＡ法）が提案されている。ＭＬＡ法は、複数の走査電極（行電極）を一括して選択して駆動する方法である。ＭＬＡ法では、データ電極（列電極）に供給される列表示パターンを独立に制御するために、同時に駆動される各行電極には所定の電圧パルス列が印加される。
各行電極に印加される電圧パルス電圧群（選択パルス群）は、Ｌ行Ｋ列の行列で表すことができる。以下、この行列を選択行列（Ａ）という。Ｌは同時選択数である。電圧パルス電圧群は、互いに直交するベクトルの群として表される。従って、それらのベクトルを要素として含む行列は直交行列となる。行列内の各行ベクトルは互いに直交である。直交行列において、各行は液晶表示素子の各ラインに対応する。例えば、Ｌ本の選択ラインの中の第１番目のラインに対して、選択行列（Ａ）の第１番目の要素が適用される。すなわち、１列目の要素、２列目の要素の順に選択パルスが、第１番目の行電極に印加される。
【０００４】
図１６は、列電極に印加される電圧波形のシーケンスの決め方を示す説明図である。ここでは、選択行列（Ａ）として４行４列のアダマール行列を例にとる。図１６における選択行列（Ａ）において、「１」は正の選択パルス、「−１」は負の選択パルスを意味する。
列電極ｉ，ｊにおいて表示されるべき表示データが図１６（ａ）に示すようになっているとする。すると、列表示パターンは、図１６（ｂ）に示すようなベクトル（ｄ）で表される。図１６（ｂ）において、「−１」はオン表示に対応し、「１」はオフ表示に対応する。列電極ｉ，ｊに順次印加されるべき電圧パターンは図１６（ｂ）に示すベクトル（ｖ）のようになる。このベクトルは、列表示パターン（画像表示パターン）とそれに対応する行選択パターンとについてビットごとに排他的論理和をとり、それらの結果の和をとったものに対応する。その波形は、図１６（ｃ）に示されたようになる。図１６（ｃ）において、縦軸は列電極に印加される電圧、横軸は時間を示しているが、それらの単位は任意である。
【０００５】
ＭＬＡ法によって液晶表示装置を駆動する場合、液晶表示素子のフレーム応答を抑制するために、１表示サイクル内で電圧印加素子は分散していることが望ましい。そのために、具体的には、例えば、同時選択される第１番目の行電極群（以下、サブグループという。）に対するベクトル（ｖ）の第１番目の要素が印加され、次に、同時選択される第２番目のサブグループに対する第１番目の要素が印加されるといったシーケンスが実行される。
【０００６】
ところで、液晶表示素子を駆動する波形の基本的なパルス幅は、走査線の多重度や表示の見やすさの観点から、１０〜数１０μｓｅｃ程度に決められることが多い。従って、液晶表示素子側の１表示サイクルの周波数は、７０〜２００Ｈｚ程度になることが多い。一方、入力される画像信号の周波数は６０Ｈｚ程度であることが多い。従って、液晶駆動装置において、入力信号の速度と液晶表示素子側に出力される信号の速度との調整を図る必要がある。
【０００７】
この調整は、一般的にメモリによって実現される。すなわち、入力画像データを一旦メモリに書き込み、書き込み動作と非同期に、書き込まれたデータを読み出すことによって実現される。例えば、入力画像信号の周波数が６０Ｈｚであり、液晶表示素子側の１表示サイクルの周波数が１２０Ｈｚである場合には、１画面分のデータのメモリ書き込みに対して、メモリから２回の読み出しがなされる必要がある。ＭＬＡ法による場合には、１画面分のデータをＫ回取り扱う必要があるので、結局、１画面分のデータのメモリ書き込みに対して、メモリから２Ｋ回の読み出しがなされる必要がある。
【０００８】
ＭＬＡ法においては、表示フレーム期間において同一の表示データを分散して複数回利用する。このため、同一のデータを一定期間保持する必要があり、メモリを備えることが必須となる。従って、表示情報量が多くなればなるほど多くのメモリを用意する必要があり、ＶＧＡ，ＳＶＧＡ，ＸＧＡなどの高密度表示に対してＭＬＡ法を適用するには、新たなメモリコントロール方式が必要となってくる。
【０００９】
メモリコントロール方式に関する従来技術を説明する。ここでは、階調方式としてＦＲＣ（Ｆｒａｍｅ Ｒａｔｅ Ｃｏｎｔｒｏｌ）法を採用し、振幅変調、パルス幅変調などを併用しないシステムを例に説明する。従来のＳＴＮの駆動方式である線順次駆動法（ＡＰＴまたはＩＡＰＴ）においては、各画素の表示データは表示フレーム内で１度だけ用いられるだけである。従って、入力フレームと出力フレームが同期している場合には、以下の大きさのメモリがあれば表示可能であり、簡単なメモリ管理でデータを管理できる。
【００１０】
【００１１】
この表で、１画面駆動とは、画面を連続した１スキャンで走査する駆動方法をいい、２画面駆動とは、画面の上側と下側とをそれぞれ独立した１スキャンで走査する駆動方法をいう。「入力＝２出力フレーム」とは、入力１フレームが出力２フレームに対応することをいうが、出力フレームで出力されるデータは、ＦＲＣ階調処理によって、２フレームで互いに異なるものとなる。
【００１２】
一般に、線順次駆動法の１画面駆動では、メモリからの読み出しフレームの長さのｎ倍（ｎは自然数）にメモリへの書き込みフレームの長さを一致させる場合、ｎ画面分のメモリを用意すれば駆動できる。これは、メモリからデータを１回読み出した時点で直ちに次のデータをメモリに書き込む処理ができるためである。特に、出力フレームと入力フレームとが一致する場合には、メモリからの読み出しとメモリへの書き込みの速度が一致するため、さらに１画面分のメモリを省略できる特別なケースになる。すなわち、出力フレームと入力フレームとが一致する場合にはメモリは必要ない。ただし、この場合でも、入力フレームと出力フレームとが同期しない非同期型では１画面分のメモリが必要になる。
２画面駆動を行う場合には、１画面駆動の場合に比べて、上画面と下画面とで、位相を半周期ずらすことにより、１／２画面分の節約が可能になる。特に、入力１フレームが出力２フレームに対応する場合には、メモリからの読み出しとメモリへの書き込みの速度が一致するため、さらに１画面分のメモリを省略できる特別なケースとなり、１／２画面分のメモリがあればよい。
【００１３】
一方、ＭＬＡ法においては、フレーム内でそれぞれの画素のデータは何度か（Ｌ＝４では４回、Ｌ＝７では８回）用いられるため、メモリからデータを１回読みだした時点で直ちに次のデータをメモリに書き込むという処理ができない。従って、メモリのリードとライトを厳密に管理しつつデータを保持する必要があり、従来の駆動法に比べてメモリの必要量が多くなる。
【００１４】
以下、ＭＬＡ法におけるメモリ管理方法について説明する。
図１７は、ＭＬＡ法を実現する駆動装置を搭載した液晶表示装置１０の一例を示すブロック図である。図１７において、ＭＬＡ駆動装置１１は、画像データ１００、およびドットクロック信号、垂直同期信号、水平同期信号、画像データ１００の有効期間を示すデータ・イネーブル信号等の制御信号１０１を入力し、液晶パネル１５の上画面用のカラムデータ信号１０２およびカラムドライバ制御信号１０３と、液晶パネル１５の下画面用のカラムデータ信号１０６およびカラムドライバ制御信号１０７を生成する。そして、ＭＬＡ駆動装置１１は、カラムデータ信号１０２およびカラムドライバ制御信号１０３を上画面用カラムドライバ１２に出力し、カラムデータ信号１０６およびカラムドライバ制御信号１０７を下画面用カラムドライバ１３に出力する。また、ロウ選択パターン信号１０４とロウドライバ制御信号１０５とをロウドライバ１４に出力する。上画面用カラムドライバ１２、下画面用カラムドライバ１３およびロウドライバ１４は、入力した信号に応じた電圧を、液晶パネル１５の列電極および行電極に印加する。
【００１５】
図１８は、ＭＬＡ駆動装置１１の内部構成を示すブロック図である。図に示すように、ＭＬＡ駆動装置１１に入力される階調情報を持った画像データ１００は、フレーム変調回路２１に入力される。フレーム変調回路２１は、入力した画像データ１００を各表示フレームごとにオン／オフ１ビットのデータに変換して書き込みデータバッファ２２に出力する。書き込みデータバッファ２２は、入力されたデータが所定のビット分貯まるとフレームメモリ２３にデータを書き込む。フレームメモリ２３に書き込まれたデータは、ＭＬＡ駆動するため複数回読み出されるまでここで保持される。
【００１６】
フレームメモリ２３から読み出されたデータは、読み出しデータバッファ２５に入力される。読み出しデータバッファ２５は、次段のカラムデータ信号発生器２６においてＭＬＡ演算処理が行えるようなデータフォーマットに入力データを変換する。カラムデータ信号発生器２６は、ロウ選択パターン発生器２８からのロウ選択パターンと読み出しデータバッファ２５の出力とについてＭＬＡ演算処理を行い、液晶パネル１５の列電極に印加するべき電圧値レベルを決定し、それらを上画面用カラムデータ信号１０２、下画面用カラムデータ信号１０６として、それぞれ上画面用カラムドライバ１２、下画面用カラムドライバ１３に出力する。ロウ選択パターン発生器２８からのロウ選択パターン１０４は、ロウドライバ１４に供給される。
【００１７】
ドライバ制御信号発生器２９は、上画面用カラムドライバ１２，下画面用カラムドライバ１３およびロウドライバ１４にカラムドライバ制御信号１０３，１０７およびロウドライバ制御信号１０５を与えてそれらの駆動タイミングを制御する。メモリコントロール回路２４は、書き込みデータバッファ２２からフレームメモリ２３へのデータの書き込みとフレームメモリ２３から読み出しデータバッファ２５へのデータの読み出しの制御を行う。また、タイミングコントロール回路２７は、ドットクロック信号、垂直同期信号、水平同期信号、画像データ１００の有効期間を示すデータ・イネーブル信号等の制御信号１０１を入力し、これらの信号からＭＬＡ駆動装置１１の内部で必要な制御信号を生成する。
【００１８】
次に、フレームメモリ２３のブロック分けについて説明する。上述したように、ＭＬＡ駆動においては、フレームメモリ２３に書き込まれたデータは、複数回読み出されるので、その間、書き込まれたデータは保持されていなければならない。従って、フレームメモリ２３を書き込み用のブロックと読み出し用のブロックとに分割する手法が用いられる。フレームメモリ２３の最も単純なブロック分けの例を図１９のタイミング図を参照して説明する。
【００１９】
図１９は、以下に示す駆動条件の場合のタイミング図である。
（１）ＭＬＡ駆動装置１１を持つ液晶表示装置１０は、図１７に示された構成のように表示画面の上半分と下半分がそれぞれ上画面用カラムドライバ１２と下画面用カラムドライバ１３により同時に駆動されるデュアルスキャン方式のものである。
（２）入力される１フレームの画像データ１００は、表示画面の上半分のデータに続いて下半分のデータが送られてくる。
（３）入力フレームの周波数に対して、出力フレームの周波数は２倍である。例えば、入力フレーム周波数６０Ｈｚに対して出力フレーム周波数は１２０Ｈｚである。
（４）４ライン同時選択（Ｌ＝４）のＭＬＡ駆動である。この場合、フレームメモリ２３に書き込まれたデータは４回読み出され、ＭＬＡ演算され上画面用カラムドライバ１２および下画面用カラムドライバ１３に送られる。
ここでは、４回の読み出しが行われる期間を１サブフレーム，２サブフレーム，３サブフレーム，４サブフレームと呼ぶことにする。
【００２０】
図１９において、
（Ａ）は、ＭＬＡ駆動装置１１に入力される垂直同期信号（ＶＳＹＮＣ）および入力フレーム番号を示す。
（Ｂ）は、ＭＬＡ駆動装置１１に入力される画像データ（Ｕは上画面データ、Ｌは下画面データ）１００を示す。
（Ｃ）は、ＭＬＡ駆動装置１１から出力される表示データの出力フレーム番号を示す。
（Ｄ）は、ＭＬＡ駆動装置１１から出力される表示データのサブフレーム番号を示す。
（Ｅ）〜（Ｌ）は、フレームメモリ２３を８つに分割した場合の各ブロックにおける書き込み動作および読み出し動作の状態を示す。
ＷＲ＿Ｕ１は上画面の第１フレーム用データを書き込むこと、ＷＲ＿Ｕ２は上画面の第２フレーム用データを書き込むこと、ＷＲ＿Ｌ１は下画面の第１フレーム用データを書き込むこと、ＷＲ＿Ｌ２は下画面の第２フレーム用データを書き込むことをそれぞれ示す。また、ＲＤ＿１，ＲＤ＿２，ＲＤ＿３，ＲＤ＿４は、上画面または下画面のデータを４回読み出すことを示す。
【００２１】
ＭＬＡ駆動装置１１に入力される階調情報を持った画像データ１００は、フレーム変調回路２１に入力される。フレーム変調回路２１は、入力した画像データ１００をオン／オフ１ビットのデータに変換する。この例では、出力フレーム周波数が入力フレーム周波数の２倍であるため、フレーム変調回路２１は、１入力フレームの画像データ１００から２出力フレーム分のオン／オフ１ビットのデータへの変換を行う必要がある。従って、フレーム変調回路２１から２フレーム分のオン／オフデータが書き込みデータバッファ２２に出力される。書き込みデータバッファ２２は、入力されたデータが所定のビット数分貯まるとフレームメモリ２３の所定のブロックに書き込む。２つの出力フレームのデータのうち第１出力フレームのデータがブロック１に書き込まれ（図１９における（Ｅ）ブロック１のＷＲ＿Ｕ１の期間参照）、第２出力フレームのデータがブロック２に書き込まれる（図１９における（Ｆ）ブロック２のＷＲ＿Ｕ２の期間参照）。入力データが上画面用のデータから下画面用のデータに変わると、第１出力フレームのデータがブロック３に書き込まれ（図１９における（Ｇ）ブロック３のＷＲ＿Ｌ１の期間参照）、第２出力フレームのデータがブロック４に書き込まれる（図１９における（Ｈ）ブロック４のＷＲ＿Ｌ２の期間参照）。
【００２２】
次の入力フレームに対して（図１９における（Ａ）ＶＳＹＮＣの入力フレーム２の領域）、第１出力フレームのデータがブロック５に書き込まれ（図１９における（Ｉ）ブロック５のＷＲ＿Ｕ１の期間参照）、第２出力フレームのデータがブロック６に書き込まれる（図１９における（Ｊ）ブロック６のＷＲ＿Ｕ２の期間参照）。入力データが上画面用のデータから下画面用のデータに変わると、第１出力フレームのデータがブロック７に書き込まれ（図１９における（Ｋ）ブロック７のＷＲ＿Ｌ１の期間参照）、第２出力フレームのデータがブロック８に書き込まれる（図１９における（Ｌ）ブロック８のＷＲ＿Ｌ２の期間参照）。
【００２３】
そして、次の入力フレーム（図１９における（Ａ）ＶＳＹＮＣの入力フレーム３の領域）では、第１出力フレームのデータがブロック１に書き込まれ、第２出力フレームのデータがブロック２に書き込まれて、入力フレーム１の場合と同様となる。
【００２４】
各ブロックに書き込まれたデータの読み出しは以下のように行われる。第１出力フレーム用の上画面データがブロック１から、また、下画面データがブロック３から読み出し開始されるが、各ブロックから４回読み出しが繰り返される（図１９における（Ｅ）ブロック１のＲＤ＿１〜ＲＤ＿４、および（Ｇ）ブロック３のＲＤ＿１〜ＲＤ＿４の期間参照）。次に、第２出力フレーム用の上画面データがブロック２から、また、下画面データがブロック４から読み出されるが、各ブロックから４回読み出しが繰り返される（図１９における（Ｆ）ブロック２のＲＤ＿１〜ＲＤ＿４、および（Ｈ）ブロック４のＲＤ＿１〜ＲＤ＿４の期間参照）。以後、図１９に示すように、ブロック５およびブロック７から、次いでブロック６およびブロック８から読み出しが行われる。
【００２５】
以上のように、半画面分の容量を持つブロックを１単位として８ブロックでフレームメモリ２３を構成すれば、メモリへのデータの書き込みと読み出しは、それぞれ別のブロックで行われるので、４回の読み出し期間中にデータが書き変わってしまうことはない。また、各ブロックの書き込み動作および読み出し動作を制御するメモリコントロール回路２４は簡単な構成で実現できる。
しかし、この構成の場合、フレームメモリ２３のサイズは、４画面分（１／２画面×８ブロック）になってしまい、多くのメモリデバイスを必要とする。従って、ＭＬＡ駆動装置１１のコストが大きくなってしまう欠点がある。
【００２６】
図１９に示された例は、半画面分の容量を持つブロックを１単位として８ブロックでフレームメモリ２３を構成した場合の例であるが、次に、１／８画面の容量を持つブロックを１単位として１４ブロックでフレームメモリを構成した場合について説明する。
図２０は、表示画面を上下それぞれ４つの領域に分割した様子を示す。図２０に示すように、分割領域をＵ１、Ｕ２，Ｕ３，Ｕ４およびＬ１，Ｌ２，Ｌ３，Ｌ４という記号で示すことにする。以下、１４ブロックでフレームメモリ２３を構成した場合の書き込み動作および読み出し動作について図２１のタイミング図を参照して説明する。
【００２７】
図２１において、
（Ａ）は、ＭＬＡ駆動装置１１に入力される垂直同期信号（ＶＳＹＮＣ）および入力フレーム番号を示す。
（Ｂ）は、ＭＬＡ駆動装置１１に入力される画像データ（Ｕは上画面データ、Ｌは下画面データ）１００を示す。
（Ｃ）は、ＭＬＡ駆動装置１１から出力される表示データの出力フレーム番号を示す。
（Ｄ）は、ＭＬＡ駆動装置１１から出力される表示データのサブフレーム番号を示す。
（Ｅ）〜（Ｒ）は、フレームメモリ２３を構成する１４の各ブロックにおける書き込み動作および読み出し動作の状態を示す。
【００２８】
ＷＲ＿Ｕ１１，ＷＲ＿Ｕ１２，ＷＲ＿Ｕ１３，ＷＲ＿Ｕ１４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域における第１フレーム用データをフレームメモリ２３に書き込むことを示し、ＷＲ＿Ｕ２１，ＷＲ＿Ｕ２２，ＷＲ＿Ｕ２３，ＷＲ＿Ｕ２４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域における第２フレーム用データをフレームメモリ２３に書き込むことを示す。また、ＷＲ＿Ｌ１１，ＷＲ＿Ｌ１２，ＷＲ＿Ｌ１３，ＷＲ＿Ｌ１４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域における第１フレーム用データをフレームメモリ２３に書き込むことを示し、ＷＲ＿Ｌ２１，ＷＲ＿Ｌ２２，ＷＲ＿Ｌ２３，ＷＲ＿Ｌ２４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域における第２フレーム用データをフレームメモリ２３に書き込むことを示す。
ＲＤ＿Ｕ１，ＲＤ＿Ｕ２，ＲＤ＿Ｕ３，ＲＤ＿Ｕ４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域のデータをフレームメモリ２３から読み出すことを示し、ＲＤ＿Ｌ１，ＲＤ＿Ｌ２，ＲＤ＿Ｌ３，ＲＤ＿Ｌ４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域のデータをフレームメモリ２３から読み出すことを示す。
【００２９】
まず、上画面のＵ１の領域については、２つの出力フレームのデータのうち第１出力フレームのデータがフレームメモリ２３のブロック１に書き込まれ（図２１における（Ｅ）ブロック１のＷＲ＿Ｕ１１の期間参照）、第２出力フレームのデータがブロック６に書き込まれる（図２１における（Ｊ）ブロック６のＷＲ＿Ｕ２１の期間参照）。次に、Ｕ２の領域について、第１出力フレームのデータがブロック２に書き込まれ（図２１における（Ｆ）ブロック２のＷＲ＿Ｕ１２の期間参照）、第２出力フレームのデータがブロック７に書き込まれる（図２１における（Ｋ）ブロック７のＷＲ＿Ｕ２２の期間参照）。同様に、Ｕ３の領域について、ブロック３とブロック８に、Ｕ４についてはブロック４とブロック９に書き込まれる。
【００３０】
そしてＬ１の領域については、まず、フレームメモリ２３のブロック５とブロック１０に書き込まれる。以後、図２１に示すように、ブロック１〜ブロック５の側に第１出力フレームのデータが順次書き込まれ、ブロック６〜ブロック１４の側に第２出力データが書き込まれていく。
【００３１】
データの読み出しは以下のように行われる。
出力フレーム１，出力サブフレーム１の期間では、図２１に示すように、上画面のＵ１，Ｕ２，Ｕ３，Ｕ４領域のデータとしてブロック７，８，９，１０から第２出力フレームのデータが読み出され、下画面のＬ１，Ｌ２，Ｌ３，Ｌ４領域のデータとしてブロック２，３，４，５から第１出力フレームのデータが読み出される。続いて、出力サブフレーム２の期間では、ブロック１へのＵ１領域のデータの書き込みが終了しているので、Ｕ１領域のデータとしてブロック１から第１出力フレームのデータが読み出される。そして、Ｕ２，Ｕ３，Ｕ４領域のデータとして第２出力フレームのデータがブロック８，９，１０から読み出される。また、下画面のＬ１，Ｌ２，Ｌ３，Ｌ４領域のデータとして、ブロック１から第２出力フレームのデータが読み出され、ブロック３，４，５から第１出力フレームのデータが読み出される。
以後、図２１に示すように、各ブロックにおける書き込み、読み出し動作が行われる。
【００３２】
このような１４ブロックで構成されるフレームメモリ２３への書き込み動作およびフレームメモリ２３からの読み出し動作によれば、ブロック１〜ブロック５では、第１出力フレームのデータが書き込まれ、書き込み終了後、すぐ次の出力サブフレームでこれらのブロックから読み出し動作が実行される。一方、ブロック６〜ブロック１４では、第２出力フレームのデータが書き込まれ、ブロック１〜ブロック５から第１出力フレームのデータの読み出しが４サブフレームの期間行われた後、ブロック６〜ブロック１４から第２出力フレームのデータの読み出しが開始される。
この構成の場合、フレームメモリ２３のサイズは、１．７５画面分(１／８画面×１４ブロック)である。すなわち、上述した（１／２画面×８ブロック）構成の場合に４画面分のメモリサイズ必要であったのに対して大幅に小さくて済む。使用するメモリデバイスの量が少なければ少ないほどＭＬＡ駆動装置１１のコストは低くなるので、実際の回路装置としての実現上非常に有効である。
【００３３】
【発明が解決しようとする課題】
しかし、このような方式の場合には、図２１に示すように各ブロックに対する書き込み動作および読み出し動作の順序が正確に行われないと、表示画像の欠落や不正な表示が起こる。上画面データと下画面データとがブロック間に混在し、また、出力サブフレーム毎に領域Ｕ１〜Ｕ４およびＬ１〜Ｌ４に関して第１出力フレームのデータと第２出力フレームのデータが混在している。このように、各ブロックに対する書き込みおよび読み出しの順序は複雑であり、メモリコントロール回路２４の構成も極めて複雑になる。
すなわち、ＭＬＡ駆動装置１１におけるフレームメモリ２３のサイズを極力小さくするためにフレームメモリ２３を１４のブロックに分割することは有効であるが、そのような方式を実現する際に、各ブロックに対する書き込みと読み出しが正確に順序正しく行なわれ、かつ、複雑な回路を必要としないメモリコントロール回路２４を実現することは困難であるという課題があった。
【００３４】
この発明は、そのような課題を解決し、全体のサイズをできるだけ小さくするためにフレームメモリを多数のブロックに分割しても、各ブロックに対する書き込みおよび読み出しが順序正しく行われ、表示画像の欠落や不正な表示を引き起こすことのないメモリコントロール回路を持ったＭＬＡ駆動装置による液晶表示装置の駆動装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明による液晶表示装置の駆動装置は、液晶表示装置に入力される画像データの入力フレーム番号と現在入力されている画像データが液晶表示装置に入力される画像データを複数の領域に分割した場合のどの領域に対応するかを示すブロック番号とを生成する書き込みフレーム／ブロック番号生成手段と、メモリから１画面分の画像データを複数回読み出す際に、１画面分を１回読み出す期間を示す読み出しフレーム番号と１画面分の表示を行う期間を示す表示フレーム番号とを、フレーム／ブロック番号生成手段による生成処理とは独立して生成する読み出しフレーム番号生成手段と、入力フレーム番号およびブロック番号に従って書き込みデータバッファからメモリへのデータ書き込み制御を行うとともに読み出しフレーム番号および表示フレーム番号に従ってメモリから読み出しデータバッファへのデータ読み出し制御を行うメモリ制御手段と、書き込みデータバッファから書き込み要求信号を入力すると書き込みデータバッファからメモリへのデータ出力を許可する書き込み許可信号を書き込みデータバッファに出力するとともに読み出しデータバッファから読み出し要求信号を入力するとメモリから読み出しデータバッファへのデータ出力を許可する読み出し許可信号を読み出しデータバッファに出力する調停手段とを備えたものである。
【００３６】
書き込みフレーム／ブロック番号生成手段と読み出しフレーム番号生成手段とは、液晶表示装置に入力される垂直同期信号と画像データの有効期間を示すデータイネーブル信号から各番号を生成するように構成されていてもよい。
【００３７】
読み出しフレーム番号生成手段は、入力フレーム番号と同期がとられた表示フレーム番号を生成するように構成されていてもよい。すなわち、読み出しフレーム番号生成手段は、読み出し用の同期信号（ＲＤ＿ＳＹＮＣ）が出力されたときに、書き込みフレーム／ブロック番号生成手段が生成した入力フレーム番号が初期値である場合には、表示フレーム番号を初期化するように構成されていてもよい。
【００３８】
メモリ制御手段は、入力フレーム番号およびブロック番号に従って、書き込みデータバッファからのデータをメモリのブロックに書き込むための書き込みアドレスを生成する書き込みアドレス生成手段を有する構成であってもよい。
【００３９】
メモリ制御手段は、読み出しフレーム番号および表示フレーム番号に従って、ブロックから読み出しデータバッファにデータを読み出すための読み出しアドレスを生成する読み出しアドレス生成手段を有する構成であってもよい。
【００４０】
メモリ制御手段は、書き込み許可信号が発生すると書き込みアドレス生成手段からの書き込みアドレスに従ってメモリデバイスに対してメモリアドレス信号と書き込みのための制御信号を出力し、メモリデバイスへの書き込み動作が終了すると書き込み終了信号を出力するとともに、読み出し許可信号が発生すると読み出しアドレス生成手段からの読み出しアドレス従ってメモリデバイスに対してメモリアドレス信号と読み出しのための制御信号を出力し、メモリデバイスからの読み出し動作が終了すると読み出し終了信号を出力するメモリデバイス制御手段を有する構成であってもよい。
【００４１】
そして、書き込みアドレス生成手段は、書き込み終了信号が出力されると書き込みアドレスを更新し、読み出しアドレス生成手段は、読み出し終了信号が出力されると読み出しアドレスを更新する構成であってもよい。
【００４２】
【発明の実施の形態】
以下、この発明の実施の形態について説明する。
図１は、この実施の形態におけるＭＬＡ駆動装置におけるメモリコントロール回路２４Ａの一例を示すブロック図である。なお、この実施の形態における液晶表示装置の構成は、ＭＬＡ駆動装置１１の構成が従来のものとは異なるが、図１７に示されたような構成であり、この実施の形態におけるＭＬＡ駆動装置１１の構成は、メモリコントロール回路２４Ａの構成が従来のメモリコントロール回路２４の構成とは異なるものの、図１８に示されたような構成である。また、この実施の形態では、フレームメモリ２３として、安価なＤＲＡＭが用いられる。
【００４３】
図１に示されたメモリコントロール回路２４Ａおいて、メモリライトリード調停回路５０は、図１８に示された書き込みデータバッファ２２からフレームメモリ２３へのデータの書き込み動作の要求とフレームメモリ２３から読み出しデータバッファ２５へのデータの読み出し動作の要求との調停を行う回路である。メモリライトリード調停回路５０は、書き込みデータバッファ２２から出力されるメモリ書き込み要求信号２００を入力すると、フレームメモリ２３への書き込み動作を許可する書き込み許可信号２０１を返し、書き込み動作期間中であることを示す書き込みサイクル信号２０８を出力する。また、読み出しデータバッファ２５から出力されるメモリ読み出し要求信号２０２を入力すると、フレームメモリ２３からの読み出し動作を許可する読み出し許可信号２０３を返し、読み出し動作期間中であることを示す読み出しサイクル信号２１０を出力する。
【００４４】
フレーム信号発生器６０は、ＭＬＡ駆動装置１１に入力される垂直同期信号（ＶＳＹＮＣ）２０４、画像データ１００の有効期間を示すデータイネーブル信号（ＤＥ）２０５を用いて、書き込み用フレーム信号２０６と読み出し用フレーム信号２０７を発生する。書き込みアドレス発生器７０は、フレーム信号発生器６０からの書き込み用フレーム信号２０６を用いてフレームメモリ２３へデータを書き込むための書き込みアドレス信号２１２を発生する。読み出しアドレス発生器８０は、フレーム信号発生器６０からの読み出し用フレーム信号２０７を利用してフレームメモリ２３からデータを読み出すための読み出しアドレス信号２１３を発生する。そして、メモリ制御信号発生器９０は、書き込みサイクル信号２０８と読み出しサイクル信号２１０とを入力し、フレームメモリ２３への書き込み動作および読み出し動作を行い、それらが終了するとフレームメモリ２３への書き込み動作が終了したことを示す書き込み終了信号２０９またはフレームメモリへ２３からの読み出し動作が終了したことを示す読み出し終了信号２１１を出力する。また、メモリ制御信号発生器９０は、メモリへの書き込み動作時または読み出し動作時に、書き込みアドレス信号２１２と読み出しアドレス信号２１３とを適宜切り替えながらメモリデバイスに出力するメモリアドレス信号２１５と、書き込みまたは読み出しのためのメモリデバイス制御信号２１４を発生する。
【００４５】
ここで、フレーム／ブロック番号生成手段および読み出しフレーム番号生成手段は、フレーム信号発生器６０で実現されている。また、メモリ制御手段は、書き込みアドレス発生器７０、読み出しアドレス発生器８０およびメモリ制御信号発生器９０で実現されている。そして、調停手段は、メモリライトリード調停回路５０で実現されている。
【００４６】
次に、メモリライトリード調停回路５０およびメモリ制御信号発生器９０の動作について図２のタイミング図を参照して説明する。
ＭＬＡ駆動装置１１に入力される階調情報を持った画像データ１００は、図１８に示すように、フレーム変調回路２１に入力される。フレーム変調回路２１は、入力した画像データをオン／オフ１ビットのデータに変換する。この実施の形態では、出力フレーム周波数は入力フレーム周波数の２倍であるとする。よって、フレーム変調回路２１は、１入力フレームの画像データを２出力フレーム分のオン／オフ１ビットのデータに変換する。従って、２フレーム分のオン／オフデータが生成され、書き込みデータバッファ２２に出力される。
【００４７】
書き込みデータバッファ２２は、入力されたデータが所定のビット分、例えばＲＧＢ各４０画素分貯まると書き込み要求信号２００を出力する（図２における（Ａ）参照）。メモリライトリード調停回路５０は、書き込み要求信号２００を入力すると、書き込み許可信号２０１を書き込みデータバッファ２２に返し、メモリ制御信号発生器９０に対して書き込みサイクル信号２０８を出力する（図２における（Ｂ），（Ｃ）参照）。メモリ制御信号発生器９０は、書き込みサイクル信号２０８がアクティブになるとフレームメモリ２３への書き込み動作を行う。このとき、２出力フレームのデータをそれぞれ所定のメモリブロックに書き込むが、書き込みサイクルの前半で第１出力フレーム用データを書き込むためのアドレスを出力し、後半で第２出力フレーム用データを書き込むためのアドレスを出力する（図２における（Ｉ）のＷＲ＿１ｓｔ，ＷＲ＿２ｎｄの期間参照）。また、ライト信号等のメモリデバイス制御信号２１４を出力する。
そして、書き込み動作が終了すると書き込み終了信号２０９を出力する（図２における（Ｄ）参照）。メモリライトリード調停回路５０は、書き込み終了信号２０９を受け取ると、書き込みサイクル信号２０８をオフする（図２における（Ｃ）参照）。
【００４８】
図１８に示す読み出しデータバッファ２５は、空になると読み出し要求信号２０２を出力する。メモリライトリード調停回路５０は、読み出しデータバッファ２５から読み出し要求信号２０２を受け取ると、書き込み動作中でなければ読み出し許可信号２０３を読み出しデータバッファ２５に返し（図２における（Ｅ），（Ｆ）参照）、メモリ制御信号発生器９０に対して読み出しサイクル信号２１０を出力する（図２における（Ｇ）参照）。書き込み動作中であれば、メモリライトリード調停回路５０は、その動作終了後、読み出し許可信号２０３および読み出しサイクル信号２１０を出力する。
【００４９】
メモリ制御信号発生器９０は、読み出しサイクル信号２１０がアクティブになるとフレームメモリ２３からの読み出し動作を行う。このとき、上画面用カラムドライバ１２と下画面用カラムドライバ１３に送出する表示データをそれぞれ所定のメモリブロックから読み出す必要があるため、読み出しサイクルの前半で上画面用データを読み出すためのアドレスを出力し、後半で下画面用データを読み出すためのアドレスを出力する（図２における（Ｉ）のＲＤ＿ｕｐｐｅｒ，ＲＤ＿ｌｏｗｅｒの期間参照）。また、リード信号等のメモリデバイス制御信号２１４を出力する。なお、メモリ制御信号発生器９０は、ＲＤ＿ｕｐｐｅｒ，ＲＤ＿ｌｏｗｅｒのそれぞれの期間において、４アドレスを出力する。
【００５０】
そして、メモリ制御信号発生器９０は、読み出し動作が終了すると読み出し終了信号２１１を出力する（図２における（Ｈ）参照）。メモリライトリード調停回路５０は、読み出し終了信号２１１を受け取ると読み出しサイクル信号２１０をオフする（図２における（Ｇ）参照）。
このようなメモリライトリード調停回路５０とメモリ制御信号発生回路９０の動作により、書き込みデータバッファ２２からフレームメモリ２３内の所定のブロックへの第１フレーム用データと第２フレーム用データとの書き込みが行われ、また、フレームメモリ２３内の所定のブロックから読み出しデータバッファ２５への上画面用表示データと下画面用表示データとの読み出しが順序立てて行われる。
【００５１】
図３は、フレーム信号発生器６０の構成を示すブロック図である。ライトフレーム同期信号発生器６１は、データイネーブル信号（ＤＥ）２０５および垂直同期信号（ＶＳＹＮＣ）２０４を入力して、書き込みフレームカウンタ用の同期信号（ＷＲ＿ＳＹＮＣ）３００を発生する。ライトブロックカウンタ６２は、ＤＥ２０５およびＷＲ＿ＳＹＮＣ３００を入力して、ライトブロックカウント信号３０１を出力する。また、ライトフレームカウンタＡ６３はＷＲ＿ＳＹＮＣ３００をカウントしてライトフレームカウントＡ信号３０２を生成し、ライトフレームカウンタＢ６４はＷＲ＿ＳＹＮＣ３００をカウントしてライトフレームカウントＢ信号３０３を生成する。
【００５２】
リードフレーム同期信号発生器６５は、ＤＥ２０５およびＶＳＹＮＣ２０４を入力して、読み出しフレームカウンタ用の同期信号（ＲＤ＿ＳＹＮＣ）３０４を発生する。サブグループカウンタ６６は、ＲＤ＿ＳＹＮＣ３０４をカウントして選択時間タイミング信号３０５を生成し、サブフレームカウンタ６７は、選択時間タイミング信号３０５をカウントしてサブフレームカウント信号３０６を生成する。また、リードフレームカウンタＡ６８とリードフレームカウンタＢ６９は、ＲＤ＿ＳＹＮＣ３０４およびサブフレームカウント信号３０６を入力して、リードフレームカウントＡ信号３０７およびリードフレームカウントＢ信号３０８を生成する。
ここで、ライトブロックカウント信号３０１は書き込みフレーム／ブロック番号生成手段が生成するブロック番号に対応し、ライトフレームカウントＡ信号３０２およびライトフレームカウントＢ信号３０３は書き込みフレーム／ブロック番号生成手段が生成する入力フレーム番号に対応する。また、読み出しフレーム番号生成手段が生成する読み出しフレーム番号はサブフレームカウント信号３０６に対応し、フレームカウントＡ信号３０７およびリードフレームカウントＢ信号３０８は読み出しフレーム番号生成手段が生成する表示フレーム番号に対応する。
【００５３】
図４は、図３に示された各信号を示すタイミング図である。図４において、
（Ａ）は、ＭＬＡ駆動装置１１に入力される垂直同期信号（ＶＳＹＮＣ）２０４を示す。
（Ｂ）は、ＭＬＡ駆動装置１１に入力される画像データ１００の有効期間を示すデータイネーブル（ＤＥ）信号２０５を示す。
（Ｃ）は、書き込みフレームカウンタ用の同期信号（ＷＲ＿ＳＹＮＣ）３００を示す。
（Ｄ）は、読み出しフレームカウンタ用の同期信号（ＲＤ＿ＳＹＮＣ）３０４を示す。
（Ｅ）は、ライトブロックカウント信号３０１を示す。
（Ｆ）は、ライトフレームカウントＡ信号３０２およびライトフレームカウントＢ信号３０３を示す。
（Ｇ）は、サブフレームカウント信号３０６を示す。
（Ｈ）は、リードフレームカウントＡ信号３０７およびリードフレームカウントＢ信号３０８を示す。
【００５４】
次に、フレーム信号発生器６０の動作について図４および図５のタイミング図を参照して説明する。
書き込みフレーム同期信号発生器６１は、ＭＬＡ駆動装置１１に入力されるＶＳＹＮＣ２０４および画像データ１００の有効期間を示すＤＥ２０５を入力し、ＶＳＹＮＣ２０４の後の１番目のＤＥ２０５の立ち上がりのタイミングでＷＲ＿ＳＹＮＣ３００を発生する（図４における（Ｃ）参照）。
【００５５】
ライトブロックカウンタ６２は、現在の画像データが表示画面の８領域中のどの領域のデータかを示すため、ＷＲ＿ＳＹＮＣ３００の後のＤＥ２０５をカウントする８進カウンタである。例えば、ＶＳＹＮＣ２０４のローレベル期間内に４８０発分のＤＥ２０５がある場合には、ライトブロックカウンタ６２は、６０（＝４８０／８）発をカウントすると、カウント値を１増やす。そして、ライトブロックカウンタ６２は、そのカウント値であるライトブロックカウント信号３０１を出力する（図４における（Ｅ）参照]。
ライトフレームカウンタＡ６３は、５入力フレームが経過するとフレームメモリ２３のブロック１〜ブロック５への書き込み制御を最初の状態に戻すために、ＷＲ＿ＳＹＮＣ３００をカウントする５進カウンタである。また、ライトフレームカウンタＢ６４は、９入力フレームが経過するとフレームメモリ２３のブロック６〜ブロック１４への書き込み制御を最初の状態に戻すために、ＷＲ＿ＳＹＮＣ３００をカウントする９進カウンタである。ライトフレームカウンタＡ６３とライトフレームカウンタＢ６４とは、それぞれのカウンタ値であるライトフレームカウントＡ信号３０２とライトフレームカウントＢ信号３０３とを出力する（図４における（Ｆ）参照）。
【００５６】
リードフレーム同期信号発生器６５は、ＶＳＹＮＣ信号２０４の後の下画面データの１番目のＤＥ２０５の立ち上がりのタイミングでＲＤ＿ＳＹＮＣ３０４を発生する（図４における（Ｄ）参照）。サブグループカウンタ６６は、 ＭＬＡ駆動装置１１内の基準クロックをカウントし、１選択期間にロウドライバ１４、上画面用カラムドライバ１２および下画面用カラムドライバ１３から行電極および列電極にそれぞれの電圧が印加される時間を示す選択時間タイミング信号３０５を生成する。そして、サブフレームカウンタ６７は、選択時間タイミング信号３０５をカウントし、１画面分の時間（１サブフレームの時間）が経過する毎にカウントアップ動作を行い、そのカウント値であるサブフレームカウント信号３０６を出力する。この実施の形態では、サブフレームカウント信号３０６の値は０〜３の値をとる（図４における（Ｇ）参照）。
【００５７】
リードフレームカウンタＡ６８は、１０出力フレームが経過するとフレームメモリ２３のブロック１〜ブロック５からの読み出し制御を最初の状態に戻すために、ＲＤ＿ＳＹＮＣ３０４およびサブフレームカウント信号３０６を用いて読み出しフレームをカウントする１０進カウンタである。また、リードフレームカウンタＢ６９は、１８出力フレームが経過するとフレームメモリ２３のブロック６〜ブロック１４からの読み出し制御を最初の状態に戻すために、ＲＤ＿ＳＹＮＣ３０４およびサブフレームカウント信号３０６を用いて読み出しフレームをカウントする１８進カウンタである。リードフレームカウンタＡ６８とリードフレームカウンタＢ６９とは、それぞれのカウンタ値であるリードフレームカウントＡ信号３０７とリードフレームカウントＢ信号３０８とを出力する（図４における（Ｈ）参照）。
【００５８】
また、ライトフレームカウンタＡ６３およびライトフレームカウンタＢ６４に対してカウントアップ動作の同期をとるために、リードフレームカウンタＡ６８にはライトフレームカウントＡ信号３０２が入力され、リードフレームカウンタＢ６９にはライトフレームカウントＢ信号３０３が入力されている。
図５に示すように、ライトフレームカウンタＡ６３のカウント値が０でＲＤ＿ＳＹＮＣ３０４が発生すると、リードフレームカウンタＡ６８は、強制的にカウント値を”０”にリセットする。また、ライトフレームカウンタＢ６４のカウント値が０でＲＤ＿ＳＹＮＣ３０４が発生すると、リードフレームカウンタＢ６９は、強制的にカウント値を”０”にリセットする。
ＭＬＡ駆動装置１１内のノイズ等によってカウントミスが生じたり余分にカウント動作が行われることによりライトフレームカウンタおよびリードフレームカウンタのカウント値が途中でずれてしまう可能性があるが、このように、リードフレームカウンタＡ６８およびリードフレームカウンタＢ６９を、強制的にリセットをかけるように構成すれば、各カウンタの同期を回復することができる。
【００５９】
図６は、書き込みアドレス発生器７０の構成を示すブロック図である。第１フレーム用書き込みアドレス発生器７１は、フレーム信号発生器６０からのライトフレームカウントＡ信号３０２、ライトブロックカウント信号３０１およびメモリ制御信号発生器９０からの書き込み終了信号２０９を用いて、書き込みデータバッファ２２から第１フレーム用のデータをフレームメモリ２３内の所定のブロックに書き込むためのアドレスを生成し、第１フレーム用アドレス信号（ＷＲ＿１ｓｔ）４００として出力する。
すなわち、第１フレーム用書き込みアドレス発生器７１は、フレームカウントＡ信号３０２またはライトブロックカウント信号３０１の値が変化すると、フレームカウントＡ信号３０２の値およびライトブロックカウント信号３０１の値に応じたアドレスを生成する。このアドレスは、フレームメモリ２３におけるフレームカウントＡ信号３０２の値およびライトブロックカウント信号３０１の値に応じたブロック（ブロック１〜ブロック５のいずれか）の先頭アドレスである。以後、第１フレーム用書き込みアドレス発生器７１は、書き込み終了信号２０９が発生するとアドレスを更新する。
【００６０】
また、第２フレーム用書き込みアドレス発生器７２は、フレーム信号発生器６０からのライトフレームカウントＢ信号３０３、ライトブロックカウント信号３０１およびメモリ制御信号発生器９０からの書き込み終了信号２０９を用いて、書き込みデータバッファ２２から第２フレーム用のデータをフレームメモリ２３内の所定のブロックに書き込むためのアドレスを生成し、第２フレーム用アドレス信号（ＷＲ＿２ｎｄ）４０１として出力する。
すなわち、第２フレーム用書き込みアドレス発生器７２は、フレームカウントＢ信号３０３またはライトブロックカウント信号３０１の値が変化すると、フレームカウントＢ信号３０３の値およびライトブロックカウント信号３０１の値に応じたアドレスを生成する。このアドレスは、フレームメモリ２３におけるフレームカウントＢ信号３０３の値およびライトブロックカウント信号３０１の値に応じたブロック（ブロック６〜ブロック１４のいずれか）の先頭アドレスである。以後、第２フレーム用書き込みアドレス発生器７２は、書き込み終了信号２０９が発生するとアドレスを更新する。
なお、ライトブロックカウント信号３０１、ライトフレームカウントＡ信号３０２およびライトフレームカウントＢ信号３０３は、図１に示された書き込み用フレーム信号２０６に相当する。また、第１フレーム用アドレス信号４００および第２フレーム用アドレス信号４０１は、図１に示された書き込みアドレス信号に相当する。
【００６１】
図７は、第１フレーム用書き込みアドレス発生器７１の動作を説明するためのタイミング図である。図７において、
（Ａ）は、ライトフレームカウントＡ信号３０２を示す。
（Ｂ）は、ライトブロックカウント信号３０１を示す。
（Ｃ）〜（Ｇ）は、フレームメモリ２３を１４のブロックに分割した場合の第１フレームのデータを書き込むための５つのブロックであるブロック１〜ブロック５のデータの書き込み状態を示す。
ＷＲ＿Ｕ１１，ＷＲ＿Ｕ１２，ＷＲ＿Ｕ１３，ＷＲ＿Ｕ１４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域における第１フレーム用データを書き込むことを示し、ＷＲ＿Ｌ１１，ＷＲ＿Ｌ１２，ＷＲ＿Ｌ１３，ＷＲ＿Ｌ１４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域における第１フレーム用データを書き込むことを示す。
【００６２】
次に、図７を参照して第１フレーム用書き込みアドレス発生器７１が生成するアドレスについて具体的に説明する。
図７に示すように、第１フレーム用書き込みアドレス発生器７１は、ライトフレームカウントＡ信号３０２の値が０で、ライトブロックカウント信号３０１の値が０のときに、ブロック１の領域を指示するアドレスを生成する（図７における（Ｃ）のＷＲ＿Ｕ１１の期間参照）。従って、ブロック１からデータの書き込みが開始される。そして、書き込み終了信号２０９が発行される毎にアドレスを更新し、ブロック１内の各アドレスにデータが書き込まれるようにする。続いて、ライトブロックカウント信号３０１の値が１になると、第１フレーム用書き込みアドレス発生器７１は、ブロック２の領域を指示するアドレスを生成し、ブロック２へ書き込みが開始されるようにする（図７における（Ｄ）のＷＲ＿Ｕ１２の期間参照）。そして、書き込み終了信号２０９が発行される毎にアドレスを更新し、ブロック２内の各アドレスにデータが書き込まれるようにする。
【００６３】
従って、第１フレーム用書き込みアドレス発生器７１から、１回の書き込み終了信号２０９が発行される前に、第１フレーム用アドレス信号４００として１つのアドレスが出力される。第１フレーム用アドレス信号４００は、書き込みアドレス信号２１２としてメモリ制御信号発生器９０に入力される。メモリ制御信号発生器９０は、書き込みアドレス信号２１２によるアドレスをメモリアドレス信号２１５としてフレームメモリ２３に与え、同時にライト信号をメモリデバイス制御信号２１４としてフレームメモリ２３に与える。従って、フレームメモリ２３の該当アドレスにデータが書き込まれる。
【００６４】
以後、このようにライトフレームカウントＡ信号３０２の値とライトブロックカウント信号３０１の値にもとづいて、書き込みを行うブロックのアドレスが生成される。
以上のようにして、第１フレーム用書き込みアドレス発生器７１は、ライトフレームカウントＡ信号３０２の値（０〜４）とライトブロックカウント信号３０１の値（０〜７）にもとづいて、図７に示すような書き込みが行われるようにブロックアドレスを生成する。
【００６５】
図８〜図１０は、第２フレーム用書き込みアドレス発生器７２の動作を説明するためのタイミング図である。図８〜図１０において、
（Ａ）は、ライトフレームカウントＢ信号３０３を示す。
（Ｂ）は、ライトブロックカウント信号３０１を示す。
（Ｃ）〜（Ｋ）は、フレームメモリ２３を１４のブロックに分割した場合の第２フレームのデータを書き込むための９つのブロックであるブロック６〜ブロック１４のデータの書き込み状態を示す。
ＷＲ＿Ｕ２１，ＷＲ＿Ｕ２２，ＷＲ＿Ｕ２３，ＷＲ＿Ｕ２４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域における第２フレーム用データを書き込むことを示し、ＷＲ＿Ｌ２１，ＷＲ＿Ｌ２２，ＷＲ＿Ｌ２３，ＷＲ＿Ｌ２４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域における第２フレーム用データを書き込むことを示す。
【００６６】
次に、図８〜図１０を参照して第２フレーム用書き込みアドレス発生器７２が生成するアドレスについて具体的に説明する。
図８に示すように、第２フレーム用書き込みアドレス発生器７２は、ライトフレームカウンタＢの値が０で、ライトブロックカウンタの値が０のときに、ブロック６の領域を指示するアドレスを生成する（図８の（Ｃ）のＷＲ＿Ｕ２１の期間参照）。従って、ブロック６から書き込みが開始される。そして、書き込み終了信号２０９が発行される毎にアドレスを更新し、ブロック６内の各アドレスにデータが書き込まれるようにする。続いて、ライトブロックカウント信号３０１の値が１になると、ブロック７の領域を指示するアドレスを生成し、ブロック７への書き込みが開始されるようにする（図８における（Ｄ）のＷＲ＿Ｕ２２の期間参照）。そして、書き込み終了信号２０９が発行される毎にアドレスを更新し、ブロック２内の各アドレスにデータが書き込まれるようにする。
【００６７】
従って、第２フレーム用書き込みアドレス発生器７２からも、１回の書き込み終了信号２０９が発行される前に、第２フレーム用アドレス信号４０１として１つのアドレスが出力される。第２フレーム用アドレス信号４０１は、書き込みアドレス信号２１２としてメモリ制御信号発生器９０に入力される。メモリ制御信号発生器９０は、第１フレーム用書き込みアドレス発生器７１からの第１フレーム用アドレス信号４００によるアドレスをフレームメモリ２３に出力した後に、書き込みアドレス信号２１２によるアドレスをメモリアドレス信号２１５としてフレームメモリ２３に与える（図２における（Ｉ）メモリアドレス信号参照）。同時に、ライト信号をメモリデバイス制御信号２１４としてフレームメモリ２３に与える。従って、フレームメモリ２３の該当アドレスにデータが書き込まれる。そして、メモリ制御信号発生器９０は、第２フレーム用書き込みアドレス発生器７２からの第２フレーム用アドレス信号４０１によるアドレスをフレームメモリ２３に出力すると、書き込み終了信号２０９を発行する（図２における（Ｆ）参照）。
【００６８】
以後、このようにライトフレームカウントＢ信号３０３の値とライトブロックカウント信号３０１の値にもとづいて書き込みを行うブロックのアドレスが生成される。
以上のようにして、第２フレーム用書き込みアドレス発生器７２は、ライトフレームカウントＢ信号３０３の値（０〜８）とライトブロックカウント信号３０１の値（０〜７）とにもとづいて、図８〜図１０に示すような書き込みが行われるようにブロックアドレスを生成する。
【００６９】
図１１は、読み出しアドレス発生器８０の構成を示すブロック図である。
図１１に示す上画面用読み出しアドレス発生器８１および下画面用読み出しアドレス発生器８２は、フレーム信号発生器６０からのリードフレームカウントＡ信号３０７、リードフレームカウントＢ信号３０８、サブフレームカウント信号３０６、およびメモリ制御信号発生器９０からの読み出し終了信号２１１を用いて、上画面用データと下画面用データをフレームメモリ２３の所定のブロックから読み出すためのアドレスを生成し、それぞれ上画面用読み出しアドレス信号５００および下画面用読み出しアドレス信号５０１として出力する。
すなわち、上画面用読み出しアドレス発生器８１および下画面用読み出しアドレス発生器８２は、リードフレームカウントＡ信号３０７、リードフレームカウントＢ信号３０８またはサブフレームカウント信号３０６の値が変化すると、リードフレームカウントＡ信号３０７またはリードフレームカウントＢ信号３０８の値とサブフレームカウント信号３０６の値とに応じたアドレスを生成する。このアドレスは、リードフレームカウントＡ信号３０７またはリードフレームカウントＢ信号３０８の値とサブフレームカウント信号３０６の値とに応じたブロック（ブロック１〜ブロック１４のいずれか）の先頭アドレスである。
なお、サブフレームカウント信号３０６、リードフレームカウントＡ信号３０７およびリードフレームカウントＢ信号３０８は、図１に示された読み出し用フレーム信号に相当する。また、上画面用読み出しアドレス信号５００および下画面用読み出しアドレス信号５０１は、図１に示された読み出しアドレス信号２１３に相当する。
【００７０】
図１２〜図１５は、上画面用読み出しアドレス発生器８１が生成するアドレスを説明するためのタイミング図である。図１２において、
（Ａ）は、リードフレームカウントＡ信号３０７を示す。
（Ｂ）は、サブフレームカウント信号３０６を示す。
（Ｃ）〜（Ｇ）は、フレームメモリ２３を１４のブロックに分割した場合のブロック１からブロック５のデータの読み出し状態を示す。
また、図１３〜図１５において、
（Ａ）は、リードフレームカウントＢ信号３０８を示す。
（Ｂ）は、サブフレームカウント信号３０６を示す。
（Ｃ）〜（Ｋ）は、フレームメモリ２３を１４のブロックに分割した場合のブロック６からブロック１４のデータの読み出し状態を示す。
図１２〜図１５において、ＲＤ＿Ｕ１，ＲＤ＿Ｕ２，ＲＤ＿Ｕ３，ＲＤ＿Ｕ４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域のデータを読み出すことを示し、ＲＤ＿Ｌ１，ＲＤ＿Ｌ２，ＲＤ＿Ｌ３，ＲＤ＿Ｌ４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域のデータを読み出すことを示す。
【００７１】
次に、図１２を参照して上画面用読み出しアドレス発生器８１におけるブロック１〜ブロック５からの上画面用データの読み出し方法について具体的に説明する。
リードフレームカウンタＡの値が０で、サブフレームカウンタの値が０のときに、上画面用読み出しアドレス発生器８１は、ブロック１から上画面のＵ１領域のデータを読み出すようにアドレスを生成し（図１２（Ｃ）におけるリードフレームカウントＡが０、サブフレームカウントが０の時のＲＤ＿Ｕ１の期間参照）、読み出し終了信号２１１が発行される毎にアドレスを更新し、ブロック１内の各アドレスからデータが読み出されるようにする。また、ブロック２から上画面のＵ２の領域のデータを読み出すようにアドレスを生成し（図１２（Ｄ）におけるリードフレームカウントＡが０、サブフレームカウントが０の時のＲＤ＿Ｕ２の期間参照）、読み出し終了信号２１１が発行される毎にアドレスを更新し、ブロック２内の各アドレスからデータが読み出されるようにする。同様に、上画面用読み出しアドレス発生器８１は、ブロック３から上画面のＵ３の領域のデータが、ブロック４から上画面のＵ４の領域のデータが読み出されるようにアドレスを生成する（図１２における（Ｅ），（Ｆ）のリードフレームカウントＡが０、サブフレームカウントが０の時のＲＤ＿Ｕ３、ＲＤ＿Ｕ４の期間参照）。
【００７２】
メモリ制御信号発生器９０は、それらのアドレスをメモリアドレス信号２１５として順次フレームメモリ２３に与える。また、各メモリアドレス信号２１５に同期して、リード信号をメモリデバイス制御信号２１４としてフレームメモリ２３に与える。よって、フレームメモリ２３から、順次、領域Ｕ１，Ｕ２，Ｕ３，Ｕ４の該当データが読み出される。
【００７３】
続いて、サブフレームカウント値が１になると、ブロック２、ブロック３、ブロック４からそれぞれ上画面のＵ２，Ｕ３，Ｕ４の領域のデータを読み出すためのアドレスを生成する（図１２（Ｄ），（Ｅ），（Ｆ）におけるリードフレームカウンタＡが０、サブフレームカウンタが１の時のＲＤ＿Ｕ２，ＲＤ＿Ｕ３，ＲＤ＿Ｕ４の期間参照）。
以後、上画面用読み出しアドレス発生器８１は、図１２に示すように、リードフレームカウントＡ信号３０７の値（０〜９）とサブフレームカウント信号３０６の値（０〜３）にもとづいて読み出しを行うブロックのアドレスを生成する。
【００７４】
次に、図１２〜図１５を参照して上画面用読み出しアドレス発生器８１におけるブロック６〜１４からの上画面用データの読み出し方法について説明する。
リードフレームカウンタＢの値が０で、サブフレームカウンタの値が０のときには、上画面用のデータの読み出しはブロック６〜１４から行われず、ブロック１〜５から行われる（図１２および図１３におけるリードフレームカウンタＢが０、サブフレームカウンタが０の時の期間参照）。リードフレームカウンタＢの値が０で、サブフレームカウンタの値が１になると、上画面用読み出しアドレス発生器８１は、ブロック６から上画面のＵ１領域のデータを読み出すようにアドレスを生成し（図１３（Ｃ）におけるリードフレームカウントＢが０、サブフレームカウントが１の時のＲＤ＿Ｕ１の期間参照）、読み出し終了信号２１１が発行される毎にアドレスを更新し、ブロック６内の各アドレスからデータが読み出されるようにする。サブフレームカウント値が２のときは、ブロック６，７からそれぞれ上画面のＵ１，Ｕ２の領域のデータを読み出すためのアドレスを生成する（図１３（Ｃ），（Ｄ）におけるリードフレームカウントＢが０、サブフレームカウントが２の時のＲＤ＿Ｕ１，ＲＤ＿Ｕ２の期間参照）。
なお、上画面用読み出しアドレス発生器８１からのアドレスを入力したときのメモリ制御信号発生器９０の動作は上述したとおりである。
【００７５】
以後、上画面用読み出しアドレス発生器８１は、図１３〜図１５に示すようにリードフレームカウントＢ信号３０８の値（０〜１７）とサブフレームカウント信号３０６の値（０〜３）にもとづいて読み出しを行うブロックのアドレスを生成する。
以上のようにして、上画面用読み出しアドレス発生器８１は、リードフレームカウントＡ信号３０７の値、リードフレームカウントＢ信号３０８の値およびサブフレームカウント信号３０６の値にもとづいて、図１２〜図１５に示したようなブロックアドレスを生成する。
【００７６】
また、下画面用読み出しアドレス発生器８２も、上画面用読み出しアドレス発生器８１と同様に、リードフレームカウントＡ信号３０７の値（０〜９）、リードフレームカウントＢ信号３０８の値（０〜１７）およびサブフレームカウント信号３０６の値（０〜３）にもとづいて、図１２〜図１５においてＲＤ＿Ｌ１，ＲＤ＿Ｌ２，ＲＤ＿Ｌ３，ＲＤ＿Ｌ４で示されるブロックからそれぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域のデータを読み出すようにアドレスを生成する。
【００７７】
メモリ制御信号発生器９０は、上画面用読み出しアドレス発生器８１からの上画面用読み出しアドレス信号５００をフレームメモリ２３に供給した後に、下画面用読み出しアドレス信号５０１による各アドレスをメモリアドレス信号２１５として順次フレームメモリ２３に与える（図２における（Ｉ）メモリアドレス信号参照）。また、各メモリアドレス信号２１５に同期して、リード信号をメモリデバイス制御信号２１４としてフレームメモリ２３に与える。よって、フレームメモリ２３から、順次、領域Ｌ１，Ｌ２，Ｌ３，Ｌ４の該当データが読み出される。そして、メモリ制御信号発生器９０は、下画面用読み出しアドレス信号５０１による各アドレスをフレームメモリ２３に出力したら、読み出し終了信号２１１を発行する（図２における（Ｈ）参照）。
【００７８】
以上に説明したように、書き込みアドレス発生器７０は、フレーム信号発生器６０で生成されるライトブロックカウント信号３０１、ライトフレームカウントＡ信号３０２およびライトフレームカウントＢ信号３０３にもとづいてデータを書き込むべきブロックのアドレスを生成する。また、読み出しアドレス発生器８０は、フレーム信号発生器６０で生成されるリードフレームカウントＡ信号３０７、リードフレームカウントＢ信号３０８およびサブフレームカウント信号３０６にもとづいて読み出しを行うブロックのアドレスを生成する。
【００７９】
これらの各カウント信号を生成するフレーム信号発生器６０は、ライトフレームカウントＡ信号３０２の順序（０〜４）とライトフレームカウントＢ信号３０３の順序（０〜８）に対するリードフレームカウントＡ信号３０７の順序（０〜９）とリードフレームカウントＢ信号３０８の順序（０〜１７）とが、正しい順序になるように同期をとりながら各カウント信号を生成する。
従って、上述した構成によるメモリコントロール回路２４Ａによって、フレームメモリを１４ブロックに分割した場合の各ブロックに対する書き込み動作および読み出しの動作が、図２１に示した順序の通り規則正しく行われる。
【００８０】
【発明の効果】
以上に述べたようにように、本発明によれば、液晶表示装置の駆動装置を、書き込みフレーム／ブロック番号生成手段および読み出しフレーム番号生成手段がそれぞれ独自にメモリのブロックにおけるデータの書き込み先および読み出し先を生成し、調停手段がメモリへの書き込み動作とメモリからの読み出し動作を調停するように構成したので、メモリ制御手段が書き込み制御を開始する際にそのブロックからの読み出し制御が完了しているか否か判定したり、読み出し制御を開始する際にそのブロックへの書き込みが終了しているか否か判定したりする必要がなく、メモリコントロール回路の構成を簡略化できる。
【００８１】
また、読み出しフレーム番号生成手段が入力フレーム番号と同期がとられた表示フレーム番号を生成するように構成されている場合には、ノイズ等によってカウントミスが生じたり余分にカウント動作が行われることにより入力フレーム番号および表示フレーム番号のカウント値が途中でずれてしまって表示画像が欠落したり不正表示がなされるといったことは防止される。
【図面の簡単な説明】
【図１】 この発明におけるＭＬＡ駆動装置におけるメモリコントロール回路の一例を示すブロック図である。
【図２】 図１に示されたメモリライトリード調停回路およびメモリ制御信号発生器の動作を説明するためのタイミング図である。
【図３】 図１に示されたフレーム信号発生器の構成を示すブロック図である。
【図４】 図１に示されたフレーム信号発生器の動作を説明するためのタイミング図である。
【図５】 図４の一部を拡大して示すタイミング図である。
【図６】 図１に示された書き込みアドレス発生器の構成を示すブロック図である。
【図７】 図６に示された第１フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図８】 図６に示された第２フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図９】 図６に示された第２フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図１０】 図６に示された第２フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図１１】 図１に示された読み出しアドレス発生器の構成を示すブロック図である。
【図１２】 図１１に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図１３】 図１１に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図１４】 図１１に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図１５】 図１１に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図１６】 ＭＬＡ法による液晶表示装置の列電極に印加される電圧波形のシーケンスの決め方を示す説明図である。
【図１７】 ＭＬＡ法を実現する駆動装置を搭載した液晶表示装置の一例を示すブロック図である。
【図１８】 ＭＬＡ駆動装置の内部構成を示すブロック図である。
【図１９】 従来のＭＬＡ駆動装置の動作を説明するためのタイミング図である。
【図２０】 液晶表示装置の表示画面を上下それぞれ４つの領域に分割した様子を示す説明図である。
【図２１】 従来の他のＭＬＡ駆動装置の動作を説明するためのタイミング図である。
【符号の説明】
２４Ａ メモリコントロール回路
５０ メモリライトリード調停回路
６０ フレーム信号発生器
７０ 書き込みアドレス発生器
８０ 読み出しアドレス発生器
９０ メモリ制御信号発生器
【発明の属する技術分野】
本発明は、高速で応答する液晶表示装置を駆動するのに適した液晶表示装置の駆動装置に関する。特に、複数ライン同時選択法によって駆動される液晶表示装置に適した駆動装置に関する。
【０００２】
【従来の技術】
ＳＴＮ液晶素子は、印加電圧の実効値に依存して応答する液晶表示素子であるが、高速応答するＳＴＮ液晶表示素子を用いると、オン状態とオフ状態との間で光学的変化が小さくなりコントラストが低下するという現象、いわゆるフレーム応答が発生する。従って、液晶表示素子を駆動するのに、単純な線順次駆動法を用いたのでは、ＳＴＮ液晶素子の駆動の高速化には限界がある。
【０００３】
ＳＴＮ液晶素子をより高速に駆動するために、複数ライン同時選択法（ＭＬＡ法）が提案されている。ＭＬＡ法は、複数の走査電極（行電極）を一括して選択して駆動する方法である。ＭＬＡ法では、データ電極（列電極）に供給される列表示パターンを独立に制御するために、同時に駆動される各行電極には所定の電圧パルス列が印加される。
各行電極に印加される電圧パルス電圧群（選択パルス群）は、Ｌ行Ｋ列の行列で表すことができる。以下、この行列を選択行列（Ａ）という。Ｌは同時選択数である。電圧パルス電圧群は、互いに直交するベクトルの群として表される。従って、それらのベクトルを要素として含む行列は直交行列となる。行列内の各行ベクトルは互いに直交である。直交行列において、各行は液晶表示素子の各ラインに対応する。例えば、Ｌ本の選択ラインの中の第１番目のラインに対して、選択行列（Ａ）の第１番目の要素が適用される。すなわち、１列目の要素、２列目の要素の順に選択パルスが、第１番目の行電極に印加される。
【０００４】
図１６は、列電極に印加される電圧波形のシーケンスの決め方を示す説明図である。ここでは、選択行列（Ａ）として４行４列のアダマール行列を例にとる。図１６における選択行列（Ａ）において、「１」は正の選択パルス、「−１」は負の選択パルスを意味する。
列電極ｉ，ｊにおいて表示されるべき表示データが図１６（ａ）に示すようになっているとする。すると、列表示パターンは、図１６（ｂ）に示すようなベクトル（ｄ）で表される。図１６（ｂ）において、「−１」はオン表示に対応し、「１」はオフ表示に対応する。列電極ｉ，ｊに順次印加されるべき電圧パターンは図１６（ｂ）に示すベクトル（ｖ）のようになる。このベクトルは、列表示パターン（画像表示パターン）とそれに対応する行選択パターンとについてビットごとに排他的論理和をとり、それらの結果の和をとったものに対応する。その波形は、図１６（ｃ）に示されたようになる。図１６（ｃ）において、縦軸は列電極に印加される電圧、横軸は時間を示しているが、それらの単位は任意である。
【０００５】
ＭＬＡ法によって液晶表示装置を駆動する場合、液晶表示素子のフレーム応答を抑制するために、１表示サイクル内で電圧印加素子は分散していることが望ましい。そのために、具体的には、例えば、同時選択される第１番目の行電極群（以下、サブグループという。）に対するベクトル（ｖ）の第１番目の要素が印加され、次に、同時選択される第２番目のサブグループに対する第１番目の要素が印加されるといったシーケンスが実行される。
【０００６】
ところで、液晶表示素子を駆動する波形の基本的なパルス幅は、走査線の多重度や表示の見やすさの観点から、１０〜数１０μｓｅｃ程度に決められることが多い。従って、液晶表示素子側の１表示サイクルの周波数は、７０〜２００Ｈｚ程度になることが多い。一方、入力される画像信号の周波数は６０Ｈｚ程度であることが多い。従って、液晶駆動装置において、入力信号の速度と液晶表示素子側に出力される信号の速度との調整を図る必要がある。
【０００７】
この調整は、一般的にメモリによって実現される。すなわち、入力画像データを一旦メモリに書き込み、書き込み動作と非同期に、書き込まれたデータを読み出すことによって実現される。例えば、入力画像信号の周波数が６０Ｈｚであり、液晶表示素子側の１表示サイクルの周波数が１２０Ｈｚである場合には、１画面分のデータのメモリ書き込みに対して、メモリから２回の読み出しがなされる必要がある。ＭＬＡ法による場合には、１画面分のデータをＫ回取り扱う必要があるので、結局、１画面分のデータのメモリ書き込みに対して、メモリから２Ｋ回の読み出しがなされる必要がある。
【０００８】
ＭＬＡ法においては、表示フレーム期間において同一の表示データを分散して複数回利用する。このため、同一のデータを一定期間保持する必要があり、メモリを備えることが必須となる。従って、表示情報量が多くなればなるほど多くのメモリを用意する必要があり、ＶＧＡ，ＳＶＧＡ，ＸＧＡなどの高密度表示に対してＭＬＡ法を適用するには、新たなメモリコントロール方式が必要となってくる。
【０００９】
メモリコントロール方式に関する従来技術を説明する。ここでは、階調方式としてＦＲＣ（Ｆｒａｍｅ Ｒａｔｅ Ｃｏｎｔｒｏｌ）法を採用し、振幅変調、パルス幅変調などを併用しないシステムを例に説明する。従来のＳＴＮの駆動方式である線順次駆動法（ＡＰＴまたはＩＡＰＴ）においては、各画素の表示データは表示フレーム内で１度だけ用いられるだけである。従って、入力フレームと出力フレームが同期している場合には、以下の大きさのメモリがあれば表示可能であり、簡単なメモリ管理でデータを管理できる。
【００１０】
この表で、１画面駆動とは、画面を連続した１スキャンで走査する駆動方法をいい、２画面駆動とは、画面の上側と下側とをそれぞれ独立した１スキャンで走査する駆動方法をいう。「入力＝２出力フレーム」とは、入力１フレームが出力２フレームに対応することをいうが、出力フレームで出力されるデータは、ＦＲＣ階調処理によって、２フレームで互いに異なるものとなる。
【００１２】
一般に、線順次駆動法の１画面駆動では、メモリからの読み出しフレームの長さのｎ倍（ｎは自然数）にメモリへの書き込みフレームの長さを一致させる場合、ｎ画面分のメモリを用意すれば駆動できる。これは、メモリからデータを１回読み出した時点で直ちに次のデータをメモリに書き込む処理ができるためである。特に、出力フレームと入力フレームとが一致する場合には、メモリからの読み出しとメモリへの書き込みの速度が一致するため、さらに１画面分のメモリを省略できる特別なケースになる。すなわち、出力フレームと入力フレームとが一致する場合にはメモリは必要ない。ただし、この場合でも、入力フレームと出力フレームとが同期しない非同期型では１画面分のメモリが必要になる。
２画面駆動を行う場合には、１画面駆動の場合に比べて、上画面と下画面とで、位相を半周期ずらすことにより、１／２画面分の節約が可能になる。特に、入力１フレームが出力２フレームに対応する場合には、メモリからの読み出しとメモリへの書き込みの速度が一致するため、さらに１画面分のメモリを省略できる特別なケースとなり、１／２画面分のメモリがあればよい。
【００１３】
一方、ＭＬＡ法においては、フレーム内でそれぞれの画素のデータは何度か（Ｌ＝４では４回、Ｌ＝７では８回）用いられるため、メモリからデータを１回読みだした時点で直ちに次のデータをメモリに書き込むという処理ができない。従って、メモリのリードとライトを厳密に管理しつつデータを保持する必要があり、従来の駆動法に比べてメモリの必要量が多くなる。
【００１４】
以下、ＭＬＡ法におけるメモリ管理方法について説明する。
図１７は、ＭＬＡ法を実現する駆動装置を搭載した液晶表示装置１０の一例を示すブロック図である。図１７において、ＭＬＡ駆動装置１１は、画像データ１００、およびドットクロック信号、垂直同期信号、水平同期信号、画像データ１００の有効期間を示すデータ・イネーブル信号等の制御信号１０１を入力し、液晶パネル１５の上画面用のカラムデータ信号１０２およびカラムドライバ制御信号１０３と、液晶パネル１５の下画面用のカラムデータ信号１０６およびカラムドライバ制御信号１０７を生成する。そして、ＭＬＡ駆動装置１１は、カラムデータ信号１０２およびカラムドライバ制御信号１０３を上画面用カラムドライバ１２に出力し、カラムデータ信号１０６およびカラムドライバ制御信号１０７を下画面用カラムドライバ１３に出力する。また、ロウ選択パターン信号１０４とロウドライバ制御信号１０５とをロウドライバ１４に出力する。上画面用カラムドライバ１２、下画面用カラムドライバ１３およびロウドライバ１４は、入力した信号に応じた電圧を、液晶パネル１５の列電極および行電極に印加する。
【００１５】
図１８は、ＭＬＡ駆動装置１１の内部構成を示すブロック図である。図に示すように、ＭＬＡ駆動装置１１に入力される階調情報を持った画像データ１００は、フレーム変調回路２１に入力される。フレーム変調回路２１は、入力した画像データ１００を各表示フレームごとにオン／オフ１ビットのデータに変換して書き込みデータバッファ２２に出力する。書き込みデータバッファ２２は、入力されたデータが所定のビット分貯まるとフレームメモリ２３にデータを書き込む。フレームメモリ２３に書き込まれたデータは、ＭＬＡ駆動するため複数回読み出されるまでここで保持される。
【００１６】
フレームメモリ２３から読み出されたデータは、読み出しデータバッファ２５に入力される。読み出しデータバッファ２５は、次段のカラムデータ信号発生器２６においてＭＬＡ演算処理が行えるようなデータフォーマットに入力データを変換する。カラムデータ信号発生器２６は、ロウ選択パターン発生器２８からのロウ選択パターンと読み出しデータバッファ２５の出力とについてＭＬＡ演算処理を行い、液晶パネル１５の列電極に印加するべき電圧値レベルを決定し、それらを上画面用カラムデータ信号１０２、下画面用カラムデータ信号１０６として、それぞれ上画面用カラムドライバ１２、下画面用カラムドライバ１３に出力する。ロウ選択パターン発生器２８からのロウ選択パターン１０４は、ロウドライバ１４に供給される。
【００１７】
ドライバ制御信号発生器２９は、上画面用カラムドライバ１２，下画面用カラムドライバ１３およびロウドライバ１４にカラムドライバ制御信号１０３，１０７およびロウドライバ制御信号１０５を与えてそれらの駆動タイミングを制御する。メモリコントロール回路２４は、書き込みデータバッファ２２からフレームメモリ２３へのデータの書き込みとフレームメモリ２３から読み出しデータバッファ２５へのデータの読み出しの制御を行う。また、タイミングコントロール回路２７は、ドットクロック信号、垂直同期信号、水平同期信号、画像データ１００の有効期間を示すデータ・イネーブル信号等の制御信号１０１を入力し、これらの信号からＭＬＡ駆動装置１１の内部で必要な制御信号を生成する。
【００１８】
次に、フレームメモリ２３のブロック分けについて説明する。上述したように、ＭＬＡ駆動においては、フレームメモリ２３に書き込まれたデータは、複数回読み出されるので、その間、書き込まれたデータは保持されていなければならない。従って、フレームメモリ２３を書き込み用のブロックと読み出し用のブロックとに分割する手法が用いられる。フレームメモリ２３の最も単純なブロック分けの例を図１９のタイミング図を参照して説明する。
【００１９】
図１９は、以下に示す駆動条件の場合のタイミング図である。
（１）ＭＬＡ駆動装置１１を持つ液晶表示装置１０は、図１７に示された構成のように表示画面の上半分と下半分がそれぞれ上画面用カラムドライバ１２と下画面用カラムドライバ１３により同時に駆動されるデュアルスキャン方式のものである。
（２）入力される１フレームの画像データ１００は、表示画面の上半分のデータに続いて下半分のデータが送られてくる。
（３）入力フレームの周波数に対して、出力フレームの周波数は２倍である。例えば、入力フレーム周波数６０Ｈｚに対して出力フレーム周波数は１２０Ｈｚである。
（４）４ライン同時選択（Ｌ＝４）のＭＬＡ駆動である。この場合、フレームメモリ２３に書き込まれたデータは４回読み出され、ＭＬＡ演算され上画面用カラムドライバ１２および下画面用カラムドライバ１３に送られる。
ここでは、４回の読み出しが行われる期間を１サブフレーム，２サブフレーム，３サブフレーム，４サブフレームと呼ぶことにする。
【００２０】
図１９において、
（Ａ）は、ＭＬＡ駆動装置１１に入力される垂直同期信号（ＶＳＹＮＣ）および入力フレーム番号を示す。
（Ｂ）は、ＭＬＡ駆動装置１１に入力される画像データ（Ｕは上画面データ、Ｌは下画面データ）１００を示す。
（Ｃ）は、ＭＬＡ駆動装置１１から出力される表示データの出力フレーム番号を示す。
（Ｄ）は、ＭＬＡ駆動装置１１から出力される表示データのサブフレーム番号を示す。
（Ｅ）〜（Ｌ）は、フレームメモリ２３を８つに分割した場合の各ブロックにおける書き込み動作および読み出し動作の状態を示す。
ＷＲ＿Ｕ１は上画面の第１フレーム用データを書き込むこと、ＷＲ＿Ｕ２は上画面の第２フレーム用データを書き込むこと、ＷＲ＿Ｌ１は下画面の第１フレーム用データを書き込むこと、ＷＲ＿Ｌ２は下画面の第２フレーム用データを書き込むことをそれぞれ示す。また、ＲＤ＿１，ＲＤ＿２，ＲＤ＿３，ＲＤ＿４は、上画面または下画面のデータを４回読み出すことを示す。
【００２１】
ＭＬＡ駆動装置１１に入力される階調情報を持った画像データ１００は、フレーム変調回路２１に入力される。フレーム変調回路２１は、入力した画像データ１００をオン／オフ１ビットのデータに変換する。この例では、出力フレーム周波数が入力フレーム周波数の２倍であるため、フレーム変調回路２１は、１入力フレームの画像データ１００から２出力フレーム分のオン／オフ１ビットのデータへの変換を行う必要がある。従って、フレーム変調回路２１から２フレーム分のオン／オフデータが書き込みデータバッファ２２に出力される。書き込みデータバッファ２２は、入力されたデータが所定のビット数分貯まるとフレームメモリ２３の所定のブロックに書き込む。２つの出力フレームのデータのうち第１出力フレームのデータがブロック１に書き込まれ（図１９における（Ｅ）ブロック１のＷＲ＿Ｕ１の期間参照）、第２出力フレームのデータがブロック２に書き込まれる（図１９における（Ｆ）ブロック２のＷＲ＿Ｕ２の期間参照）。入力データが上画面用のデータから下画面用のデータに変わると、第１出力フレームのデータがブロック３に書き込まれ（図１９における（Ｇ）ブロック３のＷＲ＿Ｌ１の期間参照）、第２出力フレームのデータがブロック４に書き込まれる（図１９における（Ｈ）ブロック４のＷＲ＿Ｌ２の期間参照）。
【００２２】
次の入力フレームに対して（図１９における（Ａ）ＶＳＹＮＣの入力フレーム２の領域）、第１出力フレームのデータがブロック５に書き込まれ（図１９における（Ｉ）ブロック５のＷＲ＿Ｕ１の期間参照）、第２出力フレームのデータがブロック６に書き込まれる（図１９における（Ｊ）ブロック６のＷＲ＿Ｕ２の期間参照）。入力データが上画面用のデータから下画面用のデータに変わると、第１出力フレームのデータがブロック７に書き込まれ（図１９における（Ｋ）ブロック７のＷＲ＿Ｌ１の期間参照）、第２出力フレームのデータがブロック８に書き込まれる（図１９における（Ｌ）ブロック８のＷＲ＿Ｌ２の期間参照）。
【００２３】
そして、次の入力フレーム（図１９における（Ａ）ＶＳＹＮＣの入力フレーム３の領域）では、第１出力フレームのデータがブロック１に書き込まれ、第２出力フレームのデータがブロック２に書き込まれて、入力フレーム１の場合と同様となる。
【００２４】
各ブロックに書き込まれたデータの読み出しは以下のように行われる。第１出力フレーム用の上画面データがブロック１から、また、下画面データがブロック３から読み出し開始されるが、各ブロックから４回読み出しが繰り返される（図１９における（Ｅ）ブロック１のＲＤ＿１〜ＲＤ＿４、および（Ｇ）ブロック３のＲＤ＿１〜ＲＤ＿４の期間参照）。次に、第２出力フレーム用の上画面データがブロック２から、また、下画面データがブロック４から読み出されるが、各ブロックから４回読み出しが繰り返される（図１９における（Ｆ）ブロック２のＲＤ＿１〜ＲＤ＿４、および（Ｈ）ブロック４のＲＤ＿１〜ＲＤ＿４の期間参照）。以後、図１９に示すように、ブロック５およびブロック７から、次いでブロック６およびブロック８から読み出しが行われる。
【００２５】
以上のように、半画面分の容量を持つブロックを１単位として８ブロックでフレームメモリ２３を構成すれば、メモリへのデータの書き込みと読み出しは、それぞれ別のブロックで行われるので、４回の読み出し期間中にデータが書き変わってしまうことはない。また、各ブロックの書き込み動作および読み出し動作を制御するメモリコントロール回路２４は簡単な構成で実現できる。
しかし、この構成の場合、フレームメモリ２３のサイズは、４画面分（１／２画面×８ブロック）になってしまい、多くのメモリデバイスを必要とする。従って、ＭＬＡ駆動装置１１のコストが大きくなってしまう欠点がある。
【００２６】
図１９に示された例は、半画面分の容量を持つブロックを１単位として８ブロックでフレームメモリ２３を構成した場合の例であるが、次に、１／８画面の容量を持つブロックを１単位として１４ブロックでフレームメモリを構成した場合について説明する。
図２０は、表示画面を上下それぞれ４つの領域に分割した様子を示す。図２０に示すように、分割領域をＵ１、Ｕ２，Ｕ３，Ｕ４およびＬ１，Ｌ２，Ｌ３，Ｌ４という記号で示すことにする。以下、１４ブロックでフレームメモリ２３を構成した場合の書き込み動作および読み出し動作について図２１のタイミング図を参照して説明する。
【００２７】
図２１において、
（Ａ）は、ＭＬＡ駆動装置１１に入力される垂直同期信号（ＶＳＹＮＣ）および入力フレーム番号を示す。
（Ｂ）は、ＭＬＡ駆動装置１１に入力される画像データ（Ｕは上画面データ、Ｌは下画面データ）１００を示す。
（Ｃ）は、ＭＬＡ駆動装置１１から出力される表示データの出力フレーム番号を示す。
（Ｄ）は、ＭＬＡ駆動装置１１から出力される表示データのサブフレーム番号を示す。
（Ｅ）〜（Ｒ）は、フレームメモリ２３を構成する１４の各ブロックにおける書き込み動作および読み出し動作の状態を示す。
【００２８】
ＷＲ＿Ｕ１１，ＷＲ＿Ｕ１２，ＷＲ＿Ｕ１３，ＷＲ＿Ｕ１４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域における第１フレーム用データをフレームメモリ２３に書き込むことを示し、ＷＲ＿Ｕ２１，ＷＲ＿Ｕ２２，ＷＲ＿Ｕ２３，ＷＲ＿Ｕ２４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域における第２フレーム用データをフレームメモリ２３に書き込むことを示す。また、ＷＲ＿Ｌ１１，ＷＲ＿Ｌ１２，ＷＲ＿Ｌ１３，ＷＲ＿Ｌ１４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域における第１フレーム用データをフレームメモリ２３に書き込むことを示し、ＷＲ＿Ｌ２１，ＷＲ＿Ｌ２２，ＷＲ＿Ｌ２３，ＷＲ＿Ｌ２４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域における第２フレーム用データをフレームメモリ２３に書き込むことを示す。
ＲＤ＿Ｕ１，ＲＤ＿Ｕ２，ＲＤ＿Ｕ３，ＲＤ＿Ｕ４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域のデータをフレームメモリ２３から読み出すことを示し、ＲＤ＿Ｌ１，ＲＤ＿Ｌ２，ＲＤ＿Ｌ３，ＲＤ＿Ｌ４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域のデータをフレームメモリ２３から読み出すことを示す。
【００２９】
まず、上画面のＵ１の領域については、２つの出力フレームのデータのうち第１出力フレームのデータがフレームメモリ２３のブロック１に書き込まれ（図２１における（Ｅ）ブロック１のＷＲ＿Ｕ１１の期間参照）、第２出力フレームのデータがブロック６に書き込まれる（図２１における（Ｊ）ブロック６のＷＲ＿Ｕ２１の期間参照）。次に、Ｕ２の領域について、第１出力フレームのデータがブロック２に書き込まれ（図２１における（Ｆ）ブロック２のＷＲ＿Ｕ１２の期間参照）、第２出力フレームのデータがブロック７に書き込まれる（図２１における（Ｋ）ブロック７のＷＲ＿Ｕ２２の期間参照）。同様に、Ｕ３の領域について、ブロック３とブロック８に、Ｕ４についてはブロック４とブロック９に書き込まれる。
【００３０】
そしてＬ１の領域については、まず、フレームメモリ２３のブロック５とブロック１０に書き込まれる。以後、図２１に示すように、ブロック１〜ブロック５の側に第１出力フレームのデータが順次書き込まれ、ブロック６〜ブロック１４の側に第２出力データが書き込まれていく。
【００３１】
データの読み出しは以下のように行われる。
出力フレーム１，出力サブフレーム１の期間では、図２１に示すように、上画面のＵ１，Ｕ２，Ｕ３，Ｕ４領域のデータとしてブロック７，８，９，１０から第２出力フレームのデータが読み出され、下画面のＬ１，Ｌ２，Ｌ３，Ｌ４領域のデータとしてブロック２，３，４，５から第１出力フレームのデータが読み出される。続いて、出力サブフレーム２の期間では、ブロック１へのＵ１領域のデータの書き込みが終了しているので、Ｕ１領域のデータとしてブロック１から第１出力フレームのデータが読み出される。そして、Ｕ２，Ｕ３，Ｕ４領域のデータとして第２出力フレームのデータがブロック８，９，１０から読み出される。また、下画面のＬ１，Ｌ２，Ｌ３，Ｌ４領域のデータとして、ブロック１から第２出力フレームのデータが読み出され、ブロック３，４，５から第１出力フレームのデータが読み出される。
以後、図２１に示すように、各ブロックにおける書き込み、読み出し動作が行われる。
【００３２】
このような１４ブロックで構成されるフレームメモリ２３への書き込み動作およびフレームメモリ２３からの読み出し動作によれば、ブロック１〜ブロック５では、第１出力フレームのデータが書き込まれ、書き込み終了後、すぐ次の出力サブフレームでこれらのブロックから読み出し動作が実行される。一方、ブロック６〜ブロック１４では、第２出力フレームのデータが書き込まれ、ブロック１〜ブロック５から第１出力フレームのデータの読み出しが４サブフレームの期間行われた後、ブロック６〜ブロック１４から第２出力フレームのデータの読み出しが開始される。
この構成の場合、フレームメモリ２３のサイズは、１．７５画面分(１／８画面×１４ブロック)である。すなわち、上述した（１／２画面×８ブロック）構成の場合に４画面分のメモリサイズ必要であったのに対して大幅に小さくて済む。使用するメモリデバイスの量が少なければ少ないほどＭＬＡ駆動装置１１のコストは低くなるので、実際の回路装置としての実現上非常に有効である。
【００３３】
【発明が解決しようとする課題】
しかし、このような方式の場合には、図２１に示すように各ブロックに対する書き込み動作および読み出し動作の順序が正確に行われないと、表示画像の欠落や不正な表示が起こる。上画面データと下画面データとがブロック間に混在し、また、出力サブフレーム毎に領域Ｕ１〜Ｕ４およびＬ１〜Ｌ４に関して第１出力フレームのデータと第２出力フレームのデータが混在している。このように、各ブロックに対する書き込みおよび読み出しの順序は複雑であり、メモリコントロール回路２４の構成も極めて複雑になる。
すなわち、ＭＬＡ駆動装置１１におけるフレームメモリ２３のサイズを極力小さくするためにフレームメモリ２３を１４のブロックに分割することは有効であるが、そのような方式を実現する際に、各ブロックに対する書き込みと読み出しが正確に順序正しく行なわれ、かつ、複雑な回路を必要としないメモリコントロール回路２４を実現することは困難であるという課題があった。
【００３４】
この発明は、そのような課題を解決し、全体のサイズをできるだけ小さくするためにフレームメモリを多数のブロックに分割しても、各ブロックに対する書き込みおよび読み出しが順序正しく行われ、表示画像の欠落や不正な表示を引き起こすことのないメモリコントロール回路を持ったＭＬＡ駆動装置による液晶表示装置の駆動装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明による液晶表示装置の駆動装置は、液晶表示装置に入力される画像データの入力フレーム番号と現在入力されている画像データが液晶表示装置に入力される画像データを複数の領域に分割した場合のどの領域に対応するかを示すブロック番号とを生成する書き込みフレーム／ブロック番号生成手段と、メモリから１画面分の画像データを複数回読み出す際に、１画面分を１回読み出す期間を示す読み出しフレーム番号と１画面分の表示を行う期間を示す表示フレーム番号とを、フレーム／ブロック番号生成手段による生成処理とは独立して生成する読み出しフレーム番号生成手段と、入力フレーム番号およびブロック番号に従って書き込みデータバッファからメモリへのデータ書き込み制御を行うとともに読み出しフレーム番号および表示フレーム番号に従ってメモリから読み出しデータバッファへのデータ読み出し制御を行うメモリ制御手段と、書き込みデータバッファから書き込み要求信号を入力すると書き込みデータバッファからメモリへのデータ出力を許可する書き込み許可信号を書き込みデータバッファに出力するとともに読み出しデータバッファから読み出し要求信号を入力するとメモリから読み出しデータバッファへのデータ出力を許可する読み出し許可信号を読み出しデータバッファに出力する調停手段とを備えたものである。
【００３６】
書き込みフレーム／ブロック番号生成手段と読み出しフレーム番号生成手段とは、液晶表示装置に入力される垂直同期信号と画像データの有効期間を示すデータイネーブル信号から各番号を生成するように構成されていてもよい。
【００３７】
読み出しフレーム番号生成手段は、入力フレーム番号と同期がとられた表示フレーム番号を生成するように構成されていてもよい。すなわち、読み出しフレーム番号生成手段は、読み出し用の同期信号（ＲＤ＿ＳＹＮＣ）が出力されたときに、書き込みフレーム／ブロック番号生成手段が生成した入力フレーム番号が初期値である場合には、表示フレーム番号を初期化するように構成されていてもよい。
【００３８】
メモリ制御手段は、入力フレーム番号およびブロック番号に従って、書き込みデータバッファからのデータをメモリのブロックに書き込むための書き込みアドレスを生成する書き込みアドレス生成手段を有する構成であってもよい。
【００３９】
メモリ制御手段は、読み出しフレーム番号および表示フレーム番号に従って、ブロックから読み出しデータバッファにデータを読み出すための読み出しアドレスを生成する読み出しアドレス生成手段を有する構成であってもよい。
【００４０】
メモリ制御手段は、書き込み許可信号が発生すると書き込みアドレス生成手段からの書き込みアドレスに従ってメモリデバイスに対してメモリアドレス信号と書き込みのための制御信号を出力し、メモリデバイスへの書き込み動作が終了すると書き込み終了信号を出力するとともに、読み出し許可信号が発生すると読み出しアドレス生成手段からの読み出しアドレス従ってメモリデバイスに対してメモリアドレス信号と読み出しのための制御信号を出力し、メモリデバイスからの読み出し動作が終了すると読み出し終了信号を出力するメモリデバイス制御手段を有する構成であってもよい。
【００４１】
そして、書き込みアドレス生成手段は、書き込み終了信号が出力されると書き込みアドレスを更新し、読み出しアドレス生成手段は、読み出し終了信号が出力されると読み出しアドレスを更新する構成であってもよい。
【００４２】
【発明の実施の形態】
以下、この発明の実施の形態について説明する。
図１は、この実施の形態におけるＭＬＡ駆動装置におけるメモリコントロール回路２４Ａの一例を示すブロック図である。なお、この実施の形態における液晶表示装置の構成は、ＭＬＡ駆動装置１１の構成が従来のものとは異なるが、図１７に示されたような構成であり、この実施の形態におけるＭＬＡ駆動装置１１の構成は、メモリコントロール回路２４Ａの構成が従来のメモリコントロール回路２４の構成とは異なるものの、図１８に示されたような構成である。また、この実施の形態では、フレームメモリ２３として、安価なＤＲＡＭが用いられる。
【００４３】
図１に示されたメモリコントロール回路２４Ａおいて、メモリライトリード調停回路５０は、図１８に示された書き込みデータバッファ２２からフレームメモリ２３へのデータの書き込み動作の要求とフレームメモリ２３から読み出しデータバッファ２５へのデータの読み出し動作の要求との調停を行う回路である。メモリライトリード調停回路５０は、書き込みデータバッファ２２から出力されるメモリ書き込み要求信号２００を入力すると、フレームメモリ２３への書き込み動作を許可する書き込み許可信号２０１を返し、書き込み動作期間中であることを示す書き込みサイクル信号２０８を出力する。また、読み出しデータバッファ２５から出力されるメモリ読み出し要求信号２０２を入力すると、フレームメモリ２３からの読み出し動作を許可する読み出し許可信号２０３を返し、読み出し動作期間中であることを示す読み出しサイクル信号２１０を出力する。
【００４４】
フレーム信号発生器６０は、ＭＬＡ駆動装置１１に入力される垂直同期信号（ＶＳＹＮＣ）２０４、画像データ１００の有効期間を示すデータイネーブル信号（ＤＥ）２０５を用いて、書き込み用フレーム信号２０６と読み出し用フレーム信号２０７を発生する。書き込みアドレス発生器７０は、フレーム信号発生器６０からの書き込み用フレーム信号２０６を用いてフレームメモリ２３へデータを書き込むための書き込みアドレス信号２１２を発生する。読み出しアドレス発生器８０は、フレーム信号発生器６０からの読み出し用フレーム信号２０７を利用してフレームメモリ２３からデータを読み出すための読み出しアドレス信号２１３を発生する。そして、メモリ制御信号発生器９０は、書き込みサイクル信号２０８と読み出しサイクル信号２１０とを入力し、フレームメモリ２３への書き込み動作および読み出し動作を行い、それらが終了するとフレームメモリ２３への書き込み動作が終了したことを示す書き込み終了信号２０９またはフレームメモリへ２３からの読み出し動作が終了したことを示す読み出し終了信号２１１を出力する。また、メモリ制御信号発生器９０は、メモリへの書き込み動作時または読み出し動作時に、書き込みアドレス信号２１２と読み出しアドレス信号２１３とを適宜切り替えながらメモリデバイスに出力するメモリアドレス信号２１５と、書き込みまたは読み出しのためのメモリデバイス制御信号２１４を発生する。
【００４５】
ここで、フレーム／ブロック番号生成手段および読み出しフレーム番号生成手段は、フレーム信号発生器６０で実現されている。また、メモリ制御手段は、書き込みアドレス発生器７０、読み出しアドレス発生器８０およびメモリ制御信号発生器９０で実現されている。そして、調停手段は、メモリライトリード調停回路５０で実現されている。
【００４６】
次に、メモリライトリード調停回路５０およびメモリ制御信号発生器９０の動作について図２のタイミング図を参照して説明する。
ＭＬＡ駆動装置１１に入力される階調情報を持った画像データ１００は、図１８に示すように、フレーム変調回路２１に入力される。フレーム変調回路２１は、入力した画像データをオン／オフ１ビットのデータに変換する。この実施の形態では、出力フレーム周波数は入力フレーム周波数の２倍であるとする。よって、フレーム変調回路２１は、１入力フレームの画像データを２出力フレーム分のオン／オフ１ビットのデータに変換する。従って、２フレーム分のオン／オフデータが生成され、書き込みデータバッファ２２に出力される。
【００４７】
書き込みデータバッファ２２は、入力されたデータが所定のビット分、例えばＲＧＢ各４０画素分貯まると書き込み要求信号２００を出力する（図２における（Ａ）参照）。メモリライトリード調停回路５０は、書き込み要求信号２００を入力すると、書き込み許可信号２０１を書き込みデータバッファ２２に返し、メモリ制御信号発生器９０に対して書き込みサイクル信号２０８を出力する（図２における（Ｂ），（Ｃ）参照）。メモリ制御信号発生器９０は、書き込みサイクル信号２０８がアクティブになるとフレームメモリ２３への書き込み動作を行う。このとき、２出力フレームのデータをそれぞれ所定のメモリブロックに書き込むが、書き込みサイクルの前半で第１出力フレーム用データを書き込むためのアドレスを出力し、後半で第２出力フレーム用データを書き込むためのアドレスを出力する（図２における（Ｉ）のＷＲ＿１ｓｔ，ＷＲ＿２ｎｄの期間参照）。また、ライト信号等のメモリデバイス制御信号２１４を出力する。
そして、書き込み動作が終了すると書き込み終了信号２０９を出力する（図２における（Ｄ）参照）。メモリライトリード調停回路５０は、書き込み終了信号２０９を受け取ると、書き込みサイクル信号２０８をオフする（図２における（Ｃ）参照）。
【００４８】
図１８に示す読み出しデータバッファ２５は、空になると読み出し要求信号２０２を出力する。メモリライトリード調停回路５０は、読み出しデータバッファ２５から読み出し要求信号２０２を受け取ると、書き込み動作中でなければ読み出し許可信号２０３を読み出しデータバッファ２５に返し（図２における（Ｅ），（Ｆ）参照）、メモリ制御信号発生器９０に対して読み出しサイクル信号２１０を出力する（図２における（Ｇ）参照）。書き込み動作中であれば、メモリライトリード調停回路５０は、その動作終了後、読み出し許可信号２０３および読み出しサイクル信号２１０を出力する。
【００４９】
メモリ制御信号発生器９０は、読み出しサイクル信号２１０がアクティブになるとフレームメモリ２３からの読み出し動作を行う。このとき、上画面用カラムドライバ１２と下画面用カラムドライバ１３に送出する表示データをそれぞれ所定のメモリブロックから読み出す必要があるため、読み出しサイクルの前半で上画面用データを読み出すためのアドレスを出力し、後半で下画面用データを読み出すためのアドレスを出力する（図２における（Ｉ）のＲＤ＿ｕｐｐｅｒ，ＲＤ＿ｌｏｗｅｒの期間参照）。また、リード信号等のメモリデバイス制御信号２１４を出力する。なお、メモリ制御信号発生器９０は、ＲＤ＿ｕｐｐｅｒ，ＲＤ＿ｌｏｗｅｒのそれぞれの期間において、４アドレスを出力する。
【００５０】
そして、メモリ制御信号発生器９０は、読み出し動作が終了すると読み出し終了信号２１１を出力する（図２における（Ｈ）参照）。メモリライトリード調停回路５０は、読み出し終了信号２１１を受け取ると読み出しサイクル信号２１０をオフする（図２における（Ｇ）参照）。
このようなメモリライトリード調停回路５０とメモリ制御信号発生回路９０の動作により、書き込みデータバッファ２２からフレームメモリ２３内の所定のブロックへの第１フレーム用データと第２フレーム用データとの書き込みが行われ、また、フレームメモリ２３内の所定のブロックから読み出しデータバッファ２５への上画面用表示データと下画面用表示データとの読み出しが順序立てて行われる。
【００５１】
図３は、フレーム信号発生器６０の構成を示すブロック図である。ライトフレーム同期信号発生器６１は、データイネーブル信号（ＤＥ）２０５および垂直同期信号（ＶＳＹＮＣ）２０４を入力して、書き込みフレームカウンタ用の同期信号（ＷＲ＿ＳＹＮＣ）３００を発生する。ライトブロックカウンタ６２は、ＤＥ２０５およびＷＲ＿ＳＹＮＣ３００を入力して、ライトブロックカウント信号３０１を出力する。また、ライトフレームカウンタＡ６３はＷＲ＿ＳＹＮＣ３００をカウントしてライトフレームカウントＡ信号３０２を生成し、ライトフレームカウンタＢ６４はＷＲ＿ＳＹＮＣ３００をカウントしてライトフレームカウントＢ信号３０３を生成する。
【００５２】
リードフレーム同期信号発生器６５は、ＤＥ２０５およびＶＳＹＮＣ２０４を入力して、読み出しフレームカウンタ用の同期信号（ＲＤ＿ＳＹＮＣ）３０４を発生する。サブグループカウンタ６６は、ＲＤ＿ＳＹＮＣ３０４をカウントして選択時間タイミング信号３０５を生成し、サブフレームカウンタ６７は、選択時間タイミング信号３０５をカウントしてサブフレームカウント信号３０６を生成する。また、リードフレームカウンタＡ６８とリードフレームカウンタＢ６９は、ＲＤ＿ＳＹＮＣ３０４およびサブフレームカウント信号３０６を入力して、リードフレームカウントＡ信号３０７およびリードフレームカウントＢ信号３０８を生成する。
ここで、ライトブロックカウント信号３０１は書き込みフレーム／ブロック番号生成手段が生成するブロック番号に対応し、ライトフレームカウントＡ信号３０２およびライトフレームカウントＢ信号３０３は書き込みフレーム／ブロック番号生成手段が生成する入力フレーム番号に対応する。また、読み出しフレーム番号生成手段が生成する読み出しフレーム番号はサブフレームカウント信号３０６に対応し、フレームカウントＡ信号３０７およびリードフレームカウントＢ信号３０８は読み出しフレーム番号生成手段が生成する表示フレーム番号に対応する。
【００５３】
図４は、図３に示された各信号を示すタイミング図である。図４において、
（Ａ）は、ＭＬＡ駆動装置１１に入力される垂直同期信号（ＶＳＹＮＣ）２０４を示す。
（Ｂ）は、ＭＬＡ駆動装置１１に入力される画像データ１００の有効期間を示すデータイネーブル（ＤＥ）信号２０５を示す。
（Ｃ）は、書き込みフレームカウンタ用の同期信号（ＷＲ＿ＳＹＮＣ）３００を示す。
（Ｄ）は、読み出しフレームカウンタ用の同期信号（ＲＤ＿ＳＹＮＣ）３０４を示す。
（Ｅ）は、ライトブロックカウント信号３０１を示す。
（Ｆ）は、ライトフレームカウントＡ信号３０２およびライトフレームカウントＢ信号３０３を示す。
（Ｇ）は、サブフレームカウント信号３０６を示す。
（Ｈ）は、リードフレームカウントＡ信号３０７およびリードフレームカウントＢ信号３０８を示す。
【００５４】
次に、フレーム信号発生器６０の動作について図４および図５のタイミング図を参照して説明する。
書き込みフレーム同期信号発生器６１は、ＭＬＡ駆動装置１１に入力されるＶＳＹＮＣ２０４および画像データ１００の有効期間を示すＤＥ２０５を入力し、ＶＳＹＮＣ２０４の後の１番目のＤＥ２０５の立ち上がりのタイミングでＷＲ＿ＳＹＮＣ３００を発生する（図４における（Ｃ）参照）。
【００５５】
ライトブロックカウンタ６２は、現在の画像データが表示画面の８領域中のどの領域のデータかを示すため、ＷＲ＿ＳＹＮＣ３００の後のＤＥ２０５をカウントする８進カウンタである。例えば、ＶＳＹＮＣ２０４のローレベル期間内に４８０発分のＤＥ２０５がある場合には、ライトブロックカウンタ６２は、６０（＝４８０／８）発をカウントすると、カウント値を１増やす。そして、ライトブロックカウンタ６２は、そのカウント値であるライトブロックカウント信号３０１を出力する（図４における（Ｅ）参照]。
ライトフレームカウンタＡ６３は、５入力フレームが経過するとフレームメモリ２３のブロック１〜ブロック５への書き込み制御を最初の状態に戻すために、ＷＲ＿ＳＹＮＣ３００をカウントする５進カウンタである。また、ライトフレームカウンタＢ６４は、９入力フレームが経過するとフレームメモリ２３のブロック６〜ブロック１４への書き込み制御を最初の状態に戻すために、ＷＲ＿ＳＹＮＣ３００をカウントする９進カウンタである。ライトフレームカウンタＡ６３とライトフレームカウンタＢ６４とは、それぞれのカウンタ値であるライトフレームカウントＡ信号３０２とライトフレームカウントＢ信号３０３とを出力する（図４における（Ｆ）参照）。
【００５６】
リードフレーム同期信号発生器６５は、ＶＳＹＮＣ信号２０４の後の下画面データの１番目のＤＥ２０５の立ち上がりのタイミングでＲＤ＿ＳＹＮＣ３０４を発生する（図４における（Ｄ）参照）。サブグループカウンタ６６は、 ＭＬＡ駆動装置１１内の基準クロックをカウントし、１選択期間にロウドライバ１４、上画面用カラムドライバ１２および下画面用カラムドライバ１３から行電極および列電極にそれぞれの電圧が印加される時間を示す選択時間タイミング信号３０５を生成する。そして、サブフレームカウンタ６７は、選択時間タイミング信号３０５をカウントし、１画面分の時間（１サブフレームの時間）が経過する毎にカウントアップ動作を行い、そのカウント値であるサブフレームカウント信号３０６を出力する。この実施の形態では、サブフレームカウント信号３０６の値は０〜３の値をとる（図４における（Ｇ）参照）。
【００５７】
リードフレームカウンタＡ６８は、１０出力フレームが経過するとフレームメモリ２３のブロック１〜ブロック５からの読み出し制御を最初の状態に戻すために、ＲＤ＿ＳＹＮＣ３０４およびサブフレームカウント信号３０６を用いて読み出しフレームをカウントする１０進カウンタである。また、リードフレームカウンタＢ６９は、１８出力フレームが経過するとフレームメモリ２３のブロック６〜ブロック１４からの読み出し制御を最初の状態に戻すために、ＲＤ＿ＳＹＮＣ３０４およびサブフレームカウント信号３０６を用いて読み出しフレームをカウントする１８進カウンタである。リードフレームカウンタＡ６８とリードフレームカウンタＢ６９とは、それぞれのカウンタ値であるリードフレームカウントＡ信号３０７とリードフレームカウントＢ信号３０８とを出力する（図４における（Ｈ）参照）。
【００５８】
また、ライトフレームカウンタＡ６３およびライトフレームカウンタＢ６４に対してカウントアップ動作の同期をとるために、リードフレームカウンタＡ６８にはライトフレームカウントＡ信号３０２が入力され、リードフレームカウンタＢ６９にはライトフレームカウントＢ信号３０３が入力されている。
図５に示すように、ライトフレームカウンタＡ６３のカウント値が０でＲＤ＿ＳＹＮＣ３０４が発生すると、リードフレームカウンタＡ６８は、強制的にカウント値を”０”にリセットする。また、ライトフレームカウンタＢ６４のカウント値が０でＲＤ＿ＳＹＮＣ３０４が発生すると、リードフレームカウンタＢ６９は、強制的にカウント値を”０”にリセットする。
ＭＬＡ駆動装置１１内のノイズ等によってカウントミスが生じたり余分にカウント動作が行われることによりライトフレームカウンタおよびリードフレームカウンタのカウント値が途中でずれてしまう可能性があるが、このように、リードフレームカウンタＡ６８およびリードフレームカウンタＢ６９を、強制的にリセットをかけるように構成すれば、各カウンタの同期を回復することができる。
【００５９】
図６は、書き込みアドレス発生器７０の構成を示すブロック図である。第１フレーム用書き込みアドレス発生器７１は、フレーム信号発生器６０からのライトフレームカウントＡ信号３０２、ライトブロックカウント信号３０１およびメモリ制御信号発生器９０からの書き込み終了信号２０９を用いて、書き込みデータバッファ２２から第１フレーム用のデータをフレームメモリ２３内の所定のブロックに書き込むためのアドレスを生成し、第１フレーム用アドレス信号（ＷＲ＿１ｓｔ）４００として出力する。
すなわち、第１フレーム用書き込みアドレス発生器７１は、フレームカウントＡ信号３０２またはライトブロックカウント信号３０１の値が変化すると、フレームカウントＡ信号３０２の値およびライトブロックカウント信号３０１の値に応じたアドレスを生成する。このアドレスは、フレームメモリ２３におけるフレームカウントＡ信号３０２の値およびライトブロックカウント信号３０１の値に応じたブロック（ブロック１〜ブロック５のいずれか）の先頭アドレスである。以後、第１フレーム用書き込みアドレス発生器７１は、書き込み終了信号２０９が発生するとアドレスを更新する。
【００６０】
また、第２フレーム用書き込みアドレス発生器７２は、フレーム信号発生器６０からのライトフレームカウントＢ信号３０３、ライトブロックカウント信号３０１およびメモリ制御信号発生器９０からの書き込み終了信号２０９を用いて、書き込みデータバッファ２２から第２フレーム用のデータをフレームメモリ２３内の所定のブロックに書き込むためのアドレスを生成し、第２フレーム用アドレス信号（ＷＲ＿２ｎｄ）４０１として出力する。
すなわち、第２フレーム用書き込みアドレス発生器７２は、フレームカウントＢ信号３０３またはライトブロックカウント信号３０１の値が変化すると、フレームカウントＢ信号３０３の値およびライトブロックカウント信号３０１の値に応じたアドレスを生成する。このアドレスは、フレームメモリ２３におけるフレームカウントＢ信号３０３の値およびライトブロックカウント信号３０１の値に応じたブロック（ブロック６〜ブロック１４のいずれか）の先頭アドレスである。以後、第２フレーム用書き込みアドレス発生器７２は、書き込み終了信号２０９が発生するとアドレスを更新する。
なお、ライトブロックカウント信号３０１、ライトフレームカウントＡ信号３０２およびライトフレームカウントＢ信号３０３は、図１に示された書き込み用フレーム信号２０６に相当する。また、第１フレーム用アドレス信号４００および第２フレーム用アドレス信号４０１は、図１に示された書き込みアドレス信号に相当する。
【００６１】
図７は、第１フレーム用書き込みアドレス発生器７１の動作を説明するためのタイミング図である。図７において、
（Ａ）は、ライトフレームカウントＡ信号３０２を示す。
（Ｂ）は、ライトブロックカウント信号３０１を示す。
（Ｃ）〜（Ｇ）は、フレームメモリ２３を１４のブロックに分割した場合の第１フレームのデータを書き込むための５つのブロックであるブロック１〜ブロック５のデータの書き込み状態を示す。
ＷＲ＿Ｕ１１，ＷＲ＿Ｕ１２，ＷＲ＿Ｕ１３，ＷＲ＿Ｕ１４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域における第１フレーム用データを書き込むことを示し、ＷＲ＿Ｌ１１，ＷＲ＿Ｌ１２，ＷＲ＿Ｌ１３，ＷＲ＿Ｌ１４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域における第１フレーム用データを書き込むことを示す。
【００６２】
次に、図７を参照して第１フレーム用書き込みアドレス発生器７１が生成するアドレスについて具体的に説明する。
図７に示すように、第１フレーム用書き込みアドレス発生器７１は、ライトフレームカウントＡ信号３０２の値が０で、ライトブロックカウント信号３０１の値が０のときに、ブロック１の領域を指示するアドレスを生成する（図７における（Ｃ）のＷＲ＿Ｕ１１の期間参照）。従って、ブロック１からデータの書き込みが開始される。そして、書き込み終了信号２０９が発行される毎にアドレスを更新し、ブロック１内の各アドレスにデータが書き込まれるようにする。続いて、ライトブロックカウント信号３０１の値が１になると、第１フレーム用書き込みアドレス発生器７１は、ブロック２の領域を指示するアドレスを生成し、ブロック２へ書き込みが開始されるようにする（図７における（Ｄ）のＷＲ＿Ｕ１２の期間参照）。そして、書き込み終了信号２０９が発行される毎にアドレスを更新し、ブロック２内の各アドレスにデータが書き込まれるようにする。
【００６３】
従って、第１フレーム用書き込みアドレス発生器７１から、１回の書き込み終了信号２０９が発行される前に、第１フレーム用アドレス信号４００として１つのアドレスが出力される。第１フレーム用アドレス信号４００は、書き込みアドレス信号２１２としてメモリ制御信号発生器９０に入力される。メモリ制御信号発生器９０は、書き込みアドレス信号２１２によるアドレスをメモリアドレス信号２１５としてフレームメモリ２３に与え、同時にライト信号をメモリデバイス制御信号２１４としてフレームメモリ２３に与える。従って、フレームメモリ２３の該当アドレスにデータが書き込まれる。
【００６４】
以後、このようにライトフレームカウントＡ信号３０２の値とライトブロックカウント信号３０１の値にもとづいて、書き込みを行うブロックのアドレスが生成される。
以上のようにして、第１フレーム用書き込みアドレス発生器７１は、ライトフレームカウントＡ信号３０２の値（０〜４）とライトブロックカウント信号３０１の値（０〜７）にもとづいて、図７に示すような書き込みが行われるようにブロックアドレスを生成する。
【００６５】
図８〜図１０は、第２フレーム用書き込みアドレス発生器７２の動作を説明するためのタイミング図である。図８〜図１０において、
（Ａ）は、ライトフレームカウントＢ信号３０３を示す。
（Ｂ）は、ライトブロックカウント信号３０１を示す。
（Ｃ）〜（Ｋ）は、フレームメモリ２３を１４のブロックに分割した場合の第２フレームのデータを書き込むための９つのブロックであるブロック６〜ブロック１４のデータの書き込み状態を示す。
ＷＲ＿Ｕ２１，ＷＲ＿Ｕ２２，ＷＲ＿Ｕ２３，ＷＲ＿Ｕ２４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域における第２フレーム用データを書き込むことを示し、ＷＲ＿Ｌ２１，ＷＲ＿Ｌ２２，ＷＲ＿Ｌ２３，ＷＲ＿Ｌ２４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域における第２フレーム用データを書き込むことを示す。
【００６６】
次に、図８〜図１０を参照して第２フレーム用書き込みアドレス発生器７２が生成するアドレスについて具体的に説明する。
図８に示すように、第２フレーム用書き込みアドレス発生器７２は、ライトフレームカウンタＢの値が０で、ライトブロックカウンタの値が０のときに、ブロック６の領域を指示するアドレスを生成する（図８の（Ｃ）のＷＲ＿Ｕ２１の期間参照）。従って、ブロック６から書き込みが開始される。そして、書き込み終了信号２０９が発行される毎にアドレスを更新し、ブロック６内の各アドレスにデータが書き込まれるようにする。続いて、ライトブロックカウント信号３０１の値が１になると、ブロック７の領域を指示するアドレスを生成し、ブロック７への書き込みが開始されるようにする（図８における（Ｄ）のＷＲ＿Ｕ２２の期間参照）。そして、書き込み終了信号２０９が発行される毎にアドレスを更新し、ブロック２内の各アドレスにデータが書き込まれるようにする。
【００６７】
従って、第２フレーム用書き込みアドレス発生器７２からも、１回の書き込み終了信号２０９が発行される前に、第２フレーム用アドレス信号４０１として１つのアドレスが出力される。第２フレーム用アドレス信号４０１は、書き込みアドレス信号２１２としてメモリ制御信号発生器９０に入力される。メモリ制御信号発生器９０は、第１フレーム用書き込みアドレス発生器７１からの第１フレーム用アドレス信号４００によるアドレスをフレームメモリ２３に出力した後に、書き込みアドレス信号２１２によるアドレスをメモリアドレス信号２１５としてフレームメモリ２３に与える（図２における（Ｉ）メモリアドレス信号参照）。同時に、ライト信号をメモリデバイス制御信号２１４としてフレームメモリ２３に与える。従って、フレームメモリ２３の該当アドレスにデータが書き込まれる。そして、メモリ制御信号発生器９０は、第２フレーム用書き込みアドレス発生器７２からの第２フレーム用アドレス信号４０１によるアドレスをフレームメモリ２３に出力すると、書き込み終了信号２０９を発行する（図２における（Ｆ）参照）。
【００６８】
以後、このようにライトフレームカウントＢ信号３０３の値とライトブロックカウント信号３０１の値にもとづいて書き込みを行うブロックのアドレスが生成される。
以上のようにして、第２フレーム用書き込みアドレス発生器７２は、ライトフレームカウントＢ信号３０３の値（０〜８）とライトブロックカウント信号３０１の値（０〜７）とにもとづいて、図８〜図１０に示すような書き込みが行われるようにブロックアドレスを生成する。
【００６９】
図１１は、読み出しアドレス発生器８０の構成を示すブロック図である。
図１１に示す上画面用読み出しアドレス発生器８１および下画面用読み出しアドレス発生器８２は、フレーム信号発生器６０からのリードフレームカウントＡ信号３０７、リードフレームカウントＢ信号３０８、サブフレームカウント信号３０６、およびメモリ制御信号発生器９０からの読み出し終了信号２１１を用いて、上画面用データと下画面用データをフレームメモリ２３の所定のブロックから読み出すためのアドレスを生成し、それぞれ上画面用読み出しアドレス信号５００および下画面用読み出しアドレス信号５０１として出力する。
すなわち、上画面用読み出しアドレス発生器８１および下画面用読み出しアドレス発生器８２は、リードフレームカウントＡ信号３０７、リードフレームカウントＢ信号３０８またはサブフレームカウント信号３０６の値が変化すると、リードフレームカウントＡ信号３０７またはリードフレームカウントＢ信号３０８の値とサブフレームカウント信号３０６の値とに応じたアドレスを生成する。このアドレスは、リードフレームカウントＡ信号３０７またはリードフレームカウントＢ信号３０８の値とサブフレームカウント信号３０６の値とに応じたブロック（ブロック１〜ブロック１４のいずれか）の先頭アドレスである。
なお、サブフレームカウント信号３０６、リードフレームカウントＡ信号３０７およびリードフレームカウントＢ信号３０８は、図１に示された読み出し用フレーム信号に相当する。また、上画面用読み出しアドレス信号５００および下画面用読み出しアドレス信号５０１は、図１に示された読み出しアドレス信号２１３に相当する。
【００７０】
図１２〜図１５は、上画面用読み出しアドレス発生器８１が生成するアドレスを説明するためのタイミング図である。図１２において、
（Ａ）は、リードフレームカウントＡ信号３０７を示す。
（Ｂ）は、サブフレームカウント信号３０６を示す。
（Ｃ）〜（Ｇ）は、フレームメモリ２３を１４のブロックに分割した場合のブロック１からブロック５のデータの読み出し状態を示す。
また、図１３〜図１５において、
（Ａ）は、リードフレームカウントＢ信号３０８を示す。
（Ｂ）は、サブフレームカウント信号３０６を示す。
（Ｃ）〜（Ｋ）は、フレームメモリ２３を１４のブロックに分割した場合のブロック６からブロック１４のデータの読み出し状態を示す。
図１２〜図１５において、ＲＤ＿Ｕ１，ＲＤ＿Ｕ２，ＲＤ＿Ｕ３，ＲＤ＿Ｕ４は、それぞれ上画面のＵ１，Ｕ２，Ｕ３，Ｕ４の領域のデータを読み出すことを示し、ＲＤ＿Ｌ１，ＲＤ＿Ｌ２，ＲＤ＿Ｌ３，ＲＤ＿Ｌ４は、それぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域のデータを読み出すことを示す。
【００７１】
次に、図１２を参照して上画面用読み出しアドレス発生器８１におけるブロック１〜ブロック５からの上画面用データの読み出し方法について具体的に説明する。
リードフレームカウンタＡの値が０で、サブフレームカウンタの値が０のときに、上画面用読み出しアドレス発生器８１は、ブロック１から上画面のＵ１領域のデータを読み出すようにアドレスを生成し（図１２（Ｃ）におけるリードフレームカウントＡが０、サブフレームカウントが０の時のＲＤ＿Ｕ１の期間参照）、読み出し終了信号２１１が発行される毎にアドレスを更新し、ブロック１内の各アドレスからデータが読み出されるようにする。また、ブロック２から上画面のＵ２の領域のデータを読み出すようにアドレスを生成し（図１２（Ｄ）におけるリードフレームカウントＡが０、サブフレームカウントが０の時のＲＤ＿Ｕ２の期間参照）、読み出し終了信号２１１が発行される毎にアドレスを更新し、ブロック２内の各アドレスからデータが読み出されるようにする。同様に、上画面用読み出しアドレス発生器８１は、ブロック３から上画面のＵ３の領域のデータが、ブロック４から上画面のＵ４の領域のデータが読み出されるようにアドレスを生成する（図１２における（Ｅ），（Ｆ）のリードフレームカウントＡが０、サブフレームカウントが０の時のＲＤ＿Ｕ３、ＲＤ＿Ｕ４の期間参照）。
【００７２】
メモリ制御信号発生器９０は、それらのアドレスをメモリアドレス信号２１５として順次フレームメモリ２３に与える。また、各メモリアドレス信号２１５に同期して、リード信号をメモリデバイス制御信号２１４としてフレームメモリ２３に与える。よって、フレームメモリ２３から、順次、領域Ｕ１，Ｕ２，Ｕ３，Ｕ４の該当データが読み出される。
【００７３】
続いて、サブフレームカウント値が１になると、ブロック２、ブロック３、ブロック４からそれぞれ上画面のＵ２，Ｕ３，Ｕ４の領域のデータを読み出すためのアドレスを生成する（図１２（Ｄ），（Ｅ），（Ｆ）におけるリードフレームカウンタＡが０、サブフレームカウンタが１の時のＲＤ＿Ｕ２，ＲＤ＿Ｕ３，ＲＤ＿Ｕ４の期間参照）。
以後、上画面用読み出しアドレス発生器８１は、図１２に示すように、リードフレームカウントＡ信号３０７の値（０〜９）とサブフレームカウント信号３０６の値（０〜３）にもとづいて読み出しを行うブロックのアドレスを生成する。
【００７４】
次に、図１２〜図１５を参照して上画面用読み出しアドレス発生器８１におけるブロック６〜１４からの上画面用データの読み出し方法について説明する。
リードフレームカウンタＢの値が０で、サブフレームカウンタの値が０のときには、上画面用のデータの読み出しはブロック６〜１４から行われず、ブロック１〜５から行われる（図１２および図１３におけるリードフレームカウンタＢが０、サブフレームカウンタが０の時の期間参照）。リードフレームカウンタＢの値が０で、サブフレームカウンタの値が１になると、上画面用読み出しアドレス発生器８１は、ブロック６から上画面のＵ１領域のデータを読み出すようにアドレスを生成し（図１３（Ｃ）におけるリードフレームカウントＢが０、サブフレームカウントが１の時のＲＤ＿Ｕ１の期間参照）、読み出し終了信号２１１が発行される毎にアドレスを更新し、ブロック６内の各アドレスからデータが読み出されるようにする。サブフレームカウント値が２のときは、ブロック６，７からそれぞれ上画面のＵ１，Ｕ２の領域のデータを読み出すためのアドレスを生成する（図１３（Ｃ），（Ｄ）におけるリードフレームカウントＢが０、サブフレームカウントが２の時のＲＤ＿Ｕ１，ＲＤ＿Ｕ２の期間参照）。
なお、上画面用読み出しアドレス発生器８１からのアドレスを入力したときのメモリ制御信号発生器９０の動作は上述したとおりである。
【００７５】
以後、上画面用読み出しアドレス発生器８１は、図１３〜図１５に示すようにリードフレームカウントＢ信号３０８の値（０〜１７）とサブフレームカウント信号３０６の値（０〜３）にもとづいて読み出しを行うブロックのアドレスを生成する。
以上のようにして、上画面用読み出しアドレス発生器８１は、リードフレームカウントＡ信号３０７の値、リードフレームカウントＢ信号３０８の値およびサブフレームカウント信号３０６の値にもとづいて、図１２〜図１５に示したようなブロックアドレスを生成する。
【００７６】
また、下画面用読み出しアドレス発生器８２も、上画面用読み出しアドレス発生器８１と同様に、リードフレームカウントＡ信号３０７の値（０〜９）、リードフレームカウントＢ信号３０８の値（０〜１７）およびサブフレームカウント信号３０６の値（０〜３）にもとづいて、図１２〜図１５においてＲＤ＿Ｌ１，ＲＤ＿Ｌ２，ＲＤ＿Ｌ３，ＲＤ＿Ｌ４で示されるブロックからそれぞれ下画面のＬ１，Ｌ２，Ｌ３，Ｌ４の領域のデータを読み出すようにアドレスを生成する。
【００７７】
メモリ制御信号発生器９０は、上画面用読み出しアドレス発生器８１からの上画面用読み出しアドレス信号５００をフレームメモリ２３に供給した後に、下画面用読み出しアドレス信号５０１による各アドレスをメモリアドレス信号２１５として順次フレームメモリ２３に与える（図２における（Ｉ）メモリアドレス信号参照）。また、各メモリアドレス信号２１５に同期して、リード信号をメモリデバイス制御信号２１４としてフレームメモリ２３に与える。よって、フレームメモリ２３から、順次、領域Ｌ１，Ｌ２，Ｌ３，Ｌ４の該当データが読み出される。そして、メモリ制御信号発生器９０は、下画面用読み出しアドレス信号５０１による各アドレスをフレームメモリ２３に出力したら、読み出し終了信号２１１を発行する（図２における（Ｈ）参照）。
【００７８】
以上に説明したように、書き込みアドレス発生器７０は、フレーム信号発生器６０で生成されるライトブロックカウント信号３０１、ライトフレームカウントＡ信号３０２およびライトフレームカウントＢ信号３０３にもとづいてデータを書き込むべきブロックのアドレスを生成する。また、読み出しアドレス発生器８０は、フレーム信号発生器６０で生成されるリードフレームカウントＡ信号３０７、リードフレームカウントＢ信号３０８およびサブフレームカウント信号３０６にもとづいて読み出しを行うブロックのアドレスを生成する。
【００７９】
これらの各カウント信号を生成するフレーム信号発生器６０は、ライトフレームカウントＡ信号３０２の順序（０〜４）とライトフレームカウントＢ信号３０３の順序（０〜８）に対するリードフレームカウントＡ信号３０７の順序（０〜９）とリードフレームカウントＢ信号３０８の順序（０〜１７）とが、正しい順序になるように同期をとりながら各カウント信号を生成する。
従って、上述した構成によるメモリコントロール回路２４Ａによって、フレームメモリを１４ブロックに分割した場合の各ブロックに対する書き込み動作および読み出しの動作が、図２１に示した順序の通り規則正しく行われる。
【００８０】
【発明の効果】
以上に述べたようにように、本発明によれば、液晶表示装置の駆動装置を、書き込みフレーム／ブロック番号生成手段および読み出しフレーム番号生成手段がそれぞれ独自にメモリのブロックにおけるデータの書き込み先および読み出し先を生成し、調停手段がメモリへの書き込み動作とメモリからの読み出し動作を調停するように構成したので、メモリ制御手段が書き込み制御を開始する際にそのブロックからの読み出し制御が完了しているか否か判定したり、読み出し制御を開始する際にそのブロックへの書き込みが終了しているか否か判定したりする必要がなく、メモリコントロール回路の構成を簡略化できる。
【００８１】
また、読み出しフレーム番号生成手段が入力フレーム番号と同期がとられた表示フレーム番号を生成するように構成されている場合には、ノイズ等によってカウントミスが生じたり余分にカウント動作が行われることにより入力フレーム番号および表示フレーム番号のカウント値が途中でずれてしまって表示画像が欠落したり不正表示がなされるといったことは防止される。
【図面の簡単な説明】
【図１】 この発明におけるＭＬＡ駆動装置におけるメモリコントロール回路の一例を示すブロック図である。
【図２】 図１に示されたメモリライトリード調停回路およびメモリ制御信号発生器の動作を説明するためのタイミング図である。
【図３】 図１に示されたフレーム信号発生器の構成を示すブロック図である。
【図４】 図１に示されたフレーム信号発生器の動作を説明するためのタイミング図である。
【図５】 図４の一部を拡大して示すタイミング図である。
【図６】 図１に示された書き込みアドレス発生器の構成を示すブロック図である。
【図７】 図６に示された第１フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図８】 図６に示された第２フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図９】 図６に示された第２フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図１０】 図６に示された第２フレーム用書き込みアドレス発生器の動作を説明するためのタイミング図である。
【図１１】 図１に示された読み出しアドレス発生器の構成を示すブロック図である。
【図１２】 図１１に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図１３】 図１１に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図１４】 図１１に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図１５】 図１１に示された上画面用読み出しアドレス発生器が生成するアドレスを説明するためのタイミング図である。
【図１６】 ＭＬＡ法による液晶表示装置の列電極に印加される電圧波形のシーケンスの決め方を示す説明図である。
【図１７】 ＭＬＡ法を実現する駆動装置を搭載した液晶表示装置の一例を示すブロック図である。
【図１８】 ＭＬＡ駆動装置の内部構成を示すブロック図である。
【図１９】 従来のＭＬＡ駆動装置の動作を説明するためのタイミング図である。
【図２０】 液晶表示装置の表示画面を上下それぞれ４つの領域に分割した様子を示す説明図である。
【図２１】 従来の他のＭＬＡ駆動装置の動作を説明するためのタイミング図である。
【符号の説明】
２４Ａ メモリコントロール回路
５０ メモリライトリード調停回路
６０ フレーム信号発生器
７０ 書き込みアドレス発生器
８０ 読み出しアドレス発生器
９０ メモリ制御信号発生器
Claims (7)
- 複数の行電極と複数の列電極を有する液晶表示装置の行電極を複数本一括して選択し、選択された各行電極に所定の電圧を印加するとともに、書き込みデータバッファを介してメモリに記憶された画像データを読み出しデータバッファを介して読み出し、読み出されたデータにもとづく電圧を各列電極に印加する液晶表示装置の駆動装置において、
前記画像データの入力フレーム番号と、現在入力されている前記画像データが前記液晶表示装置に入力される画像データを複数の領域に分割した場合のどの領域に対応するかを示すブロック番号とを生成する書き込みフレーム／ブロック番号生成手段と、
前記メモリから１画面分の前記画像データを複数回読み出す際に、１画面分を１回読み出す期間を示す読み出しフレーム番号と、１画面分の表示を行う期間を示す表示フレーム番号とを、前記フレーム／ブロック番号生成手段による入力フレーム番号およびブロック番号の生成とは独立して生成する読み出しフレーム番号生成手段と、
前記入力フレーム番号およびブロック番号に従って前記書き込みデータバッファから前記メモリへのデータ書き込み制御を行い、前記読み出しフレーム番号および表示フレーム番号に従って前記メモリから前記読み出しデータバッファへのデータ読み出し制御を行うメモリ制御手段と、
前記書き込みデータバッファから書き込み要求信号を入力すると、前記書き込みデータバッファから前記メモリへのデータ出力を許可する書き込み許可信号を前記書き込みデータバッファに出力するとともに、前記読み出しデータバッファから読み出し要求信号を入力すると、前記メモリから前記読み出しデータバッファへのデータ出力を許可する読み出し許可信号を前記読み出しデータバッファに出力する調停手段と
を備えたことを特徴とする液晶表示装置の駆動装置。 - 書き込みフレーム／ブロック番号生成手段と読み出しフレーム番号生成手段とは、液晶表示装置に入力される垂直同期信号と画像データの有効期間を示すデータイネーブル信号とから各番号を生成する
請求項１記載の液晶表示装置の駆動装置。 - 読み出しフレーム番号生成手段は、読み出し用の同期信号が出力されたときに、書き込みフレーム／ブロック番号生成手段が生成した入力フレーム番号が初期値である場合には、表示フレーム番号を初期化する
請求項１または請求項２記載の液晶表示装置の駆動装置。 - メモリは複数ブロックに分割され、メモリ制御手段は、入力フレーム番号およびブロック番号に従って、書き込みデータバッファからのデータを前記ブロックに書き込むための書き込みアドレスを生成する書き込みアドレス生成手段を有する
請求項１、２または３記載の液晶表示装置の駆動装置。 - メモリ制御手段は、読み出しフレーム番号および表示フレーム番号に従って、ブロックから読み出しデータバッファにデータを読み出すための読み出しアドレスを生成する読み出しアドレス生成手段を有する
請求項４記載の液晶表示装置の駆動装置。 - メモリ制御手段は、書き込み許可信号が発生すると書き込みアドレス生成手段からの書き込みアドレスに従ってメモリアドレス信号を生成してメモリを構成するメモリデバイスに対してそのメモリアドレス信号と書き込みのための制御信号とを出力し、前記メモリデバイスへの書き込み動作が終了すると書き込み終了信号を出力するとともに、読み出し許可信号が発生すると読み出しアドレス生成手段からの読み出しアドレスに従ってメモリアドレス信号を生成して前記メモリデバイスに対してそのメモリアドレス信号と読み出しのための制御信号とを出力し、前記メモリデバイスからの読み出し動作が終了すると読み出し終了信号を出力するメモリデバイス制御手段を有する
請求項５記載の液晶表示装置の駆動装置。 - 書き込みアドレス生成手段は、書き込み終了信号が出力されると書き込みアドレスを更新し、読み出しアドレス生成手段は、読み出し終了信号が出力されると読み出しアドレスを更新する
請求項６記載の液晶表示装置の駆動装置。
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