JP5256563B2 - 表示データ生成装置および方法 - Google Patents

Description

本発明は液晶パネルの駆動するための表示データの生成装置および方法に関し、特に、液晶ディスプレイ回路をＦＲＣ（Frame Rate Control）パターンに従い駆動するための表示データの生成装置および方法に関する。

特開平８−８６９９７号公報と特開平８−２６２４１１号公報では、ＳＴＮ（Super-Twisted Nematic）液晶ディスプレイに対する表示データであるＲＧＢデータをウォルシュ符号（直交行列）で変換することにより、表示データの相関をなくし、フレーム応答現象を抑え、スジのない均一な表示品位を実現している。

特開平５−８０７０８号公報では、従来の階調パターンを使って、異なる階調から中間調を生成するようにして新しいパターンを生成する。
特開平８−８６９９７号公報 特開平８−２６２４１１号公報 特開平５−８０７０８号公報

上述した従来技術の表示方法であっても、画像のちらつきを防止するためにディザ法に従う乱数パターンであるＦＲＣパターンに従い、ＳＴＮ液晶ディスプレイ回路に画像を表示する場合には、以下の課題が残されていた。

つまり、ＦＲＣパターンは乱数パターンであるので、隣接する画素のＯＮとＯＦＦの組の個数がディスプレイの縦列ごとに異なることになる。その結果、ＳＴＮ液晶ディスプレイでは画像とともに縦縞が表示されてしまう。

また、従来は、ＦＲＣパターンを生成するには、パターンを構成するドット数分のテーブルが必要であった。たとえば、４ドット×４ドット以上（たとえば４ドット×８ドット、８ドット×８ドット）のドット個数を有するＦＲＣパターンを生成する場合、テーブルからデータを読出すためのアドレスビット数が増える。したがって、ＦＲＣパターンを構成するドット個数の増加に従いテーブルを格納するのに必要なメモリ容量が増加して回路規模が大きくなる。

ここで、上述した縦縞が表示される原因について説明する。
従来、ＳＴＮ液晶ディスプレイに１秒間に１６フレームを表示する周期に同期して階調表示する場合、ＬＣＤ（Liquid Crystal Display）の全体表示領域を、４×４＝１６ドットからなる矩形状の複数個のブロックに分割（図５４参照）し、ブロック毎の各画素（ドット）で位相が異なるようにＯＮ（点灯）/ＯＦＦ（消灯）させる（たとえば図５５参照）ことにより、階調表示する。

画像を表示するためにＳＴＮ液晶ディスプレイ回路に出力されるデータをＲＧＢ（Red、Green、Blue）データと称すると、ＲＧＢデータにより表示される階調は、赤色（Ｒ）と緑色（Ｇ）および青色（Ｂ）の３色データにより決定される。たとえば階調がＷ１と決定された場合には、図５５では、階調Ｗ１で指示される４×４のサイズのブロックが表示される。具体的には、ＲＧＢデータにより表示される０番目のフレームにおいては階調Ｗ１で指示される列の１番目のブロックがＬＣＤ画面の全ブロックに表示されて、１番目のフレームにおいては階調Ｗ１で指示される列の２番目のブロックが、そして、３番目のフレームにおいては３番目のブロックが、それぞれＬＣＤ画面の各フレームの全ブロックに表示される。このような表示の切替えが１６個のフレームの更新周期に同期して行なわれる。

図５６は、従来の液晶駆動装置の概略構成図である。液晶駆動装置は、図示しないＣＰＵ（Central Processing Unit）から与えられるＲＧＢデータを入力し、入力したデータに基づき各種の入力信号ｘを生成し出力するＣＰＵインターフェース１、ＦＲＣ変換回路２Ａ、フレームデータ生成部３、ディスプレイインターフェース４、およびＳＴＮ液晶ディスプレイ回路５を備える。ＦＲＣ変換回路２Ａは、入力信号ｘが与えられて、与えられた入力信号ｘを、ＦＲＣパターンを生成するための出力信号ｙ１に変換し出力する。フレームデータ生成部３は、出力信号ｙ１が与えられて、与えられる出力信号ｙ１に基づき１フレーム分の画像データ（以下、ＦＲＣパターンという）を格納するためのＳＲＡＭ（Static Random Access Memory）からなるフレームメモリ３Ｆを有する。ディスプレイインターフェース４は、フレームメモリ３Ｆから読出されたデータを入力し、表示用のＬＣＤ画像データに変換し出力する。ＳＴＮ液晶ディスプレイ回路５は、入力したＬＣＤ画像データに基づきＬＣＤの液晶素子を駆動して画像を表示する。

フレームデータ生成部３はフレームメモリ３Ｆのアクセス等を制御するコントローラ３Ｅを有する。

ＳＴＮ液晶ディスプレイ回路５に与えられるＬＣＤ画像データは、図示されないＣＰＵから送られてくる表示したい階調と、フレーム数を表わすフレームカウント値、ＬＣＤの縦列であるラインを指示するラインカウント値、および、ＬＣＤの横の位置を表わす走査ビットカウント値により決定される。このため、ＦＲＣ変換回路２Ａに、図５７で示すテーブルを予め格納させておく。このテーブルには、入力信号（フレームカウント値Ｆ、階調Ｗ、ラインカウント値Ｌおよび走査ビットカウント値Ｓの組で指示される信号）のそれぞれに対応して、出力データＹが格納されている。動作において、当該入力信号に基づくアドレス指定によってテーブルを検索して、対応の出力データＹ（０または１）が読出されて、読出されたデータＹは出力信号ｙ１として出力される。出力信号ｙ１は読出された順序に従いフレームメモリ３Ｆに格納される。１フレーム分のデータが格納されると、フレームメモリ３Ｆからデータが順次に読出されてディスプレイインターフェース４を介して、ＲＧＢデータとしてＳＴＮ液晶ディスプレイ回路５に与えられる。

図５７の出力データY(F,W,L,S)は、ディザパターンにより階調変換したＦＲＣパターンに従うデータを指す。そのため、ブロック内の各画素で位相が異なるようにＯＮ/ＯＦＦさせることでフリッカ（チラツキ）を抑えていたが、ディスプレイの縦の各画素列のON/OFFの変化回数（後述する値が異なる組）の合計が０番目の列、１番目の列と２番目の列、３番目の列で以下の式に示すように差があった。

このように、０番目の列、１番目の列と２番目の列、３番目の列の３者間において輝度の差が生じてしまい、これが原因となり表示画面には縦縞が現れる。図５８を参照して、縦縞が出現する背景についてさらに説明する。

図５８では、１ブロックを４×４ドットのモデルとして想定している。空白のドットは点灯（ＯＮ）画素を指し、斜線のドットは消灯（ＯＦＦ）画素を指す。フレームにおいて、図５５のようなパターンに従い液晶の画素（セル）を点灯/消灯させた場合において、隣接するＸ１列とＸ２列に着目する。Ｘ１列とＸ２列は、いずれも当該列の全画素のうち１／２の点灯画素を有するので、理論上同じ５０％輝度となる。ところが、各列における隣接する画素からなる組のうち画素の値（ＯＮまたはＯＦＦ）が異なる組（以下、値が異なる組という）をカウントすると、Ｘ１列は図中の破線矢印で指すように４組、Ｘ２列は２組というように組数が異なる。そのため、Ｘ１列よりもＸ２列の方が明るくなり、隣接するＸ２列とＸ１列との間で輝度の差が生じて、これが縦縞となって表示される。

これを、さらに図５９の液晶を駆動する波形で説明する。図５９の上段に示す理想的な駆動波形と下段に示すＸ０列〜Ｘ３列、Ｙ０行〜Ｙ３行の実際の駆動波形とは相違する。この相違ゆえに液晶セル（画素）に印加される実効電圧に違いが生じる。Ｘ１列とＸ２列に注目すると、値が異なる組の総数の差が前述したように２個であるため、Ｘ１列に比べてＸ２列の方が液晶セルにかかる実効電圧が図中α分だけ高くなり、Ｘ２列の方がＸ１列よりも輝度が高くなってしまう。これが原因で、縦縞が表示されることになる。なお、図５９では、Ｙ側は、どのラインも同じ条件で駆動される。

図６０には、ＦＲＣ変換回路２Ａの構成が示される。ＦＲＣ変換回路２Ａは、ビット変換器６１Ｒ、６１Ｇ、６１Ｂ、走査ビットカウンタＡ５０Ｓ、ラインカウンタＡ５０Ｌ、フレームカウンタ５０Ｆ、Ｒ信号、Ｇ信号およびＢ信号のそれぞれについてＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂ、テーブル９０および出力ＲＧＢデータビット変換器９１を備える。図６２〜図６４には、ＦＲＣ変換回路２Ａのタイミングチャートが示される。

ビット変換器６１Ｒ、６１Ｇおよび６１Ｂのそれぞれには、図示のないＣＰＵから表示モード設定信号が共通して与えられるとともに、Ｒデータ、ＧデータおよびＢデータがそれぞれ与えられる。表示モード設定信号は、Ｒデータ、ＧデータおよびＢデータの有効ビット幅、カラー表示またはモノクロ表示、ＬＣＤのサイズ、解像度、表示色数、ＬＣＤへの出力形式を設定するための信号である。

Ｒデータ、ＧデータおよびＢデータは、ＣＰＵインターフェース１から与えられる入力画像データを構成する赤色画像データ、緑色画像データおよび青色画像データを指す。クロックは入力画像データに同期したクロック信号を指す。リセットは、リセット信号を指す。

水平同期信号は、ＬＣＤの行（ライン）ごとにパルスを出力する信号である。垂直同期信号は、ＬＣＤの１画面（１フレーム）ごとにパルスを出力する信号である。

画像データイネーブル信号は、Ｒデータ、ＧデータおよびＢデータが有効データであるか否かを指示する信号である。当該信号がローレベルを指すとき、Ｒデータ、ＧデータおよびＢデータは有効でないデータであることを指し、当該信号がハイレベルのときは有効データであることを指示する。

ＦＲＣイネーブル信号は、当該回路をアクティブにするための制御信号である。ここではその詳細は略す。

ビット変換器６１Ｒ、６１Ｇおよび６１Ｂは、ＣＰＵインターフェース１から出力された画像データ（Ｒデータ、Ｇデータ、Ｂデータ）に基づき、表示モード設定信号が示す表示モードごとにそれぞれ均等な濃淡となるようＲデータ、ＧデータおよびＢデータの有効ビット幅を決定する。各ビット変換器の動作例が図６１に示される。ビット変換器の出力は重みビットとも言う。決定されたビット幅に従う値を指すＲ，Ｇ，Ｂの各データについての階調信号ＷＲ、ＷＧおよびＷＢのそれぞれが各ビット変換器から出力される。

ＦＲＣ変換回路２Ａの動作を示すタイミングチャートがここでは図６２〜図６４に分割されているが、図６２のタイミングチャートの右端は図６３のタイミングチャートの左端に繋がり、図６３のタイミングチャートの右端は図６４のタイミングチャートの左端に繋がる。図６２〜図６４は説明を簡単にするためにＲデータについて示すが、ＧデータおよびＢデータについても同様に説明することができる。後述の図３（Ａ）に示すように、画面にはＲデータの列、Ｇデータの列、Ｂデータの列、・・・の順に従い画面を構成する列が表示される。ここでは説明を簡単にするために、図３（Ｂ）に示すようにＲデータの列のみが表示されると想定するが、図３（Ａ）のようにＧデータおよびＢデータが表示される場合であっても同様に適用することができる。

図６２〜図６４を参照して、走査ビットカウンタＡ５０Ｓは、ＬＣＤの水平（横）位置を示す２ビットカウンタである。クロックの立上がりごとに０、１、２、３、０、１、２、３、…と走査ビットカウント値Ｓを生成し出力する。ラインカウンタＡ５０Ｌは、ＬＣＤの行（ライン）数を示す２ビットカウンタを指す。水平同期信号の立上がりごとに０、１、２、３、０、１、２、３、…とラインカウント値Ｌを生成し出力する。フレームカウンタ５０Ｆは、ＬＣＤの表示画面（フレーム）数を表わすカウンタである。垂直同期信号の立上がりごとに０、１、２、３、４、５、６、…、１２、１３、１４、１５、０、１、２、…とカウント動作して、フレームカウント値Ｆを生成し出力する。

テーブル９０のデータはアドレス指定されて検索される。検索に用いるアドレスは、タイミングチャートから指示されるフレームカウント値Ｆ、階調信号Ｗ、ラインカウント値Ｌおよび走査ビットカウント値Ｓの組合せにより指示される。

ＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれは、階調信号Ｗ（ＷＲ、ＷＧおよびＷＢ）、走査ビットカウント値Ｓ、ラインカウント値Ｌおよびフレームカウント値Ｆに基づき、アドレスを生成する。そして、生成したアドレスに基づきテーブル９０を参照（検索）し、当該アドレスに対応して格納された表示データＹをテーブル９０から読出し、読出した表示データＹをＦＲＣ変換後１ビットデータとして出力ＲＧＢデータビット変換器９１に出力する。

図６５（Ａ）と図６５（Ｂ）にはテーブル９０の記憶内容例を説明するための従来のＦＲＣパターンを示す図である。テーブル９０には、図６５（Ａ）と図６５（Ｂ）で示される４ドット×４ドット＝１６ドットのＦＲＣパターンのデータが予め格納される。図６５（Ａ）ではＦＲＣパターンの各ドットの位置（ロケーション）Ａ，Ｂ，Ｃ，Ｄ，・・・Ｍ，Ｎ，Ｏ，Ｐが示されて、図６５（Ｂ）では各位置に対応するデータ（０または１）を示す。位置Ａ〜Ｐはテーブル９０をアクセスするためのアドレス（図５７のアドレスに対応）により指示されるので、アドレスに基づき指定（指示）された位置に対応するデータ（図５７の出力データ（０または１））が読出される。ここで、アドレスは図６２〜図６４のタイミングチャートに従い順次に生成されるので、順次に生成されるアドレスに基づきテーブル９０がアドレス指定される。アドレス指定することによって、テーブル９０からは、図６２〜図６４の最下段に示すＦＲＣ変換後データ（０または１）が読出されて、ＦＲＣ変換後１ビットデータとして出力ＲＧＢデータビット変換器９１に出力される。ここでは、読出されたデータを、説明の為に、当該データに対応の位置（ロケーション）Ａ〜Ｐのいずれかで指示する。

出力ＲＧＢデータビット変換器９１は、Ｒ、ＧおよびＢデータのそれぞれについてのＦＲＣ変換後１ビットデータをＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれから入力する。Ｒ、ＧおよびＢデータそれぞれのＦＲＣ変換後１ビットデータ（計３ビットデータ）を並行して入力し、入力順に、ＦＲＣ変換後ＲＧＢデータ（３ビットデータ）として出力する。したがって、ＦＲＣ変換後ＲＧＢデータは、ＦＲＣ変換後ＲＧＢデータ＝［Ｒ−ＦＲＣ変換後１ビットデータ、Ｇ−ＦＲＣ変換後１ビットデータ、Ｂ−ＦＲＣ変換後１ビットデータ］として表わされる。

ＦＲＣ変換後ＲＧＢデータは、コントローラ３Ｅに与えられるので、コントローラ３Ｅは入力したＦＲＣ変換後ＲＧＢデータを入力順に従いフレームメモリ３Ｆに格納する。この結果、フレームメモリ３Ｆには図６５（Ｃ）に示すようなＦＲＣパターン表のデータが格納される。このＦＲＣパターン表は図６５（Ａ）の４ドット×４ドットの従来のＦＲＣパターンをそのまま繰返し並べたものを指す。図６５（Ｃ）のＦＲＣパタン表のデータに従う画像がＳＴＮ液晶ディスプレイ回路５のＬＣＤに表示される。

図６２〜図６４のタイミングチャートについてテーブル９０から読出されるべきデータの図６５（Ａ）の位置（ロケーション）を用いてＲデータを例に説明する。

階調信号ＷＲ、走査ビットカウント値Ｓ、ラインカウント値Ｌ、フレームカウント値Ｆは、図６２〜図６４に記載されているタイミングに従い図６０のＦＲＣ変換器４０Ｒに入力される。このタイミングチャートは１フレーム、且つ４階調（すなわちフレームカウント値Ｆ=１、階調信号ＷＲ＝４）の場合を示す。この場合において図５７のテーブル９０の各アドレスには、以下のように各ロケーションに対応のデータが格納されると想定する。

Y(1,4,0,0)=A、Y(1,4,0,1)=B、Y(1,4,0,2)=C、Y(1,4,0,3)=D、Y(1,4,1,0)=E、Y(1,4,1,1)=F、Y(1,4,1,2)=G、Y(1,4,1,3)=H、Y(1,4,2,0)=I、Y(1,4,2,1)=J、Y(1,4,2,2)=K、Y(1,4,2,3)=L、Y(1,4,3,0)=M、Y(1,4,3,1)=N、Y(1,4,3,2)=O、Y(1,4,3,3)=P
したがって、図６０のＦＲＣ変換器４０Ｒの出力信号である変換後データは、図６２〜図６４のタイミングチャートの最下段に記載されているようなタイミングで出力されて画面に表示するＬＣＤ画像データに対応するＦＲＣパターン表は、図６５（Ｃ）のようになる。他のＧデータおよびＢデータについてのＦＲＣ変換も、上述のＲデータと同様に行なわれて、ＬＣＤ画像データに対応するＦＲＣパターン表は、図６５（Ｃ）のようになる。

このように、従来のＦＲＣ変換回路２Ａによれば、表示のためのＬＣＤ画像データに対応するＦＲＣパターン表は図６５（Ｃ）に示すように、図６５（Ａ）のディザ法に従うＦＲＣパターン（４ドット×４ドット）単位を繰返し配置することで生成されるので、このＦＲＣパターン表に従い表示される画面では画像のちらつきは防止できる。しかし、図５８で説明したようにＬＣＤの縦列（Ｘ列）の値が異なる組の個数を等しくするようにＦＲＣパターン表が生成されていないために、画面では縦縞が表示されていた。また、フリッカを抑制するためにフレーム周波数を上げる手法がとられるが、その場合には、液晶セルにかかる実効電圧に起因した縦縞の出現がより顕著となる。

それゆえに、この発明の目的は、液晶ディスプレイにおいてＦＲＣパターンに従い画像を表示する画面において縦縞の発生を抑制することのできる表示データの生成装置および方法を提供することである。

この発明のある局面に従う表示データの生成装置は、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３原色の液晶素子のうちの少なくとも１種類の液晶素子がマトリックス状に配されるとともに、マトリックスの液晶素子により構成される所定の大きさのブロックごとに表示色を制御する液晶パネルを、表示データに従う電圧を印加することにより駆動するための表示データを生成する装置である。

具体的には、外部から与えられる所定信号に基づき、表示すべき階調値、フレームカント値、液晶パネル上の液晶素子を指示するラインカウント値および走査ビットカウント値を生成し、生成した値の組をアドレス信号として出力するアドレス生成部と、ディザ法に従うＦＲＣ（Frame Rate Control）パターンにより示される複数の表示用のビットデータを予め格納し、アドレス指定されることにより表示用のビットデータが読出されるテーブルと、アドレス信号に基づきテーブルを検索して、表示用のビットデータを読出して出力するビットデータ出力部と、ビットデータを受理し、受理したビットデータを表示データに変換して出力する表示データ出力部とを備える。

ここで、液晶パネルに表示される３原色と全ての階調値との組合せそれぞれについて、当該組合せを、ブロックを縦および横の方向に、それぞれ複数並べて形成される画面に適用した場合において、アドレス生成部は、マトリックスのそれぞれの列における隣接する液晶素子がＯＮとＯＦＦである組の、所定数のフレームでの合計数が、列同士で一致するように、ビットデータの読出しを可能ならしめるアドレス信号を生成する。

好ましくは、フレームのそれぞれにおいて、マトリックスの列ごとの隣接する液晶素子のＯＮとＯＦＦである組の数が列同士で等しい。

好ましくは、表示データ生成装置は、マトリックス状に配された行電極と列電極との間の実効電圧値に応答する液晶素子が配される予め準備されたＳＴＮ（Super-Twisted Nematic）液晶パネルを、行電極および列電極に表示データに従う電圧を印加することにより駆動するための表示データを生成する。

好ましくは、表示データ生成装置は、マトリックス状に配されたトランジスタ素子に印加される電圧に応答する液晶素子が配される予め準備されたＴＦＴ（Thin Film Transistor）液晶パネルを、トランジスタ素子に表示データに従う電圧を印加することにより駆動するための表示データを生成する。

好ましくは、所定信号はクロック信号、表示モード信号、ＲＧＢ画像信号、水平同期信号および垂直同期信号を含み、アドレス生成部は、表示モード信号およびＲＧＢ信号に基づき階調値を生成する階調生成部と、クロック信号に基づき走査ビットカウント値を生成する走査ビットカウンタ部と、水平同期信号に基づきラインカウント値を生成するラインカウンタと、垂直同期信号に基づきフレームカウント値を生成するフレームカウンタとを含む。

好ましくは、走査ビットカウンタ部は、動作の異なる複数種類の走査ビットカウンタを有し、アドレス生成部は、階調値に基づき、複数種類の走査ビットカウンタそれぞれが出力する走査ビットカウント値のうちの１つを選択して出力する。

好ましくは、ＦＲＣパターンは、４ドット×４ドットのパターンを指す。
この発明の他の局面に従う表示データの生成方法は、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３原色の液晶素子のうちの少なくとも１種類の液晶素子がマトリックス状に配されるとともに、マトリックスの液晶素子により構成される所定の大きさのブロックごとに表示色を制御する液晶パネルを、表示データに従う電圧を印加することにより駆動するための表示データを生成する方法である。

具体的には、外部から与えられる所定信号に基づき、表示すべき階調値、フレームカウント値、前記液晶パネル上の液晶素子を指示する指示するラインカウント値および走査ビットカウント値を生成し、生成した値の組をアドレス信号として出力するステップと、ディザ法に従うＦＲＣ（Frame Rate Control）パターンにより示される複数の表示用のビットデータを予め格納し、アドレス指定されることにより表示用のビットデータが読出されるテーブルを、アドレス信号に基づき検索して、表示用のビットデータを読出して出力するステップと、ビットデータを受理し、受理したビットデータを表示データに変換して出力するステップとを備える。

液晶パネルに表示される前記３原色と全ての階調値との組合せそれぞれについて、当該組合せを、前記ブロックを縦および横の方向に、それぞれ複数並べて形成される画面に適用した場合において、生成した値の組をアドレス信号として出力するステップでは、マトリックスの列それぞれにおける隣接する液晶素子がＯＮとＯＦＦである組の、所定数のフレームでの合計数が、列同士で一致するように、ビットデータの読出しを可能ならしめる前記アドレス信号を生成する。

本発明によれば、同階調色を表示する場合において液晶パネルの各列において隣接する液晶素子がＯＮとＯＦＦである組の総数を一致させるようなＦＲＣパターンに従う表示データに従い液晶パネルを駆動することができるので、表示画面において縦縞の発生を抑制することができる。

従来は、ＦＲＣパターンを生成するには、パターンドット数分のテーブルが必要であった為に、４ドット×４ドット以上（たとえば４ドット×８ドット、８ドット×８ドット）のＦＲＣパターンを生成する場合、テーブルをアドレス指定するために必要とされるアドレスビット数が増え、またテーブルの容量も整数倍に増えるが、本発明によれば、テーブルをアドレス指定するためのアドレス生成を外部から与えられる所定信号に基づき生成することができるので、従来の４ドット×４ドットのＦＲＣパターンのテーブルを使ったとしても新しいＦＲＣパターンを生成できて、回路規模を小さくできる。

本発明では、階調値によっては縦縞の抑制されずに表示品質が悪いケースについては、動作の異なる複数種類の走査ビットカウンタを備えて、階調値に応じて走査ビットカウンタを選択的に用いるから、階調によらず縦縞が抑制されたＦＲＣパターンに従う画像を表示できる。

本実施の形態に係るアドレス信号生成手順に従う表示画面の一例を示す図である。 本実施の形態に係る液晶パネル駆動装置の概略構成図である。 画面に表示する画像データについて説明する図である。 実施例１のＦＲＣ変換回路の構成図である。 従来の液晶パネルに表示される画像データに対応するＦＲＣパターンの並びを示す図である。 実施例１によるＦＲＣパターン表を説明する図である。 実施例１のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例１のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例１のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例２のＦＲＣ変換回路の構成図である。 実施例２に関連して、従来の液晶パネルに表示される画像データに対応するＦＲＣパターンの並びを示す図である。 実施例２によるＦＲＣパターン表を説明する図である。 実施例２のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例２のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例２のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例３のＦＲＣ変換回路の構成図である。 実施例３に関連して、従来の液晶パネルに表示される画像データに対応するＦＲＣパターンの並びを示す図である。 実施例３によるＦＲＣパターン表を説明する図である。 実施例３のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例３のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例３のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例３のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例３のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例３のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例４のＦＲＣ変換回路の構成図である。 実施例４に関連して、従来の液晶パネルに表示される画像データに対応するＦＲＣターンの並びを示す図である。 実施例４によるＦＲＣパターン表を説明する図である。 実施例４のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例４のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例４のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例４のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例４のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例４のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例５のＦＲＣ変換回路の構成図である。 実施例５に関連して、従来の液晶パネルに表示される画像データに対応するＦＲＣパターンの並びを示す図である。 実施例５によるＦＲＣパターン表を説明する図である。 実施例５のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例５のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例５のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例５のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例５のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例５のＦＲＣ変換回路の動作を示すタイミングチャートである。 実施例６のＦＲＣ変換回路の構成図である。 実施例５のＦＲＣパターンの並び替えを説明する図である。 実施例６のセレクタの動作を説明する図である。 実施例７のＦＲＣ変換回路の構成図である。 実施例７のセレクタの構成を示す図である。 他の実施の形態による表示例を説明する図である。 他の実施の形態による表示可能な階調数が増加することを説明する図である。 他の実施の形態に係る液晶パネル駆動装置の概略構成図である。 他の実施の形態に係るＦＲＣ変換回路の構成図である。 フレームの重ね合わせについて説明する図である。 フレームの重ね合わせについて説明する図である。 表示領域をブロック単位で分割する状態を説明する図である。 ブロックの画素のＯＮ／ＯＦＦによる階調表示を説明する図である。 従来の液晶駆動装置の概略構成図である。 従来および本実施の形態のＦＲＣ変換回路が備えるテーブルを示す図である。 液晶ディスプレイにおいて縦縞が出現する背景を説明する図である。 液晶ディスプレイにおいて縦縞が出現する背景を説明する図である。 従来のＦＲＣ変換回路の構成図である。 従来のビット変換器の動作例を示す図である。 従来のＦＲＣ変換回路の動作を示すタイミングチャートである。 従来のＦＲＣ変換回路の動作を示すタイミングチャートである。 従来のＦＲＣ変換回路の動作を示すタイミングチャートである。 従来のＦＲＣパターンに従うロケーションとデータの関係を説明する図である。

符号の説明

２，２１〜２７ ＦＲＣ変換回路、３ フレームメモリ、５ ＳＴＮ液晶ディスプレイ回路、４０Ｒ，４０Ｇ，４０Ｂ ＦＲＣ変換器、６１Ｒ，６１Ｇ，６１Ｂ ビット変換器、９０ テーブル。

以下、図面を参照して実施の形態について説明する。なお、各図中、同一符号は同一または相当する部分を示す。

本実施の形態の液晶パネルでは、所定のブロックごと、たとえば、縦方向に４つ、横方向に４つの液晶素子を並べたブロックごとに表示色が制御されるようになっている。そして、液晶パネルの縦方向に並べられた液晶素子の数は、ブロックの縦方向に並べられた液晶素子の数の整数倍となっている。液晶パネルの横方向に並べられた液晶素子の数も、縦方向と同様、ブロックの横方向に並べられた液晶素子の数の整数倍となっている。

そして、アドレス信号を生成する基本的な手順は、以下のようになっている。
表示データに含まれる各原色と各原色における全ての階調値との組合せのそれぞれを、液晶パネル全体あるいは、ブロックを縦方向および横方向にならべて形成した画面全体に適用した場合において、各列における液晶素子がＯＮとＯＦＦである組の合計数が、列同士で一致するようなＦＲＣパターンとなるように、アドレス信号は生成される。

なお、ＯＮとＯＦＦである組の合計数は、一つのフレーム内において列同士で一致するようにしてもよいし、所定数のフレーム、たとえば以下に述べる実施の形態のように１６個のフレームで列同士で一致するようにしてもよい。

そして、上記のようなＦＲＣパターンを実際の表示データの画面における、各原色と階調値との組合せで表されるそれぞれの部分に適用し、画面に表示データを表示する。

なお、液晶パネル全体も、ブロックを縦方向および横方向に並べて形成されたとみなすことができる。また、所定のブロックは、液晶素子を縦４つ、横４つに並べたものには限られない。ブロックは、縦８つ、横２つの組、縦４つ、横８つの組、縦８つ、横２つの組であればよい。

上記したアドレス信号生成手順に従う表示画面の一例を図１を参照して説明する。図１では、１画面（１フレーム）は、直交するＸ軸およびＹ軸で規定される液晶マトリックスにより示される。この画面では、Ｘ軸が延びる方向（横または列方向）に従い４個のブロックが配置され、およびＹ軸が延びる方向（縦または行方向）に従い４個のブロックが配置される。これにより、１画面は４×４の計１６個のブロックがマトリックス状に配置される。各ブロックは、液晶素子が縦（行)方向に従い４つ、横（列）に方向に従い４つそれぞれ配置される。これにより、１ブロックは４×４の計１６個の液晶素子がマトリックス状に配置される。図１の画面では、それぞれの列における隣接する液晶素子がＯＮ（図中の斜線部）とＯＦＦ（図中の空白部）である組を矢印（→）で示す。本実施の形態に係るアドレス信号の生成によれば、この組の合計数は各列について、たとえば１０個と、一致させることができる。このようなアドレス信号を生成する詳細な手順については以下の実施例で説明する。

本実施の形態で用いるＦＲＣパターンとは、たとえば、ＳＴＮ液晶ディスプレイにＲＧＢに従う中間階調を表示するために、乱数に従いＯＮ（１）またはＯＦＦ（０）で表されたドットパターンを指す。ここでは、乱数に従うドットパターンとしてディザ法に従うパターン（ディザパターンともいう）を用いる。本実施の形態では、従来のＦＲＣパターンを利用しながら、液晶パネルの各列において、値が異なる組の総数を一致させるように変換したＦＲＣパターンに従うＬＣＤ画像データをＳＴＮ液晶ディスプレイに出力する。

つまり、本実施の形態では、従来のディザパターンにより階調変換したＦＲＣパターンの読出しは、図５７のテーブル９０からのデータ読出しに相当するが、その読出されるデータYに関して、以下の関係式が成立する。

上記の関係式が成立するように変換されたＦＲＣパターンに従うＬＣＤ画像データをＳＴＮ液晶ディスプレイに出力する。これにより、ＬＣＤの液晶パネルの各列における隣接する画素（液晶素子）間での値（ＯＮ/ＯＦＦ）が異なる組の総数を一致させるように変換したＦＲＣパターンに従うＬＣＤ画像データをＳＴＮ液晶ディスプレイに出力する。

図２（Ａ）と図２（Ｂ）には、本実施の形態に係る液晶パネル駆動装置の概略構成が示される。図２（Ａ）の液晶パネル駆動装置の構成と、図５６に示した従来の構成とを比較し異なる点は、従来のＦＲＣ変換回路２Ａを、ＦＲＣ変換回路２で代替した点にある。図２（Ａ）の他の構成は図５６に示したものと同じなので説明は略す。ＦＲＣ変換回路２は後述の各実施例ではＦＲＣ変換回路２１〜２７で説明される。

図２（Ｂ）にはフレームメモリ３Ｆに格納された１フレーム分のＳＴＮＲＧＢデータに基づく画像を表示するためのディスプレインターフェース４およびＳＴＮ液晶ディスプレイ回路５の構成が示される。図２（Ｂ）を参照して、ＳＴＮ液晶ディスプレイ回路５は、液晶パネル５Ａを含む。ディスプレイインターフェース４は、ゲートアレイ４Ａ、信号発生器４Ｂ、セグメントドライバを構成する複数のカラムドライバ４Ｃ、およびコモンドライバを構成する複数のロードライバ４Ｄを含む。液晶パネル５Ａは、複数の行電極と複数の列電極とを両者の交差部がマトリックス状に配列されるように配置し、この各交差部の行電極と列電極の間に実効電圧値に応答する液晶素子（画素）を挟持して構成される。液晶パネル５Ａはフレームメモリ３Ｆに格納された直交行列に対応するＬＣＤ画像データに従う波形の電圧が行電極および列電極に印加されることにより駆動されて画像を表示する。

具体的には、フレームメモリ３Ｆから順次にデータが読出されて、読出されたデータに基づきゲートアレイ４Ａおよび信号発生器４Ｂは、走査線としての行電極が１本ずつ順次に選択されるようにロードライバ４Ｄを介して行電極に選択行電圧を印加する。この行電極の選択に同期して、データ線である列電極には、このときフレームメモリ３Ｆから読出されているデータに基づきゲートアレイ４Ａおよびカラムドライバ４Ｃにより、選択された行電極上の画素の表示データに対応する列電極電圧が印加される。このように行電極および列電極が順番に選択されて駆動されるという順次駆動方式が採用される。

以下の各実施例では、図示のないＣＰＵからの入力データに基づき、従来のＦＲＣパターンを、縦縞の表示を防止するＦＲＣパターン変換回路、表示データおよびタイミングチャートについて説明する。

液晶パネル５Ａの画面には、実際には、図３（Ａ）に示すように、Ｒデータの列、Ｇデータの列、Ｂデータの列、・・・の順に従い列データが表示される。ここでは説明を簡単にするために、図３（Ｂ）に示すようにＲデータの列のみが表示されると想定する。なお、図３（Ａ）のようにＧデータおよびＢデータが表示される場合であっても各実施例を同様に適用することができる。

（実施例１）
図４には本実施例に係るＦＲＣ変換回路２１の構成が示される。

図５は、フレームメモリ３Ｆに格納される従来のＦＲＣパターン表のデータを示し、図６には、フレームメモリ３Ｆに格納される本実施例に係るＦＲＣパターン表のデータを示す。図５のデータは図６５（Ｃ）に示したものと同じである。

図５に従うＬＣＤ画像データに基づき画像を液晶パネル５Ａに表示した場合には、ＬＣＤの全縦列（Ｘ列）について値が異なる組の個数を等しくすることはできず、画面では縦縞が表示されるが、本実施例の図６に従うＬＣＤ画像データに基づき画像を液晶パネル５Ａに表示した場合には、ＬＣＤの全縦列（Ｘ列）について値が異なる組の個数を等しくすることができ、縦縞の発生が抑制される。

本実施例に係る図４のＦＲＣ変換回路２１と図６０の従来のＦＲＣ変換回路２Ａとを比較し、異なる点は、図４のＦＲＣ変換回路２１は、図６０の走査ビットカウンタＡ５０ＳおよびラインカウンタＡ５０Ｌに代替して走査ビットカウンタＢ７１ＳおよびラインカウンタＢ７１Ｌを含む点にある。図４のＦＲＣ変換回路２Ａにおけるテーブル９０の内容を含む他の部分は、図６０に示したものと同様であるから説明は省略する。

図４のＦＲＣ変換回路２１でも、ビット変換器６１Ｒ、６１Ｇおよび６１Ｂのそれぞれには、図示のないＣＰＵから、ＦＲＣ変換回路２Ａと同様に表示モード設定信号８９が共通して与えられるとともに、Ｒデータ、ＧデータおよびＢデータがそれぞれ与えられる。表示モード設定信号は、Ｒデータ、ＧデータおよびＢデータの有効ビット幅、カラー表示またはモノクロ表示、ＬＣＤのサイズ、解像度、表示色数、ＬＣＤへの出力形式を設定するための信号である。

Ｒデータ、ＧデータおよびＢデータは、ＣＰＵインターフェース１から与えられる入力画像データを構成する赤色画像データ、緑色画像データおよび青色画像データを指す。

走査ビットカウンタ７１Ｓには、図４と同様の、クロック８１、リセット信号８２、水平同期信号８３、画像データイネーブル信号８４、およびＦＲＣイネーブル信号８５が与えられる。ラインカウンタ７１Ｌには、クロック８１、リセット信号８２、水平同期信号８３、ＦＲＣイネーブル信号８５および垂直同期信号８６が与えられる。フレームカウンタ５０Ｆには、クロック８１、リセット信号８２、画像データイネーブル信号８４、およびＦＲＣイネーブル信号８５が与えられる。

図７〜図９には、ＦＲＣ変換回路２１の動作を示すタイミングチャートが示される。一連のタイミングチャートがここでは図７〜図９に分割されているが、図７のタイミングチャートの右端は図８のタイミングチャートの左端に繋がり、図８のタイミングチャートの右端は図９のタイミングチャートの左端に繋がる。図７〜図９は説明を簡単にするためにＲデータについて示すが、ＧデータおよびＢデータについても同様に説明することができるので、ここでは図示を略す。

ラインカウンタＢ７１Ｌは、液晶パネル５Ａの行（ライン）数を示す３ビットカウンタである。具体的には、水平同期信号の立上がりごとに、０、１、２、３、４、５、６、７、０、１、２、３、…とカウント動作し、ラインカウント値Ｌを生成し順次に出力する。

走査ビットカウンタＢ７１Ｓは、ラインカウンタＢ７１Ｌが出力するラインカウント値Ｌを参照し、その参照結果に応じてカウント動作することにより、走査ビットカウント値Ｓを生成し出力する。ここでは、ラインカウンタＢ７１Ｌの出力するラインカウント値Ｌは、走査ビットカウンタＢ７１Ｓに、トリガ信号として与えられる。

図７〜図９に示されるように、ラインカウンタＢ７１Ｌが出力するラインカウント値Ｌに従い、走査ビットカウンタＢ７１Ｓが出力する走査ビットカウント値Ｓの出力が変化するよう動作する。したがって、後段のＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれは、このように変化する走査ビットカウンタＢ７１Ｓから出力される走査ビットカウント値Ｓを、テーブル９０から出力信号を読出すためのアドレスに用いている。

ＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれは、階調信号Ｗ（ＷＲ、ＷＧおよびＷＢ）、図７〜図９に示すタイミングチャートに従い与えられる走査ビットカウント値Ｓ、ラインカウント値Ｌおよびフレームカウント値Ｆに基づき、順次にアドレスを生成し、順次に生成したアドレスに基づきテーブル９０を参照（検索）し、当該アドレスに対応して格納された表示データＹをテーブル９０から読出し、読出した表示データＹをＦＲＣ変換後１ビットデータ８７Ｒ、８７Ｇおよび８７Ｂとして出力ＲＧＢデータビット変換器９１に出力する。したがって、出力ＲＧＢデータビット変換器９１には、タイミングチャートに従い順次に生成されるアドレスに基づき、テーブル９０からは、図７〜図９の最下段に示すデータの位置（ロケーション）Ａ、Ｂ、・・・、Ｅ，Ｆ，・・・、Ｋ，Ｌ，・・・、Ｏ，Ｐ，・・・、Ｃ，Ｄ，・・・、Ｇ，Ｈ，・・・、Ｉ，Ｊ，・・・、Ｍ，Ｎ・・・の順番に従い、当該位置で指示されるＦＲＣ変換後データ（０または１）が読出される。

出力ＲＧＢデータビット変換器９１から出力されるＦＲＣ変換後ＲＧＢデータ９１１は、コントローラ３Ｅに与えられるので、コントローラ３Ｅは入力したＦＲＣ変換後ＲＧＢデータ９１１を入力順に従いフレームメモリ３Ｆに格納する。この結果、フレームメモリ３Ｆには図６に示すようなＦＲＣパターン表のデータが格納される。図５のＦＲＣパタン表のデータに従う画像がＳＴＮ液晶ディスプレイ回路５のＬＣＤに表示されるので縦縞のない画像を表示できる。

本実施の形態では、ＦＲＣ変換回路２の出力データ（ＦＲＣ変換後ＲＧＢデータ９１１）は、図２（Ａ）のディスプレイインターフェース４の出力データ（ＬＣＤ画像データ）とは、タイミングとデータ幅が異なる。つまり、出力ＲＧＢデータビット変換器９１は、ＦＲＣ変換後のＲデータ、ＧデータおよびＢデータを１ビットずつ順次に入力し、３ビットのデータとしてクロック同期して出力する。これは、ディスプレイインターフェース４の動作周期に一致したタイミングで出力されるわけではないために、ＦＲＣ変換後ＲＧＢデータ９１１（３ビットのデータ）はフレームメモリ３Ｆに順次に格納されて一旦蓄積される。ディスプレイインターフェース４は、フレームメモリ３から格納された順に従い読出されたデータを入力し、Ｒデータ、ＧデータおよびＢデータからなる８ビットデータ幅のＬＣＤ画像データに変換して、ＳＴＮ液晶ディスプレイ回路５の動作周期に一致した（同期した）タイミングに従い出力する。この点が、図４の‘ＦＲＣ変換後ＲＧＢデータ’と図２(Ａ）のディスプレイインターフェース４が出力するＬＣＤ画像データとの違いである。どちらもＳＴＮ液晶ディスプレイの為の表示データではあるが、データ幅と入出力タイミングが異なる。

本発明では上述するように従来のＦＲＣパターン（図５）を、複数の縦列からなるブロックを繰返し配置してなるＦＲＣパターン表（図６）が生成されるようにアドレスを発生させているので、生成されたＦＲＣパターン表に従う画像を表示することにより、ＬＣＤの全縦列（Ｘ列）について値が異なる組の個数を等しくすることができる。

図６のＦＲＣパターン表では、縦２列からなる同じブロックが繰返し配置されている。つまり、ＦＲＣパターン表では、同じパターン（０，１のパターン）のブロックが並んでいるので、値が異なる組の個数は縦２列毎に（ブロック毎に）一致する。さらに、ブロック中の各列について値が異なる組の個数が一致する。この点について以下に説明する。

まず、従来のＦＲＣパターン表（図５参照）について説明する。従来のＦＲＣパターン表では、図６５（Ａ）のＦＲＣパターン（４ドット×４ドット）が繰返し配置されるので、縦４列からなる同じブロックが繰返し配置されることになる。ブロックの０列、１列、２列および３列のそれぞれの値が異なる組の個数をＸ０、Ｘ１、Ｘ２およびＸ３とすると、従来のＦＲＣパターン表では、その特徴（ちらつきを抑制するとの特徴）を実現するためにＸ０＝Ｘ１およびＸ２＝Ｘ３およびＸ０≠Ｘ２の関係が成立する。

また、０フレームの図５のＦＲＣパターン表のブロックの各列において隣接する画素（ドット）についての変数を規定する。つまり、隣接する‘Ａ’と‘Ｅ’についての変数ａ00、隣接する‘Ｅ’と‘Ｉ’についての変数ｂ00、隣接する‘Ｉ’と‘Ｍ’についての変数ｃ00、隣接する‘Ｍ’と‘Ａ’についての変数ｄ00、隣接する‘Ｂ’と‘Ｆ’についての変数ａ10、隣接する‘Ｆ’と‘Ｊ’についての変数ｂ10、隣接する‘Ｊ’と‘Ｎ’についての変数ｃ10、隣接する‘Ｎ’と‘Ｂ’についての変数ｄ10、隣接する‘Ｃ’と‘Ｇ’についての変数ａ20、隣接する‘Ｇ’と‘Ｋ’についての変数ｂ20、隣接する‘Ｋ’と‘Ｏ’についての変数ｃ20、隣接する‘Ｏ’と‘Ｃ’についての変数ｄ20、隣接する‘Ｄ’と‘Ｈ’についての変数ａ30、隣接する‘Ｈ’と‘Ｌ’についての変数ｂ30、隣接する‘Ｌ’と‘Ｐ’についての変数ｃ30、隣接する‘Ｐ’と‘Ｄ’についての変数ｄ30を用いる。たとえば、変数ａ00については、‘Ａ’と‘Ｅ’の値（１または０）が一致した場合には、ａ00＝１であり、不一致の場合にはａ00＝０となる。他の変数についても同様である。したがって、０番目のフレームの変数ａj0、変数ｂj0、変数ｃj0および変数ｄj0は、値として１または０をとる。なお、jはブロックの各列を指す値0,1,2,3のいずれかを指す。

ここで変数Ｖを画面の縦サイズを指すとし、画面は１６フレームからなり、１個のフレームにおいては図６５（Ａ）のＦＲＣパターンが縦方向にＶ／４個配置されるとすると、ブロックの０列、１列、２列および３列のそれぞれの値が異なる組の個数をＸ０、Ｘ１、Ｘ２およびＸ３は、（式１）〜（式４）に従い算出できる。なお、前述したように従来のＦＲＣパターン表ではＸ０＝Ｘ１およびＸ２＝Ｘ３の関係が成立する。

上述した従来のＦＲＣパターン表の特徴を元に、以下に図６のＦＲＣパターン表の特徴を説明する。図６のＦＲＣパターン表のブロック内の各列（０列と１列）について値が異なる組の個数が同じとすれば、全画面に対応するＦＲＣパターン表の全縦列について値が異なる組の個数が等しくなる。

ここで０列と１列のそれぞれの値が異なる組の個数を変数fx0とfx1で表すとすれば、変数fx0と変数fx1は（式５）と（式６）に従い算出される。

ここで変数ｅ0iはi番目のフレームの各列について隣接する‘Ｅ’と‘Ｋ’についての変数を指し、変数ｅ1iはi番目のフレームの各列について隣接する‘Ｆ’と‘Ｌ’についての変数を指し、変数ｆ0iはi番目のフレームの各列について隣接する‘Ｇ’と‘Ｉ’についての変数を指し、変数ｆ1iはi番目のフレームの各列について隣接する‘Ｊ’と‘Ｎ’についての変数を指す。

さらに上述の変数ｆx0の算出式を変換すると（式７）となるので、（式８）の関係が成立するとき、ｆx0＝ｆx1となり０列と１列の値が異なる組の総個数は一致する。よって、（式９）の関係が成立すればｆx0＝ｆx1となるはずである。ここで、図６のＦＲＣパターン表を生成するのに用いたＦＲＣパターン（図５）はディザ法に従う乱数パターンであるから、（式１０）の関係が成立する。したがって、（式９）の関係が成立する。したがって、本実施例の図６のＦＲＣパターン表によればｆx0＝ｆx1が成立する。

したがって、本実施例によれば画面を表示するとき（０〜１５フレームを表示するとき）、画面の全縦列について値が異なる組の総個数は等しくなる。その結果、図４のＦＲＣ変換回路２１によれば、従来の図５のＦＲＣパターンのデータを格納したテーブル９０を用いて、画面の全縦列について値が異なる組の総個数を一致させるような図６のＦＲＣパターン表を生成することが可能となる。

このようにして一つの原色と一つの階調値との組合せのＦＲＣパターンが形成される。これを各組合せについて行ない、全ての組合せのＦＲＣパターンを形成する。

そして、液晶パネルにおける各組合せによって表示される部分に、上記のようにして得られた各ＦＲＣパターンを適用する。

ここでは実施例１のケースについて、全ての縦列について値が異なる組の総個数を一致させるようなＦＲＣパターン表の生成の原理を説明したが、後述する他の実施例についても同様な考え方を適用することができる。

（実施例２）
図１０には本実施例に係るＦＲＣ変換回路２２の構成が示される。

図１１は、フレームメモリ３Ｆに格納される従来のＦＲＣパターン表のデータを示し、図１２には、フレームメモリ３Ｆに格納される本実施例に係るＦＲＣパターン表のデータを示す。図１１のデータは図６５（Ｃ）に示したものと同じである。

図１１に従うＬＣＤ画像データに基づき画像を液晶パネル５Ａに表示した場合には、ＬＣＤの縦列（Ｘ列）の値が異なる組の個数を等しくすることはできず、画面では縦縞が表示されるが、本実施例の図１２に従うＬＣＤ画像データに基づき画像を液晶パネル５Ａに表示した場合には、ＬＣＤの縦列（Ｘ列）の値が異なる組の個数を等しくすることができ、縦縞の発生が抑制される。

本実施例に係る図１０のＦＲＣ変換回路２２構成と実施例１の図４の構成とを比較し異なる点は、走査ビットカウンタＢ７１Ｓに代替して、走査ビットカウンタＣ７２Ｓを設けた点にある。他の構成は図４のそれと同じであるので説明を略す。走査ビットカウンタＣ７２Ｓは、ラインカウンタＢ７１Ｌが出力する３ビットのラインカウント値Ｌを参照し、これをトリガとして走査ビットカウント値Ｓを出力する。

図１３〜図１５は、ＦＲＣ変換回路２２の動作を示すタイミングチャートが示される。一連のタイミングチャートがここでは図１３〜図１５に分割されているが、図１３のタイミングチャートの右端は図１４のタイミングチャートの左端に繋がり、図１４のタイミングチャートの右端は図１５のタイミングチャートの左端に繋がる。図１３〜図１５は説明を簡単にするためにＲデータについて示すが、ＧデータおよびＢデータについても同様に説明することができるので、ここでは図示を略す。

図１３〜図１５に示されるように、ラインカウンタＢ７１Ｌが出力するラインカウント値Ｌに従い、走査ビットカウンタＢ７２Ｓが出力する走査ビットカウント値Ｓの出力が変化するよう動作する。したがって、後段のＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれは、このように変化する走査ビットカウンタＢ７２Ｓから出力される走査ビットカウント値Ｓを、テーブル９０から出力信号を読出すためのアドレスに用いている。

ＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれは、階調信号Ｗ（ＷＲ、ＷＧおよびＷＢ）、図１３〜図１５に示すタイミングチャートに従い与えられる走査ビットカウント値Ｓ、ラインカウント値Ｌおよびフレームカウント値Ｆに基づき、順次にアドレスを生成し、順次に生成したアドレスに基づきテーブル９０を参照（検索）し、当該アドレスに対応して格納された表示データＹをテーブル９０から読出し、読出した表示データＹをＦＲＣ変換後１ビットデータ８７Ｒ、８７Ｇおよび８７Ｂとして出力ＲＧＢデータビット変換器９１に出力する。したがって、タイミングチャートに従い順次に生成されるアドレスに基づき、テーブル９０からは、図１３〜図１５の最下段に示すデータの位置（ロケーション）Ａ、Ｂ、Ｃ，Ｄ・・・、Ｅ，Ｆ，Ｇ，Ｈ・・・、Ｉ，Ｊ，Ｋ，Ｌ，・・・、Ｍ，Ｎ，Ｏ，Ｐ，・・・、Ｃ，Ｄ，Ａ，Ｂ・・・、Ｇ，Ｈ，Ｅ，Ｆ，・・・、Ｋ，Ｌ，Ｉ，Ｊ，・・・、Ｏ，Ｐ，Ｍ，Ｎ・・・の順番に従い、当該位置で指示されるＦＲＣ変換後データ（０または１）が読出されて、出力ＲＧＢデータビット変換器９１に与えられる。

出力ＲＧＢデータビット変換器９１から出力されるＦＲＣ変換後ＲＧＢデータ９１１は、コントローラ３Ｅに与えられるので、コントローラ３Ｅは入力したＦＲＣ変換後ＲＧＢデータ９１１を入力順に従いフレームメモリ３Ｆに格納する。この結果、フレームメモリ３Ｆには図１１に示すようなＦＲＣパターン表のデータが格納される。図１２のＦＲＣパタン表のデータに従う画像がＳＴＮ液晶ディスプレイ回路５のＬＣＤに表示されるので縦縞のない画像を表示できる。

（実施例３）
図１６には本実施例に係るＦＲＣ変換回路２３の構成が示される。

図１７は、フレームメモリ３Ｆに格納される従来のＦＲＣパターン表のデータを示し、図１８には、フレームメモリ３Ｆに格納される本実施例に係るＦＲＣパターン表のデータ
を示す。図１７のデータは図６５（Ｃ）に示したものと同じである。

図１７に従うＬＣＤ画像データに基づき画像を液晶パネル５Ａに表示した場合には、ＬＣＤの縦列（Ｘ列）の値が異なる組の個数を等しくすることはできず、画面では縦縞が表示されるが、本実施例の図１８に従うＬＣＤ画像データに基づき画像を液晶パネル５Ａに表示した場合には、ＬＣＤの縦列（Ｘ列）の値が異なる組の個数を等しくすることができ、縦縞の発生が抑制される。

本実施例に係る図１６のＦＲＣ変換回路２３の構成と実施例１の図３の構成とを比較し異なる点は、走査ビットカウンタＢ７１Ｓに代替して、走査ビットカウンタＡ′７３１Ｓおよび走査ビットカウンタＤ７３２Ｓを備える点にある。走査ビットをカウントするための走査ビットカウンタＡ′７３１Ｓと走査ビットカウンタＤ７３２Ｓは直列に繋がっている。これによって、図１７のＦＲＣパターン表の横方向の位置をカウントするカウンタが準備されたことになる。走査ビットカウンタＤ７３２Ｓの出力する走査ビットカウント値Ｓが、ＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれに与えられる。

図１９〜図２４は、ＦＲＣ変換回路２３の動作を示すタイミングチャートが示される。一連のタイミングチャートがここでは図１９〜図２４に分割されているが、図１９のタイミングチャートの右端は図２０のタイミングチャートの左端に繋がり、図２０のタイミングチャートの右端は図２１のタイミングチャートの左端に繋がる。また、図２１のタイミングチャートの右端は図２２のタイミングチャートの左端に繋がり、図２２のタイミングチャートの右端は図２３のタイミングチャートの左端に繋がり、図２３のタイミングチャートの右端は図２４のタイミングチャートの左端に繋がる。図１９〜図２４は説明を簡単にするためにＲデータについて示すが、ＧデータおよびＢデータについても同様に説明することができるので、ここでは図示を略す。

図示されるように、走査ビットカウンタＤ７３２Ｓは、ラインカウンタＢ７１Ｌが出力するラインカウント値Ｌと走査ビットカウンタＡ′７３１Ｓが出力するカウント値とを入力し、これらをトリガとして動作し、走査ビットカウント値Ｓを出力する。

ＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれは、階調信号Ｗ（ＷＲ、ＷＧおよびＷＢ）、図１８〜図２３に示すタイミングチャートに従い与えられる走査ビットカウント値Ｓ、ラインカウント値Ｌおよびフレームカウント値Ｆに基づき、順次にアドレスを生成し、順次に生成したアドレスに基づきテーブル９０を参照（検索）し、当該アドレスに対応して格納された表示データＹをテーブル９０から読出し、読出した表示データＹをＦＲＣ変換後１ビットデータ８７Ｒ、８７Ｇおよび８７Ｂとして出力ＲＧＢデータビット変換器９１に出力する。したがって、タイミングチャートに従い順次に生成されるアドレスに基づき、テーブル９０からは、図１９〜図２４の最下段に示すデータの位置（ロケーション）Ａ、Ｂ、Ｃ，Ｄ、Ｃ，Ｄ，Ａ，Ｂ・・・、Ｅ，Ｆ，Ｇ，Ｈ，Ｇ，Ｈ，Ｅ，Ｆ，・・・、Ｉ，Ｊ，Ｋ，Ｌ，Ｋ，Ｌ，Ｉ，Ｊ，・・・、Ｍ，Ｎ，Ｏ，Ｐ，Ｏ，Ｐ，Ｍ，Ｎ・・・、Ｃ，Ｄ，Ａ，ＢＡ，Ｂ，Ｃ，Ｄ，・・・、Ｇ，Ｈ，Ｅ，Ｆ，Ｅ，Ｆ，Ｇ，Ｈ，・・・、Ｋ，Ｌ，Ｉ，Ｊ，Ｉ，Ｊ，Ｋ，Ｌ・・・、Ｏ，Ｐ，Ｍ，Ｎ，Ｍ，Ｎ，Ｏ，Ｐ・・・の順番に従い、当該位置で指示されるＦＲＣ変換後データ（０または１）が読出されて、出力ＲＧＢデータビット変換器９１に与えられる。

出力ＲＧＢデータビット変換器９１から出力されるＦＲＣ変換後ＲＧＢデータ９１１は、コントローラ３Ｅに与えられるので、コントローラ３Ｅは入力したＦＲＣ変換後ＲＧＢデータを入力順に従いフレームメモリ３Ｆに格納する。この結果、フレームメモリ３Ｆには図１８に示すようなＦＲＣパターン表のデータが格納される。図１８のＦＲＣパタン表のデータに従う画像がＳＴＮ液晶ディスプレイ回路５のＬＣＤに表示されるので縦縞のない画像を表示できる。

（実施例４）
図２５には本実施例に係るＦＲＣ変換回路２４の構成が示される。

図２６は、フレームメモリ３Ｆに格納される従来のＦＲＣパターン表のデータを示し、図２７には、フレームメモリ３Ｆに格納される本実施例に係るＦＲＣパターン表のデータを示す。図２６のデータは図６５（Ｃ）に示したものと同じである。

図２７に従うＬＣＤ画像データに基づき画像を液晶パネル５Ａに表示した場合には、ＬＣＤの縦列（Ｘ列）の値が異なる組の個数を等しくすることはできず、画面では縦縞が表示されるが、本実施例の図２８に従うＬＣＤ画像データに基づき画像を液晶パネル５Ａに表示した場合には、ＬＣＤの縦列（Ｘ列）の値が異なる組の個数を等しくすることができ、縦縞の発生が抑制される。

本実施例４による図２５のＦＲＣ変換回路の構成と、実施例３の図１６の構成とを比較し異なる点は、図１６の走査ビットカウンタＤ７３２Ｓに代替して、走査ビットカウンタＥ７４２Ｓを備える点にある。他の構成は図１６のそれと同じである。

走査ビットをカウントするための走査ビットカウンタＡ′７３１Ｓと走査ビットカウンタＥ７４２Ｓは直列に繋がっている。これによって、図２７のＦＲＣパターン表の横方向の位置をカウントするカウンタが準備されたことになる。走査ビットカウンタＥ７４２Ｓの出力する走査ビットカウント値Ｓが、ＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれに与えられる。

図２８〜図３３は、ＦＲＣ変換回路２４の動作を示すタイミングチャートが示される。一連のタイミングチャートがここでは図２８〜図３３に分割されているが、図２８のタイミングチャートの右端は図２９のタイミングチャートの左端に繋がり、図２９のタイミングチャートの右端は図３０のタイミングチャートの左端に繋がる。そして図３０のタイミングチャートの右端は図３１のタイミングチャートの左端に繋がり、図３１のタイミングチャートの右端は図３２のタイミングチャートの左端に繋がり、図３２のタイミングチャートの右端は図３３のタイミングチャートの左端に繋がる。図２８〜図３３は説明を簡単にするためにＲデータについて示すが、ＧデータおよびＢデータについても同様に説明することができるので、ここでは図示を略す。

図示されるように、走査ビットカウンタＥ７４２Ｓは、ラインカウンタＢ７１Ｌが出力するラインカウント値Ｌと走査ビットカウンタＡ′７３１が出力するカウント値とを入力し、これらをトリガとして動作する。

ＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれは、階調信号Ｗ（ＷＲ、ＷＧおよびＷＢ）、図２８〜図３３に示すタイミングチャートに従い与えられる走査ビットカウント値Ｓ、ラインカウント値Ｌおよびフレームカウント値Ｆに基づき、順次にアドレスを生成し、順次に生成したアドレスに基づきテーブル９０を参照（検索）し、当該アドレスに対応して格納された表示データＹをテーブル９０から読出し、読出した表示データＹをＦＲＣ変換後１ビットデータ８７Ｒ、８７Ｇおよび８７Ｂとして出力ＲＧＢデータビット変換器９１に出力する。したがって、タイミングチャートに従い順次に生成されるアドレスに基づき、テーブル９０からは、図２８〜図３３の最下段に示すデータの位置（ロケーション）Ａ、Ｂ、Ｃ，Ｄ、Ｄ，Ｃ，Ｂ，Ａ・・・、Ｅ，Ｆ，Ｇ，Ｈ，Ｈ，Ｇ，Ｆ，Ｅ，・・・、Ｉ，Ｊ，Ｋ，Ｌ，Ｌ，Ｋ，Ｊ，Ｉ・・・、Ｍ，Ｎ，Ｏ，Ｐ，Ｐ，Ｏ，Ｎ，Ｍ・・・、Ｄ，Ｃ，Ｂ，Ａ，Ａ，Ｂ，Ｃ，Ｄ，・・・、Ｈ，Ｇ，Ｆ，Ｅ，Ｅ，Ｆ，Ｇ，Ｈ，・・・、Ｌ，Ｋ，Ｊ，Ｉ，Ｉ，Ｊ，Ｋ，Ｌ・・・、Ｐ，Ｏ，Ｎ，Ｍ，Ｍ，Ｎ，Ｏ，Ｐ・・・の順番に従い、当該位置で指示されるＦＲＣ変換後データ（０または１）が読出されて、出力ＲＧＢデータビット変換器９１に与えられる。

出力ＲＧＢデータビット変換器９１から出力されるＦＲＣ変換後ＲＧＢデータ９１１は、コントローラ３Ｅに与えられるので、コントローラ３Ｅは入力したＦＲＣ変換後ＲＧＢデータを入力順に従いフレームメモリ３Ｆに格納する。この結果、フレームメモリ３Ｆには図２７に示すようなＦＲＣパターン表のデータが格納される。図２７のＦＲＣパタン表のデータに従う画像がＳＴＮ液晶ディスプレイ回路５のＬＣＤに表示されるので縦縞のない画像を表示できる。

（実施例５）
図３４には本実施例に係るＦＲＣ変換回路２５の構成が示される。

図３５は、フレームメモリ３Ｆに格納される従来のＦＲＣパターン表のデータを示し、図３６には、フレームメモリ３Ｆに格納される本実施例に係るＦＲＣパターン表のデータを示す。図３５のデータは図６５（Ｃ）に示したものと同じである。

図３５に従うＬＣＤ画像データに基づき画像を液晶パネル５Ａに表示した場合には、ＬＣＤの縦列（Ｘ列）の値が異なる組の個数を等しくすることはできず、画面では縦縞が表示されるが、本実施例の図３６に従うＬＣＤ画像データに基づき画像を液晶パネル５Ａに表示した場合には、ＬＣＤの縦列（Ｘ列）の値が異なる組の個数を等しくすることができ、縦縞の発生が抑制される。

図３４のＦＲＣ変換回路２５の構成と、図１０のＦＲＣ変換回路２２の構成を比較し異なる点は、ＦＲＣ変換回路２５が、図１０の走査ビットカウンタＣ７２Ｓに代替して、走査ビットカウンタＦ７５Ｓを備える点にある。走査ビットカウンタＦ７５Ｓは、ラインカウンタＢ７１Ｌが出力する３ビットのラインカウント値Ｌを参照し、これをトリガとして走査ビットカウント値Ｓを出力する。

図３７〜図４２は、ＦＲＣ変換回路２５の動作を示すタイミングチャートが示される。一連のタイミングチャートがここでは図３７〜図４２に分割されているが、図３７のタイミングチャートの右端は図３８のタイミングチャートの左端に繋がり、図３８のタイミングチャートの右端は図３９のタイミングチャートの左端に繋がる。そして、図３９のタイミングチャートの右端は図４０のタイミングチャートの左端に繋がり、図４０のタイミングチャートの右端は図４１のタイミングチャートの左端に繋がり、図４１のタイミングチャートの右端は図４２のタイミングチャートの左端に繋がる。図３７〜図４２は説明を簡単にするためにＲデータについて示すが、ＧデータおよびＢデータについても同様に説明することができるので、ここでは図示を略す。

図３７〜図４２に示されるように、ラインカウンタＢ７１Ｌが出力するラインカウント値Ｌに従い、走査ビットカウンタＢ７５Ｓが出力する走査ビットカウント値Ｓの出力が変化するよう動作する。したがって、後段のＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれは、このように変化する走査ビットカウンタＢ７５Ｓから出力される走査ビットカウント値Ｓを、テーブル９０から出力信号を読出すためのアドレスに用いている。

ＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれは、階調信号Ｗ（ＷＲ、ＷＧおよびＷＢ）、図３７〜図４２に示すタイミングチャートに従い与えられる走査ビットカウント値Ｓ、ラインカウント値Ｌおよびフレームカウント値Ｆに基づき、順次にアドレスを生成し、順次に生成したアドレスに基づきテーブル９０を参照（検索）し、当該アドレスに対応して格納された表示データＹをテーブル９０から読出し、読出した表示データＹをＦＲＣ変換後１ビットデータ８７Ｒ、８７Ｂおよび８７Ｂとして出力ＲＧＢデータビット変換器９１に出力する。したがって、タイミングチャートに従い順次に生成されるアドレスに基づき、テーブル９０からは、図３７〜図４２の最下段に示すデータの位置（ロケーション）Ａ、Ｂ、Ｃ，Ｄ・・・、Ｅ，Ｆ，Ｇ，Ｈ・・・、Ｉ，Ｊ，Ｋ，Ｌ，・・・、Ｍ，Ｎ，Ｏ，Ｐ，・・・、Ｄ，Ｃ，Ｂ，Ａ・・・、Ｈ，Ｇ，Ｆ，Ｅ，・・・、Ｌ，Ｋ，Ｊ，Ｉ・・・、Ｐ，Ｏ，Ｎ，Ｍ・・・の順番に従い、当該位置で指示されるＦＲＣ変換後データ（０または１）が読出されて、出力ＲＧＢデータビット変換器９１に与えられる。

出力ＲＧＢデータビット変換器９１から出力されるＦＲＣ変換後ＲＧＢデータ９１１は、コントローラ３Ｅに与えられるので、コントローラ３Ｅは入力したＦＲＣ変換後ＲＧＢデータを入力順に従いフレームメモリ３Ｆに格納する。この結果、フレームメモリ３Ｆには図３６に示すようなＦＲＣパターン表のデータが格納される。図３６のＦＲＣパタン表のデータに従う画像がＳＴＮ液晶ディスプレイ回路５のＬＣＤに表示されるので縦縞のない画像を表示できる。

（実施例６）
図４３には本実施例に係るＦＲＣ変換回路２６の構成が示される。図４４には本実施例に係るＦＲＣパターン表が示される。本実施例の図４４に従うＬＣＤ画像データに基づき画像を液晶パネル５Ａに表示した場合には、ＬＣＤの縦列（Ｘ列）の値が異なる組の個数を等しくすることができ、縦縞の発生が抑制される。

本実施の形態では、液晶パネル５Ａの全体表示領域を図６５（Ａ）で４×４＝１６ドットの１ブロック（ＦＲＣパターン）のみを用いて表示している。そのため、発明者の実験によれば、走査ビットカウンタを１つだけ用いた構成では、階調によっては表示品質が改善されない（縦縞でないチラツキが発生する）ケースが生じることがわかった。そこで発明者は、本実施例６および次の実施例７に示すように、ＦＲＣ変換回路は動作の異なる複数種類の走査ビットカウンタを備えるようにして、各ビット変換器から出力される階調信号（ＷＲ、ＷＧ、ＷＢ）に応じていずれか１つの走査ビットカウンタを選択するよう動作するセレクタを用いた構成を得た。具体的には、このセレクタを、階調に応じて表示品質が改善されたＦＲＣパターンに従う表示データを得ることを可能ならしめる走査ビットカウンタの出力値を選択するように設計した。

図４のＦＲＣ変換回路２１と図４３のＦＲＣ変換回路２６とを比較し異なる点は、図４３では、走査ビットカウント値Ｓを出力するカウンタとして走査ビットカウンタＡ５０Ｓと走査ビットカウンタＢ７１Ｓを備える点と、セレクタＡ５１Ｒ、５１Ｇおよび５１Ｂを追加して備える点にある。図４３の他の構成は図４に示したものと同様であるので説明は略す。

セレクタＡ５１Ｒ、５１Ｇおよび５１Ｂのそれぞれはビット変換器６１Ｒ、６１Ｇおよび６１Ｂのそれぞれに対応して設けられ、かつＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれに対応して設けられる。

セレクタＡ５１Ｒ、５１Ｇおよび５１Ｂのそれぞれは、表示モード設定信号、対応するビット変換器からの階調信号（ＷＲ、ＷＧおよびＷＢのそれぞれ）、ならびに走査ビットカウンタＡ５０Ｓの出力するカウント値および走査ビットカウンタＢ７１Ｓが出力するカウント値を入力する。そして、入力した２つのカウント値のうちの１つを、表示モード設定信号８９および対応するビット変換器からの出力信号に基づき選択して、選択したカウント値を走査ビットカウント値として、対応するＦＲＣ変換器に出力する。

具体的には、セレクタＡ５１Ｒ〜５１Ｂのそれぞれは、図４５の表形式で例示されるように、入力する２つの走査ビットカウンタの出力値の１つを選択して出力する。

図４５では表示モード設定信号MODE[3：0]の値と対応するビット変換器から出力される階調信号（ＷＲ、ＷＧ、ＷＢ）に従い、いずれか１つの走査ビットカウンタのカウント値が選択されることが示される。図４５では、表示モード設定信号MODE[3：0]の値は、白黒表示モードを指す値（８（１６進数））またはカラー表示モードを指す値（Ｂ，Ａ，９，７（１６進数））を取り得る。ここでは説明を簡単にするために、表示モード設定信号MODE[3：0]の値はカラー表示モードのみを指示すると想定するので、本実施例６のＦＲＣ変換回路２６では、図４５の白黒表示モードを指す値（８（１６進数））の欄に従う動作は行なわれないことになる。

動作においては、同一表示モードであっても、表示すべき階調によっては表示品質が改善されない場合がある。その場合には、これを改善可能なＦＲＣパターンの並びに変更したＳＴＮ用ＲＧＢ表示データを取得することが求められる。本実施例では、ＦＲＣパターンの並びを決定するテーブル９０の検索用アドレスを構成する走査ビットカウント値Ｓを生成する走査ビットカウンタを、表示すべき階調によって選択的に切換える。このような機能を有するセレクタを備えることにより、図４４のようなＦＲＣパターン表を生成することができて当該要求に応じることができる。

（実施例７）
図４６に、本実施例７によるＦＲＣ変換回路２７の構成を示す。図４のＦＲＣ変換回路２１と図４６のＦＲＣ変換回路２７とを比較し異なる点は、図４６では、走査ビットカウント値Ｓを出力するカウンタとして複数の走査ビットカウンタ（走査ビットカウンタＡ５０Ｓ、走査ビットカウンタＢ７１Ｓ、走査ビットカウンタＢ７２Ｓ、・・・走査ビットカウンタＮ７ＮＳ）を備える点と、セレクタ５７Ｒ、５７Ｇおよび５７Ｂを追加して備える点にある。図４６の他の構成は図４に示したものと同様であるので説明は略す。

複数の走査ビットカウンタのうち走査ビットカウンタＡ５０Ｓを除いたものは、走査ビットカウンタＢ７１Ｓと同様な機能を有する。

セレクタＡ５７Ｒ、５７Ｇおよび５７Ｂのそれぞれはビット変換器６１Ｒ、６１Ｇおよび６１Ｂのそれぞれに対応して設けられるとともに、ＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂのそれぞれに対応して設けられる。

セレクタＡ５７Ｒ、５７Ｇおよび５７Ｂのそれぞれは、表示モード設定信号、対応するビット変換器からの出力信号（ＷＲ、ＷＧおよびＷＢのそれぞれ）、ならびに複数の走査ビットカウンタのそれぞれが出力するカウント値を入力し、入力した複数のカウント値のうちの１つを、表示モード設定信号および対応するビット変換器からの出力信号に基づき選択する。選択したカウント値は、走査ビットカウント値として対応するＦＲＣ変換器に出力される。

具体的には、セレクタＡ５７Ｒ〜５７Ｂのそれぞれは、表示モード設定信号MODE[3：0]の値と対応するビット変換器から出力される階調信号（ＷＲ、ＷＧ、ＷＢ）に従い、複数の走査ビットカウンタが出力する走査ビットカウント値のうちのいずれか１つを選択して走査ビットカウント値Ｓとして、対応のＦＲＣ変換器に出力するよう動作する。

動作においては、同一表示モードであっても、表示すべき階調によっては表示品質が改善されない場合がある。その場合には、これを改善可能なＦＲＣパターンの並びに変更したＳＴＮ用ＲＧＢ表示データを取得することが求められる。本実施例では、ＦＲＣパターンの並びを決定するテーブル９０の検索用アドレスを構成する走査ビットカウント値Ｓを生成する走査ビットカウンタを、表示すべき階調によって選択的に切換える。このような機能を有するセレクタを備えることにより、当該要求に応じることができる。

図４７には、図４６のセレクタ５７Ｒの構成が示される。図４７を参照して、セレクタ５７Ｒはデコーダ５７１、走査ビットカウンタＡ５０Ｓ、走査ビットカウンタＢ７１Ｓ、・・・走査ビットカウンタＮ７ＮＳのそれぞれの出力を入力する複数のＡＮＤゲート５７２、および各ＡＮＤゲート５７２の出力信号を入力するＯＲゲート５７３を含む。

デコーダ５７１は、ビット変換器６１Ｒの出力値ＷＲに従い、デコーダ５７１の出力ENB_A、ENB_B、・・・、ENB_N（1ビット信号）のいずれか１つだけをアクティブ（本実施例の場合High）として、出力のそれぞれをＡＮＤゲート５７２のそれぞれに出力する。

ＡＮＤゲート５７２のそれぞれは、対応の走査ビットカウンタからの出力信号と、デコーダ５７１の出力信号とを入力してＡＮＤ演算して演算値（１または０）をＯＲゲート５７３に出力する。ＯＲゲート５７３は入力した信号値をＯＲ演算して演算値（１または０）を走査ビットカウンタ出力値ＳＲとして出力する。例えば、走査ビットカウンタＡ５０Ｓの出力ENB_Aがアクティブ（１）になった場合、走査ビットカウンタ出力値ＳＲは走査ビットカウンタＡ５０Ｓの値を指す。他の走査ビットカウンタ出力値ＳB、ＳＧを出力するためのセレクタ５７Ｇおよび５７Ｇも同様である。

本実施の形態では、テーブル９０は、複数の表示用のビットデータを予め格納し、アドレス指定されることにより表示用のビットデータＹが読出されるような構成を有する。各実施例のＦＲＣ変換回路２１〜２７のそれぞれによれば、テーブル９０に格納される従来の４ドット×４ドットのＦＲＣパターンを使って、液晶パネル５Ａに表示されるべきＬＣＤ画像データのためのＦＲＣパターン表において各列の値が異なる組の個数を等しくする表示データＹの読出しを可能ならしめるアドレス信号を生成できる。これにより、各実施例のＦＲＣパターン表について共通のテーブル９０を利用でき、さらには、テーブル９０に格納されるＦＲＣパターンは４×４ドットのサイズで済むので、テーブル９０を格納するのに必要なメモリ容量およびＦＲＣパターン変換回路の規模を小さくすることができる。

（他の実施の形態）
上述の実施の形態では、ＳＴＮ液晶ディスプレイに適用する場合を説明したが、ＴＦＴ（Thin Film Transistor）方式による液晶ディスプレイであっても適用することができる。

ＴＦＴ液晶ディスプレイは、マトリックス状に液晶素子が配される画面の画素に相当する液晶素子のそれぞれに対応して、トランジスタが配置される。そして、制御回路から、表示するべき画像データに基づき各トランジスタに印加する電圧レベルを個別に制御する。これにより、画像データに従う画像が表示される。

ＴＦＴ液晶ディスプレイであっても、ＬＣＤ画像データに基づき画像を液晶パネルに表示した場合には、ＬＣＤの全縦列（Ｘ列）について値が異なる組の個数を等しくすることができる。具体的には、縦縞の発生を抑制するために、ＳＴＮ液晶ディスプレイでは図４８（Ａ）のように、隣接する液晶素子がＯＮとＯＦＦである組の総数を一致させるのに対し、ＴＦＴ液晶ディスプレイでは図４８（Ｂ）のように、隣接する液晶素子が表示する階調値が異なる組（階調差がある組）の総数を一致させればよい。階調値は印加される電圧レベルに従う。図４８（Ｂ）では、Ｒ（１）、Ｒ（２）、Ｒ（３）、Ｒ（４）・・・は各液晶素子が表示する階調値を指す。階調差がある組においては、該組の大きい方の階調値をＯＮとした場合に、他方の液晶素子の低い方の階調値をＯＦＦとみなすことができる。

さらに、本実施の形態のＴＦＴ液晶ディスプレイでは、従来のＴＦＴ液晶ディスプレイを用いた場合に比べて表示可能な階調数を増やすことができる。

図４９には、階調が増加することの一例が示される。図５０には本実施の形態に係る液晶パネル駆動装置の概略構成が示される。図５１には、本実施の形態によるＦＲＣ変換回路の構成が示される。

従来のＴＦＴ液晶ディスプレイのためのＣＰＵとのインターフェイスは、Ｒデータ、ＧデータおよびＢデータを供給するためのＲ、Ｇ、Ｂビット幅は{６bit、６bit、６bit}であるため、最高階調数は１８ビットで表せる数となる。これに対し、図５０および図５１の回路によればインターフェイスがＲ、Ｇ、Ｂビット幅が{６bit、６bit、６bit}のままであっても、図４９のようなデータとして表示することにより、最高Ｒ、Ｇ、Ｂビット幅＝{１０bit、１０bit、１０bit}とすることができる。これにより、Ｒ、ＧおよびＢの各ビット幅について、従来ビット数（６ビット）に４ビット増やすことができる。

この結果、従来は、６ビットを用いて、図４９の左側の赤色の１色（１階調）を表示することができたが、本実施の形態によれば、図４９の右側の４色（４階調）に拡張することができる。本実施の形態によれば、表示画面において、１画素を４×４または４×８のブロックに拡張することができる。図４９では画素を４×４ブロックに拡張した例が示される。

階調数を増やすために、本実施の形態では、図２（Ａ）の構成が図５０のように変更される。図５０の装置は、図２（Ａ）のＣＰＵインターフェイス１、ＦＲＣ変換回路２、ディスプレイインターフェイス４およびＳＴＮ液晶ディスプレイ回路５に代替して、ＣＰＵインターフェイス１Ｘ、ＦＲＣ変換回路２Ｘ、ディスプレイインターフェイス４ＸおよびＴＦＴ液晶ディスプレイ回路５Ｘを備える。フレームデータ生成部３は前述したものと同様である。

ＣＰＵインターフェイス１Ｘは、ＣＰＵから与えられる表示のための１８ビット幅以上のデータ幅を有するＲＧＢデータを入力する。ＲＧＢデータは［１７：０］以上のデータ幅を有する。たとえば、Ｒデータ、ＧデータおよびＢデータのそれぞれが８ビット幅を有する。

ＴＦＴ用ディスプレイインターフェイス４Ｘは、フレームメモリ３Ｆから読出されたデータを入力し、表示用のＬＣＤ画像データに変換し出力する。ＴＦＴ液晶ディスプレイ回路５Ｘは、入力したＬＣＤ画像データに基づきＬＣＤの液晶素子のトランジスタを制御して画像を表示する。

ＴＦＴとＳＴＮでは、送るＲＧＢデータのビット幅およびタイミングが異なるので、図５１では、図４のビット変換器６１Ｒ、６１Ｇおよび６１Ｂに代替してビット変換器６１ＲＸ、６１ＧＸおよび６１ＢＸが備えられる。また、ＦＲＣ変換器４０Ｒ、４０Ｇおよび４０Ｂに代替してＦＲＣ変換器４０ＲＸ、４０ＧＸおよび４０ＢＸが備えられる。また、出力ＲＧＢデータビット変換器９１に代替して回路８１Ｒ、８１Ｇおよび８１Ｂ、ならびに回路８０Ｒ、８０Ｇおよび８０Ｂを備える。回路８１Ｒ、８１Ｇおよび８１Ｂそれぞれの出力は、回路８０Ｒ、８０Ｇおよび８０Ｂそれぞれに与えられる。

図５１では、ＣＰＵから与えられるＲＧＢデータは、Ｒデータ、ＧデータおよびＢデータについてそれぞれ［ｘ：０］のビット幅を有する。入力したＲデータの上位の（ｘ−Ｎ）ｂｉｔのデータは、回路８１Ｒと８０Ｒに与えられ、同様に、Ｇデータの上位の（ｘ−Ｎ）ｂｉｔのデータは、回路８１Ｇと８０Ｇに与えられ、同様に、Ｂデータの上位の（ｘ−Ｎ）ｂｉｔのデータは、回路８１Ｂと８０Ｂに与えられる。また、入力したＲデータの下位のＮｂｉｔのデータＲ［Ｎ：０］（ただし、Ｎ＝３または２または１）は、ビット変換器６１ＲＸに与えられる。同様に、Ｇデータの下位のＮｂｉｔのデータＧ［Ｎ：０］（ただし、Ｎ＝３または２または１）は、ビット変換器６１ＧＸに与えられる。同様に、Ｂデータの下位のＮｂｉｔのデータＢ［Ｎ：０］（ただし、Ｎ＝３または２または１）は、ビット変換器６１ＢＸに与えられる。

回路８１Ｒ、８１Ｇおよび８１Ｂのそれぞれは、同様の動作をするので、ここでは回路８１Ｒについて説明する。回路８１Ｒは、与えられるＲデータの上位の（ｘ−Ｎ）ｂｉｔのデータについてビット幅を１減算して出力する。したがって、Ｒデータの上位の（ｘ−Ｎ−１）ｂｉｔのデータを出力する。回路８１Ｇおよび８１Ｂもそれぞれ、Ｇデータの上位の（ｘ−Ｎ−１）ｂｉｔのデータおよびＢデータの上位の（ｘ−Ｎ−１）ｂｉｔのデータを、それぞれ出力する。

ここで、（ｘ−Ｎ）ｂｉｔはＴＦＴ用ディスプレイインターフェイス４Ｘの入力データのビット幅に一致する。

動作において、ビット変換器６１ＲＸ、６１ＧＸおよび６１ＢＸは、ＣＰＵインターフェース１Ｘから出力された画像データのデータＲ［Ｎ：０］、Ｇ［Ｎ：０］およびＢ［Ｎ：０］に基づき、表示モード設定信号８９が示す表示モードごとにそれぞれ均等な濃淡となるようＲデータ、ＧデータおよびＢデータの有効ビット幅を決定する。各ビット変換器からは、決定されたビット幅に従う値を指すＲ，Ｇ，Ｂの各データについての階調信号ＷＲ、ＷＧおよびＷＢのそれぞれが出力される。

ＦＲＣ変換器４０ＲＸ、４０ＧＸおよび４０ＢＸのそれぞれは、階調信号Ｗ（ＷＲ、ＷＧおよびＷＢ）、走査ビットカウント値Ｓ、ラインカウント値Ｌおよびフレームカウント値Ｆに基づき、アドレスを生成する。そして、生成したアドレスに基づきテーブル９０を参照（検索）し、当該アドレスに対応して格納された表示データＹをテーブル９０から読出し、読出した表示データＹを、ＦＲＣ変換後１ビットデータ８７Ｒ、８７Ｇおよび８７Ｂとして回路８０Ｒ、８０Ｇおよび８０Ｂそれぞれに出力する。ＦＲＣ変換後１ビットデータ８７Ｒ、８７Ｇおよび８７Ｂは、１または０の値を指す。

ここで、回路８０Ｒについて説明をする。回路８０Ｒの動作は、回路８０Ｇおよび８０Ｂについても同様に適用される。回路８０Ｒは、回路８１Ｒからの出力と、Ｒデータの上位の（ｘ−Ｎ）ｂｉｔのデータと、ＦＲＣ変換後１ビットデータ８７Ｒとを入力する。回路８１Ｒは、ＦＲＣ変換後１ビットデータ８７Ｒに従い、回路８１Ｒからの出力と、Ｒデータの上位の（ｘ−Ｎ）ｂｉｔのデータとのいずれか一方をフレームデータ生成部３に出力する。具体的には、ＦＲＣ変換後１ビットデータ８７Ｒが１を指示するとき、Ｒデータの上位の（ｘ−Ｎ）ｂｉｔのデータを出力し、０を指示するとき回路８１Ｒからの出力をフレームデータ生成部３に与える。

このように、Ｒ、ＧおよびＢデータのそれぞれについて、下位Ｎビットのデータをテーブル９０から表示データＹを読出すためのアドレスを生成するために用い、そして、残りの上位ビットから得られる２種類のデータ（（ｘ−Ｎ）ｂｉｔのデータと（ｘ−Ｎ−１）ｂｉｔのデータ）を階調を決定するために用いるので、図４９に示したように、１画素について表示可能な階調数を増やすことができる。

以上の各実施の形態では、１フレームを表示する液晶パネルの各列において、隣接する液晶素子がＯＮとＯＦＦである組の総数を一致させているが、これは、液晶ディスプレイに１秒間に１６個のフレームを周期的に逐次更新しながら表示することで１個の画面を表示する場合に応用される。

図５２（Ａ）のようにＳＴＮの液晶パネル５Ａは表示領域Ｅ１、Ｅ２、Ｅ３、Ｅ４、・・・を有するとした場合において、領域Ｅ１の画像は、図５２（Ｂ）に示すように当該領域に０番目のフレームＦＲ（０）〜１５番目のフレームＦＲ（１５）が周期的に逐次更新されながら、重ねられるようにして表示される。他の領域Ｅ２、Ｅ３、Ｅ４、・・・においても同様である。各フレームは列１、列２、列３、・・・の複数の列を有する。フレームが重ね合わせられるように表示されるとき、列１の位置では１６個の列１が重ね合わせられるように表示される。同様に、列２の位置では１６個の列２が重ね合わせられるように表示される。他の列についても同様である。ここでは、このように重ね合わせられる１６個の列１からなる群と、同様に１６個の列２からなる群と、同様に１６個の列２からなる群と、・・・とが得られる。

各実施の形態では、このような列の各群において、隣接する液晶素子がＯＮとＯＦＦである組の総数を一致させている。この関係が成り立つことは（式１）〜（式４）により示される。図５２（Ｃ）によれば、列１の群のＯＮとＯＦＦである組の総数（＝Ｎ０（１）＋Ｎ１（１）＋Ｎ２（１）＋・・・＋Ｎ１５（１））と、列２の群のＯＮとＯＦＦである組の総数（＝Ｎ０（２）＋Ｎ１（２）＋Ｎ２（２）＋・・・＋Ｎ１５（２））と、列３の群のＯＮとＯＦＦである組の総数（＝Ｎ０（３）＋Ｎ１（３）＋Ｎ２（３）＋・・・＋Ｎ１５（３））とは、等しくなる。

したがって、従来は図５３（Ａ）のように縦縞が生じていたが、列の各群において、隣接する液晶素子がＯＮとＯＦＦである組の総数を一致させることにより、図５３（Ｂ）の縦縞の発生が抑制される。

なお、各実施の形態では、テーブル９０から表示用のビットデータを読出すようにしているが、表示用のビットデータの生成方法はこれに限定されない。たとえば、テーブル９０を用いずに、表示用のビットデータを所定の計算式に従い算出するようにしてもよい。

各実施の形態では、液晶パネル５ＡなどにはＲ（Red）、Ｇ（Green）およびＢ（Blue）の３原色の液晶素子のうちの少なくとも１種類の液晶素子がマトリックス状に液晶素子が配される。そして、マトリックスの液晶素子により構成される所定の大きさのブロックごとに表示色を制御する当該液晶パネルを、表示データに従う電圧を印加することにより駆動するための表示データを生成する。

ＦＲＣ変換回路２は、ディザ法に従うＦＲＣ（Frame Rate Control）パターンにより示される複数の表示用のビットデータを予め格納し、アドレス指定されることにより表示用のビットデータが読出されるテーブル９０を予め格納する。

動作においてＦＲＣ変換回路２は、外部から与えられる所定信号に基づき、表示すべき階調値（階調信号ＷＲ、ＷＧ、ＷＢ）、フレームカウント値Ｆ、液晶パネル上の液晶素子を指示するラインカウント値Ｌおよび走査ビットカウント値Ｓを生成し、生成した値の組をアドレス信号として出力する。アドレス信号に基づきテーブル９０を検索して、表示用のビットデータが読出される。出力ＲＧＢデータビット変換器９１は、この読出されたビットデータを受理し、受理したビットデータを表示データに変換して、フレームデータ生成部３に出力する。

ここで、アドレス信号の生成においては、以下の特徴を有する。つまり、表示データにおいて、液晶パネルに表示される３原色と全ての階調値との組合せそれぞれについて、当該組合せを、ブロックを縦および横の方向に並べて形成される画面に適用したと仮定する。この仮定の下では、図５２で説明したように、マトリックスの列のそれぞれにおける隣接する液晶素子がＯＮとＯＦＦである組の、１６個のフレームＦＲ（０）〜ＦＲ（１５）での合計数が、列同士で一致するように、ビットデータの読出しを可能ならしめるアドレス信号を生成する。

このように、今回開示した上記各実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は請求の範囲によって画定され、また請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

本発明は、同一色彩の広い画面領域を有する液晶ディスプレイ装置において、同一模様の静止画像を長時間表示する場合に有効である。具体的には、銀行のＡＴＭ（Automatic Teller Machine)または駅の自動券売機などに使用されるタッチパネルに利用される。

Claims (6)

1. Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３原色の液晶素子のうちの少なくとも１種類の液晶素子がマトリックス状に配されるとともに、前記マトリックスの液晶素子により構成される所定の大きさのブロックごとに表示色を制御する液晶パネルを、表示データに従う電圧を印加することにより駆動するための前記表示データの生成装置であって、
   外部から与えられる所定信号に基づき、表示すべき階調値、フレームカウント値、前記液晶パネル上の液晶素子を指示するラインカウント値および走査ビットカウント値を生成し、生成した値の組をアドレス信号として出力するアドレス生成部と、
   ディザ法に従うＦＲＣ（Frame Rate Control）パターンにより示される複数の表示用のビットデータを予め格納し、アドレス指定されることにより前記表示用のビットデータが読出されるテーブルと、
   前記アドレス信号に基づき前記テーブルを検索して、前記表示用のビットデータを読出して出力するビットデータ出力部と、
   前記ビットデータを受理し、受理した前記ビットデータを前記表示データに変換して出力する表示データ出力部とを備え、
   前記液晶パネルに表示される前記３原色と全ての階調値との組合せそれぞれについて、当該組合せを、前記ブロックを縦および横の方向に、それぞれ複数並べて形成される画面に適用した場合において、
   前記アドレス生成部は、
   前記マトリックスのそれぞれの列における隣接する液晶素子がオンとオフである組の、所定数のフレームでの合計数が、列同士で一致するように、前記ビットデータの読出しを可能ならしめる前記アドレス信号を生成し、
   前記アドレス信号を表す前記値の組を構成する前記表示すべき階調値をＷ、前記フレームカウント値をＦ、前記ラインカウント値をＬ、および前記走査ビットカウント値をＳとし、前記ビットデータ出力部により、当該アドレス信号に基づき前記テーブルを検索して、読出される前記表示用のビットデータをＹ（Ｆ，Ｗ，Ｌ，Ｓ）とした場合に、当該表示用のビットデータＹ（Ｆ，Ｗ，Ｌ，Ｓ）に関して、階調値Ｗをｉ＝0,1,...,15と変化させた場合に、
   

   

   で表される関係式が成立する、表示データ生成装置。
2. Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３原色の液晶素子のうちの少なくとも１種類の液晶素子がマトリックス状に配されるとともに、前記マトリックスの液晶素子により構成される所定の大きさのブロックごとに表示色を制御する液晶パネルを、表示データに従う電圧を印加することにより駆動するための表示データ生成装置であって、
   外部から与えられる所定信号に基づき、表示すべき階調値、フレームカウント値、前記液晶パネル上の液晶素子を指示するラインカウント値および走査ビットカウント値を生成し、生成した値の組をアドレス信号として出力するアドレス生成部を、備え、
   前記所定信号はクロック信号、表示モード信号、ＲＧＢ（Red、Green、Blue）画像信号、水平同期信号および垂直同期信号を含み、
   前記アドレス生成部は、
   前記表示モード信号およびＲＧＢ画像信号に基づき前記階調値を生成する階調生成部と、
   前記クロック信号に基づき前記走査ビットカウント値を生成する走査ビットカウンタ部と、
   前記水平同期信号に基づき前記ラインカウント値を生成するラインカウンタと、
   前記垂直同期信号に基づき前記フレームカウント値を生成するフレームカウンタとを含み、
   前記走査ビットカウンタ部は、動作の異なる複数種類の走査ビットカウンタを有し、
   前記アドレス生成部は、
   前記階調値に基づき、前記複数種類の走査ビットカウンタそれぞれが出力する走査ビットカウント値のうちの１つを選択して出力し、
   前記表示データ生成装置は、さらに、
   ディザ法に従うＦＲＣ（Frame Rate Control）パターンにより示される複数の表示用のビットデータを予め格納し、アドレス指定されることにより前記表示用のビットデータが読出されるテーブルと、
   前記アドレス信号に基づき前記テーブルを検索して、前記表示用のビットデータを読出して出力するビットデータ出力部と、
   前記ビットデータを受理し、受理した前記ビットデータを前記表示データに変換して出力する表示データ出力部とを、備え、
   前記液晶パネルに表示される前記３原色と全ての階調値との組合せそれぞれについて、当該組合せを、前記ブロックを縦および横の方向に、それぞれ複数並べて形成される画面に適用した場合において、
   前記アドレス生成部は、
   前記マトリックスのそれぞれの列における隣接する液晶素子がオンとオフである組の、所定数のフレームでの合計数が、列同士で一致するように、前記ビットデータの読出しを可能ならしめる前記アドレス信号を生成する、表示データ生成装置。
3. 前記フレームのそれぞれにおいて、前記マトリックスの列ごとの隣接する液晶素子のオンとオフである組の数が列同士で等しい、請求項１または２に記載の表示データ生成装置。
4. 前記ＦＲＣパターンは、４ドット×４ドットのパターンを指す、請求項１または２に記載の表示データ生成装置。
5. Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３原色の液晶素子のうちの少なくとも１種類の液晶素子がマトリックス状に配されるとともに、前記マトリックスの液晶素子により構成される所定の大きさのブロックごとに表示色を制御する液晶パネルを、表示データに従う電圧を印加することにより駆動するための前記表示データの生成方法であって、
   外部から与えられる所定信号に基づき、表示すべき階調値、フレームカウント値、前記液晶パネル上の液晶素子を指示する指示するラインカウント値および走査ビットカウント値を生成し、生成した値の組をアドレス信号として出力するステップと、
   ディザ法に従うＦＲＣ（Frame Rate Control）パターンにより示される複数の表示用のビットデータを予め格納し、アドレス指定されることにより前記表示用のビットデータが読出されるテーブルを、前記アドレス信号に基づき検索して、前記表示用のビットデータを読出して出力するステップと、
   前記ビットデータを受理し、受理した前記ビットデータを前記表示データに変換して出力するステップとを備え、
   前記液晶パネルに表示される前記３原色と全ての階調値との組合せそれぞれについて、当該組合せを、前記ブロックを縦および横の方向に、それぞれ複数並べて形成される画面に適用した場合において、
   前記生成した値の組をアドレス信号として出力するステップでは、
   前記マトリックスの列それぞれにおける隣接する液晶素子がオンとオフである組の、所定数のフレームでの合計数が、列同士で一致するように、前記ビットデータの読出しを可能ならしめる前記アドレス信号を生成し、
   前記アドレス信号を表す前記値の組を構成する前記表示すべき階調値をＷ、前記フレームカウント値をＦ、前記ラインカウント値をＬ、および前記走査ビットカウント値をＳとし、前記表示用のビットデータを読出して出力するステップにおいて、当該アドレス信号に基づき前記テーブルを検索して、読出される前記表示用のビットデータをＹ（Ｆ，Ｗ，Ｌ，Ｓ）とした場合に、当該表示用のビットデータＹ（Ｆ，Ｗ，Ｌ，Ｓ）に関して、階調値Ｗをｉ＝0,1,...,15と変化させた場合に、
   

   

   で表される関係式が成立する、表示データ生成方法。
6. Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３原色の液晶素子のうちの少なくとも１種類の液晶素子がマトリックス状に配されるとともに、前記マトリックスの液晶素子により構成される所定の大きさのブロックごとに表示色を制御する液晶パネルを、表示データに従う電圧を印加することにより駆動するための表示データ生成方法であって、
   外部から与えられる所定信号に基づき、表示すべき階調値、フレームカウント値、前記液晶パネル上の液晶素子を指示する指示するラインカウント値および走査ビットカウント値を生成し、生成した値の組をアドレス信号として出力するステップを、備え、
   前記所定信号はクロック信号、表示モード信号、ＲＧＢ（Red、Green、Blue）画像信号、水平同期信号および垂直同期信号を含み、
   前記生成した値の組をアドレス信号として出力するステップでは、
   前記表示モード信号およびＲＧＢ画像信号に基づき前記階調値を生成するステップと、
   動作の異なる複数種類の走査ビットカウンタを用いて、前記クロック信号に基づき前記走査ビットカウント値を生成するステップと、
   前記水平同期信号に基づき前記ラインカウント値を生成するステップと、
   前記垂直同期信号に基づき前記フレームカウント値を生成するステップとを含み、
   前記階調値に基づき、前記複数種類の走査ビットカウンタそれぞれが出力する走査ビットカウント値のうちの１つを選択して出力し、
   前記表示データ生成方法は、さらに、
   ディザ法に従うＦＲＣ（Frame Rate Control）パターンにより示される複数の表示用のビットデータを予め格納し、アドレス指定されることにより前記表示用のビットデータが読出されるテーブルを、前記アドレス信号に基づき検索して、前記表示用のビットデータを読出して出力するステップと、
   前記ビットデータを受理し、受理した前記ビットデータを前記表示データに変換して出力するステップとを備え、
   前記液晶パネルに表示される前記３原色と全ての階調値との組合せそれぞれについて、当該組合せを、前記ブロックを縦および横の方向に、それぞれ複数並べて形成される画面に適用した場合において、
   前記生成した値の組をアドレス信号として出力するステップでは、
   前記マトリックスのそれぞれの列における隣接する液晶素子がオンとオフである組の、所定数のフレームでの合計数が、列同士で一致するように、前記ビットデータの読出しを可能ならしめる前記アドレス信号を生成する、表示データ生成方法。

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