JPH09237059A - 解像度変換可能な表示パネル及び表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 解像度変換を行っても、画質が劣化しない表
示装置を提供する。 【解決手段】 面積の異なる複数のドットが配列された
表示パネルにおいて、該ドット群は有効面積Ｓ１を有す
るｍ個の第１の画素に均等に分割可能であるとともに、
有効面積Ｓ２を有するｎ個の第２の画素にも均等に分割
可能であって、Ｓ１＜Ｓ２、ｍ＞ｎ、ｍ／ｎ≠２ａ，
（ａは自然数）を満たすように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ、ワ
ードプロセッサ、ＴＶ受像機、カーナビゲーションシス
テム、などの情報処理システムのディスプレイや、ビデ
オカメラのビューファインダーや、プロジェクターのラ
イトバルブ等に用いられる表示パネルの技術分野に属
し、特に解像度変換可能な表示パネル及び表示装置の技
術分野に属するものである。

【０００２】

【従来の技術】解像度が固定されている、つまり画素数
が一定であるドットマトリクス表示パネルでは、表示パ
ネルの解像度より低い解像度の画像を表示する場合に
は、表示パネルの表示領域の一部に表示し、残りの領域
は非表示領域とすることが行われている。

【０００３】逆に、パネルの解像度より高い解像度の画
像を表示する場合には、表示パネルの全表示領域に表示
すべき画像の一部を切り出して表示する方式（仮想スク
リーン）で表示している。この場合は、表示パネルに同
時に画像全面を表示することはできない（第１の方
式）。

【０００４】そこで、低解像度の時には、４ドットを一
画素として拡大表示する方式がある。例えば解像度１２
８０×１０２４の表示パネルを用いて、４ドットを一画
素として表示すれば６４０×５１２となり、低解像度で
ある６４０×４８０の表示がほぼ表示領域（画面）の面
積と同じ面積で行える。しかしながら、この方式では解
像度１０２４×７６８の表示パネルで６４０×４８０の
画像全面を拡大表示することはできない（第２の方
式）。

【０００５】これを解決すべく、本発明者は、画像デー
タの一部を間引きした後、拡大することで画像のサイズ
を表示パネルのサイズにできるだけ合わせる方式（第３
の方式）を提案している。（特開平５−１１９７３４号
公報、欧州特許公開第０５４０２９４号公報）しかしな
がら、画像データを間引く為に、表示される画像のぼけ
を防止したり、不自然さを解消するには、更なる改善が
必要である。

【０００６】また、特開平６−２９５３３８号には、画
像データの間引きを行わずに、画像データ処理を行う方
式（第４の方式）が記載されている。

【０００７】

【発明が解決しようとする課題】しかしながら、前述し
たとおり第１の方式では、表示パネルに同時に画像全面
を表示することはできない。

【０００８】また、第２の方式では、２のべき乗の拡大
表示しかできないし、第３の方式では、間引きにより処
理前の画像データの一部が失われてしまう。

【０００９】第４の方式は、演算等のデータ処理が複雑
であり、画像情報処理回路が複雑で大規模になり装置の
低価格化を阻む。

【００１０】

【課題を解決するための手段】本発明は、上述した課題
を解決し、画像情報の処理が容易で、低価格の表示装置
となりうる表示パネルを提供することを目的とする。

【００１１】本発明の別の目的は、表示画像のぼけを防
止し、文字や線の太さが変わらない表示パネル及び表示
装置を提供することを目的とする。

【００１２】本発明の別の目的は、入力信号のノイズ
（ジッタ）の影響を受けにくい表示パネル及び表示装置
を提供することを目的とする。

【００１３】本発明者は、数多くの実験と思考錯誤を繰
り返した結果、２のべき乗以外の拡大や縮小のような解
像度変換の役目は画像情報処理回路が担う、という従来
の常識を覆し、表示パネル側にその役目を持たせるとい
う発想に至った。そして、ユニークなドットパターンを
パネルにもたせることで上記目的を達成した。

【００１４】本発明は、面積の異なる複数のドットから
なる画素群が配列された表示パネルにおいて、該画素群
は、有効面積Ｓ１を有するｍ個の第１の画素に均等に分
割可能であるとともに、有効面積Ｓ２を有するｎ個の第
２の画素にも均等に分割可能であって、Ｓ１＜Ｓ２、ｍ
＞ｎ、ｍ／ｎ≠２ａ，（ａは自然数）を満たすことを特
徴とする。

【００１５】又、面積の異なる複数のドットからなる画
素群が配列された表示パネルにおいて、該画素群は、有
効面積Ｓ１を有するｐ個の第１の画素に均等に分割可能
であるとともに、有効面積Ｓ２を有するｑ個の第２の画
素に均等に分割可能であって、更に有効面積Ｓ３を有す
るｒ個の第３の画素にも分割可能であるとともに、Ｓ１
＜Ｓ２＜Ｓ３、ｐ＞ｑ＞ｒ、ｐ／ｑ≠２ａ、ｐ／ｒ＝２
ａ，（ａは自然数）を満たすことを特徴とする。

【００１６】又、面積の異なる複数のドットが規則的に
配列された表示領域を含む表示パネルにおいて、該表示
領域は、多数の有効面積Ｓ１を有する第１の画素に分割
され、該第１の画素は、該複数のドットのうちの第１の
組み合わせにより構成されるものと、該複数のドットの
うちの該第１の組み合わせとは異なる第２の組み合わせ
により構成されるものとを含んでいることを特徴とす
る。

【００１７】又、２種以上の互いに異なる面積を有する
ドットからなる画素群を有する表示パネルであって、該
画素群全体は互いに等しい有効面積を有するｍ個の第１
の画素に分割可能であり、該画素群の一部の領域を除く
領域は該第１の画素と異なる互いに等しい有効面積を有
するｎ個の第二の画素に分割可能であり、ｍ＞ｎであっ
て、ｍ／ｎ≠ａ，（ａ：自然数）、を満たすることを特
徴とする。

【００１８】又、２種以上の互いに異なる面積を有する
ドットからなる画素領域を有する表示パネルであって、
該画素領域は、有効面積Ｓ１を有する第１の画素に均等
に分割可能であると同時に、有効面積Ｓ２を有する第２
の画素に均等に分割可能であり、Ｓ１＜Ｓ２であって、
√Ｓ２／√Ｓ１≠ｂ（ｂ：自然数）を満たす、ことを特
徴とする。

【００１９】又、２種以上の互いに異なる面積を有する
ドットからなる表示画面を有する表示パネルであって、
該表示画面全体は、有効面積Ｓ１を有する第１の画素に
分割可能であると同時に、有効面積Ｓ２を有する第２の
画素に分割可能であり、Ｓ１＜Ｓ２であって、√Ｓ２／
√Ｓ１≠ｂ（ｂ：自然数）、を満たすことを特徴とす
る。

【００２０】又、２種以上の互いに異なる面積を有する
ドットからなる表示画面を有する表示パネルであって、
該表示画面全体は有効面積Ｓ１を有する第１の画素に均
等に分割可能であり、該表示画面の一部の領域を除く表
示領域は有効面積Ｓ２を有する第二の画素に分割可能で
あり、Ｓ１＜Ｓ２であって、√Ｓ２／√Ｓ１≠ｂ（ｂ：
自然数）、を満たすことを特徴とする。

【００２１】（作用）本発明によれば、異なる有効面積
をもつ複数のドットのなかから所望の解像度を得る為に
必要な組み合わせを適宜選択して表示単位となる画素を
構成できる。よって、画素の有効面積は２のべき乗に限
らず拡大縮小できるので、所望の解像度が得られる。こ
のように、表示パネル自体が解像度変換可能なドットパ
ターンを有している為に、画像情報処理回路が複雑な演
算等の処理を行う必要がない。よって、従来のデジタル
補間処理やオーバーサンプリングのような信号処理によ
る解像度変換を行う必要がなくなり、表示画像のぼけを
防止し、文字や線の太さが変わらないようになり、また
ノイズ（ジッタ）の影響がなくなるという効果を奏す
る。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２３】図１は、本発明の好適な実施の形態による
表示パネルの画素配列の一部を示している。

【００２４】〔ドットパターン〕本発明に用いられる表
示パネルは以下に述べるようなドットパターン（画素パ
ターンと呼ぶこともある）を有している。

【００２５】ドットパターンの最小単位は、面積が最も
小さいドット（副画素と呼ぶこともある）ｐｘ１と、そ
れより大きなドットｐｘ２と最大面積のドットｐｘ３と
の３種類であり、これらはある規則性に従って独立に
明、暗の何れかの状態をとる。ここでは、理解を容易に
する為に、各ドットの面積の比を小さい順に１：２：４
として説明する。

【００２６】そして、これらのドットパターンを適宜組
み合わせると所定の有効面積をもつ画素になる。

【００２７】表示情報から見た最小単位となる画素は、
図２、３に示すように３種類ある。

【００２８】第１の画素はドットｐｘ３からなる一辺ｙ
１の部分であり、第２の画素はドットｐｘ３と２つのド
ットｐｘ２と一つのドットｐｘ１とからなる一辺ｙ２の
部分であり、第３の画素は一つのドットｐｘ３と４つの
ドットｐｘ２と４つのドットｐｘ１とからなる一辺ｙ３
の部分である。各画素の一辺の比は小さい方から順に
２：３：４であり、面積比にすると４：９：１６であ
る。

【００２９】加えて、第１の画素は、隣接する２つのド
ットｐｘ２によっても構成でき、また隣接する４つのド
ットｐｘ１によっても構成できる。このように、第１の
画素は、３種の異なるドットの組み合わせによって表現
できる（図２のＤＦ１参照）。

【００３０】この表示パネルでは、第２の画素は前述し
た唯一のドットの組み合わせによってのみ表現できる
（図２のＤＦ２参照）。

【００３１】第３の画素は、前述したドットの組み合わ
せ以外に、隣接する２つのドットｐｘ１と４つのドット
ｐｘ２との組み合わせによっても表現できる（図３参
照）。

【００３２】図２に示すように、４つのドットｐｘ３と
８つのドットｐｘ２と４つのドットｐｘ１とからなる一
辺ｙ４のドットの組み合わせパターンを基本パターンと
して考えると、その基本パターンは９つの第１の画素に
均等に分割されるとともに、４つの第２の画素にも均等
に分割される。

【００３３】一方、そのパターンを４つ隣接させた一辺
が２ｙ４のパターンを基本パターンとして考えると、こ
の基本パターンは３６個の第１の画素に均等に分割され
るとともに、１６個の第２の画素に均等に分割できるだ
けでなく、図３に示すように、９つの第３の画素にも均
等に分割できる。

【００３４】本発明に用いられる各画素の一辺の比は、
必要な解像度に応じて適宜決められるものであり、上述
した２：３や２：３：４の他に、３：４、３：５、・・
・、２：５、４：５、４：６、５：６、５：７、・・・
などが挙げられる。面積比にすると、４：９、４：９：
１６、９：１６、９：２５、・・・、４：２５、１６：
２５、１６：３６、２５：４９、・・・などになる。汎
用性を高めるためには、ＶＧＡ，ＳＶＧＡ，ＸＧＡ，Ｓ
ＸＧＡのうち必要なものの解像度に適するように設定す
るとよい。

【００３５】つまり、２種以上の互いに異なる面積を有
するドットからなる画素領域を有する表示パネルにおい
て、該画素領域は、有効面積Ｓ１を有する第１の画素に
均等に分割可能であると同時に、有効面積Ｓ２を有する
第２の画素に分割可能であり、Ｓ１＞Ｓ２であって、そ
れらの平方根の比が自然数とならない、即ち、√Ｓ１／
√Ｓ２≠ｂ（ｂ：自然数）を満たすようにするとよい。

【００３６】〔解像度変換〕まず、理解を容易にする為
に第１の画素ＰＬ１を表示単位画素とする高解像度の第
１表示モードと、第２の画素ＰＬ２を表示単位画素とす
る低解像度の第２表示モードと、を切り換える場合につ
いて図４を参照して説明する。

【００３７】表示パネルには一辺がｙ４の基本パターン
が水平方向に３２０個、垂直方向に２４０個配列されて
いるとする。すると、第１の画素ＰＬ１は水平方向に９
６０個、垂直方向に７２０個配列されていることにな
る。同様に第２の画素ＰＬ２は水平方向に６４０個、垂
直方向に４８０個配列されていることになる。

【００３８】よって、第２の画素ＰＬ２を表示単位画素
として表示を行えば、いわゆるＶＧＡ（６４０×４８
０）対応の表示データの表示画像が形成できる。（図４
のＤＴ１参照）一方、第１の画素ＰＬ１を表示単位画素
とすれば、解像度は９６０×７２０となり、ＳＶＧＡの
解像度（８００×６００）より画素数が多いので、ＳＶ
ＧＡの画像を表示領域（画面）内を最も有効に活用して
表示画像を形成できる（図４のＤＴ２参照）。勿論カラ
ー表示装置の場合は、それと同数の表示単位画素が赤、
青、緑の各色毎に存在する。

【００３９】これに対して、すべての画素が画素ＰＬ２
と同じ面積の単一のドットのみで構成されたＶＧＡ対応
の表示パネルであれば、ＳＶＧＡの表示を行うには水平
方向１６０ドット、垂直方向１２０ドット分不足するの
で、仮想スクリーンを用いなくてはＳＶＧＡに対応でき
ず、いずれにせよ、ＳＶＧＡの全画像を同時に表示する
ことはできない（図４のＤＴＰ参照）。

【００４０】次に、第１の画素ＰＬ１を表示単位画素と
する高解像度の第１表示モードと、第２の画素ＰＬ２を
表示単位画素とする中間解像度の第２表示モードと、第
３の画素を表示単位画素とする低解像度の第３表示モー
ドとの、３つを切り換える場合についてを説明する。

【００４１】表示パネルには一辺が２ｙ４（＝３ｙ３）
の基本パターンが水平方向に２１４個、垂直方向に１６
０個配列されているとする。すると、第１の画素ＰＬ１
は１２８４×９６０個配列されていることになる。同様
に第２の画素ＰＬ２は８５６×６４０個配列されている
ことになる。更に、第３の画素ＰＬ３は６４２×４８０
個配列されていることになる。よって、第３の画素ＰＬ
３を表示単位画素とすれば、いわゆるＶＧＡ対応の解像
度の表示が行える。一方、第２の画素ＰＬ２を表示単位
画素とすれば、ＳＶＧＡの画像を表示でき、第１の画素
ではＸＧＡ（１０２４×７６８）対応の解像度の表示が
行える。

【００４２】これに対して、第１の画素ＰＬ１と同じ面
積の単一のドットのみで構成された解像度１２８０×９
６０のパネルは、１ドットを１画素とすればＸＧＡの表
示が、４ドットを１画素とすればＶＧＡの表示ができる
が、１ドットを１画素でＳＶＧＡの表示を行おうとする
と水平方向に４８０、垂直方向に６００分の画素が非表
示領域になってしまう。一方、本発明では、第２の画素
ＰＬ２を用いてＳＶＧＡの表示を行えば水平方向５６，
垂直方向４０分の画素しか非表示領域にならない。

【００４３】以上説明した変換方法の具体例は最低の解
像度の表示モードがＶＧＡの解像度に適するように選択
したが、高解像度の表示モードがＸＧＡやＳＸＧＡ（１
２８０×１０２４）に適するように基本パターンの配置
数を決めることもできる。

【００４４】例えば図２の基本パターンを３４２×２５
６個配置すれば、第１の画素を用いた表示モードでは解
像度は１０２６×７６８となりＸＧＡの解像度とほぼ一
致する。一方第２の画素を用いれば、第２表示モードで
の解像度は６８４×５１２となりＶＧＡの画像を表示で
きる。

【００４５】これに対して、第１の画素ＰＬ１と同じ面
積の単一のドットのみで構成された解像度１０２４×７
６８のパネルは、１ドットを１画素としてＸＧＡの表示
ができるが、ＶＧＡの表示を行う時には、水平方向３８
４、垂直方向２８８の画素を非表示とするか、４ドット
を１画素として仮想スクリーンを使うしかない。

【００４６】また、本発明は、表示画面の対角２１イン
チの表示パネルを用いて、第１の画素ＰＬ１の解像度が
２４００×１８００（１３５ＤＰＩ）と第２の画素ＰＬ
２の解像度が１６００×１２００（９０ＤＰＩ）の切り
換えを行うこともできる。

【００４７】以上の通り、本発明では、表示パネルのド
ットパターン自体が、コンピュータなどの情報処理装置
側で選択される解像度に合わせて設計されているので、
一方の表示モードの画素数（または画素の面積）に対し
て、他方が２の倍数の関係にない、複数の表示モードを
採用しても、非表示領域が大きくなったり、画像全部が
表示できなくなる心配がない。

【００４８】〔表示パネル〕本発明が適用できる表示パ
ネルは、エレクトロクローミー表示パネル、液晶表示パ
ネル、プラズマ表示パネル、電子放出源をもつＦＥＤ
（Field Emission Display) パネル、マイクロミラーを
もつＤＭＤ（Digital Micromirror Device) パネル、Ｌ
ＥＤなどの発光素子アレイをもつパネルなどが挙げられ
る。

【００４９】とりわけ、液晶表示パネルは、消費電力が
比較的小さく、小型軽量化・大面積化が容易なために有
効であり、単純マトリクス型、ＴＦＴアクティブマトリ
クス型、ＭＩＭ型などがある。中でも強誘電性液晶・反
強誘電性液晶となるカイラルスメクティック液晶を用い
た単純マトリクス型パネルは、大画面化や高精細化が容
易なので、本発明が好ましく適用できる。本発明では、
米国特許第４，６５５，５６１号、第５，０９１，７２
３号、第５，１８９，５３６号等に詳しく記載されてい
る強誘電性液晶表示パネルの構造と同じような構造を採
用できる。

【００５０】また、Proceedings of the 15th Internat
ional Display Research Conference,Oct.1995,pp259-2
62に記載の双安定ツイストネマティック（ＢＴＮ）液晶
を用いた液晶表示パネルにも本発明は好ましく適用でき
る。このＢＴＮ液晶は２つの準安定状態を呈し、これが
明暗に対応することで表示を行う。

【００５１】本発明に用いられるドットの有効面積は、
単純マトリクス型の液晶表示パネルであれば走査電極と
信号電極とが対向した部分の面積で規定され、アクティ
ブマトリクスパネルであれば共通電極と画素電極（ドレ
イン電極）とが対向した部分の面積で規定される。ま
た、これらのパネルに限らず、本発明のドットの有効面
積は、ブラックマトリクスのような遮光部材によって規
定された部分の面積であってもよい。プラズマディスプ
レイや、ＦＥＤでは蛍光体のような発光体が配置された
部分の面積で規定され、ＤＭＤでは、マイクロミラーの
面積で規定できるであろう。

【００５２】〔階調表示〕本発明の表示パネルにおいて
は、階調情報を含む画像情報信号を処理することで中間
調の画像を表示することができる。これは、画素の光学
変調要素（液晶、電子源、ミラー等）への印加電圧やパ
ルス幅の少なくとも何れか一方を階調情報に応じて変調
すればよい。具体的には、ＴＮ液晶を用いた表示パネル
であれば画素の液晶への印加電圧を階調情報に応じて変
調すればよい。

【００５３】これに対して、本発明の表示パネルにおい
ては、所定のドットを更に複数のドット（サブドット）
に分割して、画素内に明状態のドットと暗状態のドット
とを形成して輝度を変調する面積階調表示がより好適で
ある。そして、このような面積階調表示は、２つの光学
的状態（明暗）を選択的に呈する性質の表示パネル、特
にメモリ性をもつ表示パネルに適しており、具体的には
強誘電性液晶表示パネルやＢＴＮ液晶表示パネルであ
る。

【００５４】本発明に用いられる面積階調表示では、複
数の解像度のうち、主となる解像度画素において最も階
調数が多くなるように選択するとよい。また、ドットの
分割方法は、階調レベルが変化するときに明るさの重心
が変動しにくいドットパターンに分割することが望まし
い。このような分割方法は、欧州特許公開第０６７１６
４８号公報に記載されている。

【００５５】本発明では、このような分割方法をある解
像度の場合に適用できるようにサブドットの面積比を調
整する。例えば、第１の画素による表示の場合には階調
レベルの数が４、第２の画素による表示の場合には階調
レベルの数が１６となるようにドットを分割する。

【００５６】そして、低解像度の第２の画素では分割比
が２のべき乗になるように分割し、高解像度の第１の画
素では分割比が２のべき乗にならなくてもよいように分
割することもできる。

【００５７】具体的には、該第１の画素ＰＬ１による表
示階調数を２，該第２の画素ＰＬ２による表示階調数を
１６、第３の画素ＰＬ３による表示階調数を３とするこ
ともできる。

【００５８】〔カラー表示〕本発明においては、自発光
型の表示パネルにおいては、発色体の色を複数色とし、
光の透過率や反射率を制御する表示パネルにおいては、
カラーフィルターを設けることで、カラー表示を行うこ
とができる。発色体やフィルターの色としては、赤
（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色であっても、イエ
ロー（Ｙ）マゼンタ（Ｍ）シアン（Ｃ）の補色であって
もよく、特定の色を再現する特殊用途の場合はこれ以外
の色であってもよい。また、白色の輝度を高める為に着
色のない画素を更に有していてもよい。特に本発明はカ
ラーフィルターを用いた表示パネルに好適であり、各ド
ットはカラーフィルタ−の各色要素とブラックマトリク
スのような遮光部材によりその平面形状や有効面積が規
定される。

【００５９】図５はカラー表示パネルの表示画面の一部
（基本パターン）を示す平面図である。図１と対比して
みればわかるように、各ドットが互いに色の異なる３色
の色ドットに３分割されている。解像度変換の様子は図
２、３に示したものと同じである。ここでは３色に分割
したが、上述したとおり、特殊用途に当たっては、２色
や、４色以上の多色に分割されたものでもよい。

【００６０】〔駆動〕図６は、本発明に用いられる表示
装置の駆動制御装置を示すブロック図であり、３０は上
述した構成の表示パネルを、ＩＤＶＲは表示パネル３０
の情報線に信号を供給する情報線駆動手段を、ＳＤＶＲ
は表示パネル３０の走査線に信号を供給する走査線駆動
手段を示している。これら駆動手段は、駆動制御手段Ｄ
ＣＮＴにより制御されるとともに、表示すべき画像情報
に応じた信号を信号処理手段ＳＰＣＲから受け取る。

【００６１】入力端子ＩＮから入力された画像情報は信
号処理手段ＳＰＣＲにて、表示解像度の検知、表示パネ
ルの各ドットに対応した信号への変換がなされる。こう
した変換された信号は駆動手段ＩＤＶＲ，ＳＤＶＲに入
力される。駆動手段ＩＤＶＲ，ＳＤＶＲは入力信号に応
じて表示パネルを駆動するに適した電圧パルスを発生
し、走査線と情報線に供給する。

【００６２】駆動手段ＩＤＶＲとしては、シフトレジス
タの機能やメモリ機能やパルス幅をきめるスイッチ機能
などを備えていることが望ましい。

【００６３】駆動手段ＳＤＶＲとしては、デコーダやパ
ルス幅をきめるスイッチ機能を備えていることが望まし
く、必要に応じて、メモリやアドレス検出回路を付加し
ても良い。

【００６４】信号処理手段ＳＰＣＲとしては、解像度を
検出する検出機能を備え、その検出結果に応じてもとの
情報と表示パネルのドットと対応つけを行う機能を持っ
ていればよい。解像度情報が予め画像情報とともに入力
されてくる場合には、それに応じて対応付けを行えばよ
い。

【００６５】

【実施例】以下、本発明の各実施例について述べるが、
本発明はこれらの各実施例に限定されることはなく、本
発明の目的が達成されるものであれば、各構成要素がそ
の代替物や均等物へ置換されたものも本発明の範疇に含
まれる。

【００６６】（実施例１）実施例１による表示装置は、
入力する画像信号の縦横の解像度を検出する解像度検出
回路、入力データを走査線上の画素の書込に対応した画
像情報に変換すると共に複数の変換方法が切り換え可能
な画像変換回路、走査する走査線の選択を行うと共に、
複数の選択方法が切り換え可能な走査線選択回路、前記
解像度検出回路が第１の解像度モードを検出した際に、
１つのピクセルが複数のサブピクセルから構成され、そ
のサブピクセルの点灯の組み合わせで複数の階調を表現
できるよう電極幅の比を持つと共に、第２の解像度モー
ドの際にサブピクセルの一部を用いて、もしくは該ピク
セルと隣のピクセルのサブピクセルとの組み合わせによ
り、第１の解像度モードとは異なる大きさのピクセルを
形成できるよう電極幅の比を持ったマトリクス電極を有
し、前記解像度検出回路の検知した解像度モードによっ
て前記画像変換回路の変換方式及び走査線選択回路の選
択方式を制御する制御手段を有することにより、パーソ
ナルコンピュータの出力する画像の解像度モードに合わ
せて、マトリクスディスプレイ装置の表示解像度自体が
変化し、整数倍、もしくは整数分の一でない、複数の解
像度モードに対しても画面全体、もしくはそれに近い大
きさの表示を可能とするものである。

【００６７】図７は本実施例の表示装置のシステム全体
を示すブロック図である。図中１０はコンピュータやワ
ークステーションなどからの画像信号を入力し、デジタ
ルＲＧＢ信号及び水平同期信号（ＨＳＹＮＣ）、垂直同
期信号（ＶＳＹＮＣ）、ピクセルクロック（ＰＣＬＫ）
を生成する画像信号入力回路、１１はデジタルＲＧＢ信
号から後述する表示パネルの走査線上の画素への書き込
みに対応した画像情報への変換を行う画像処理回路、１
３は画像の何処のラインが書き変わったかを検知し、表
示コントローラ１７に伝える動き検知回路、１４は画像
信号の縦・横の解像度を判定し表示モード（ＤＭＯＤ
Ｅ）を表示制御コントローラ１７、駆動制御回路２０へ
伝える表示モード検知回路、１５は画像処理回路１１か
ら出力されたデータをフレームメモリ１６に格納し、ま
た１ライン分のデータをフレームメモリから読み出し、
画像情報（ＰＤ０−１５）を出力するライン出力制御回
路、１７はマイクロコンピュータで形成した表示制御コ
ントローラである。

【００６８】また、２０はワンチップマイクロコンピュ
ータで形成した駆動制御回路、２１は走査線上の画素へ
の書き込みに対応した画像情報の転送を遅延させる遅延
回路、２２は画像情報を直列−並列変換するシフトレジ
スタ、２３は１走査線上の画素への書き込みに対応した
画像情報を格納するラインメモリ、２４は画像情報に基
づいた駆動波形電圧を発生させる情報信号発生回路、２
５は走査線を指定するためのアドレス情報を検出するア
ドレス検出回路、２６はアドレス検出回路２５で検出し
た走査線アドレス情報デコードし、選択すべき走査線を
指定するデコーダ、２７はデコーダよりの指定走査線情
報を格納するメモリ、２８はデコーダ２６とメモリ２７
からの指定走査線情報に基づいて、それぞれ指定された
走査線が駆動されるように駆動波形電圧を発生する走査
信号発生回路、３０は走査線と情報線とで形成したマト
リクス電極及び強誘電性液晶を備えた表示パネルであ
る。

【００６９】図８は実施例１にかかる表示パネル３０の
構成を表した図である。３１ａ〜ｒは情報線電極であ
り、３２ａ〜ｉは走査線電極である。また、情報線電極
の上と、走査線電極の左に示した数字はそれぞれの電極
の幅の比を表している。情報線電極は左端から １０：１０：１０：５：５：５：５：５：５：１０：１
０：１０ という比が連続するように、それぞれの電極幅が決めら
れており、走査線電極は上端から ２１：９：１５：１５：９：２１ という比が連続するように、それぞれの電極幅が決めら
れている。

【００７０】図９は図８の表示パネル上にＲＧＢのカラ
ーフィルタを形成した様子を示した図である。ストライ
プ状のカラーフィルタは情報線電極上にそれぞれ形成さ
れ、左端から ＲＧＢＲＧＢＲＧＢＲＧＢ・・・ という順番で並んでいる。また、図中の数字は各情報線
電極と、各走査線電極が重なった領域の面積比を示して
おり、以降この領域を便宜上「ドット」と呼ぶ。

【００７１】又、このドットは必要に応じて遮光部材で
ドット間が遮光される。

【００７２】以下、本発明の表示装置の動作を図６と照
らし合わせて説明する。

【００７３】コンピュータやワークステーションからの
ＲＧＢビデオデータを入力した画像信号入力回路１０は
ＲＧＢデジタル信号及びタイミング信号（水平同期信号
＝ＨＳＹＮＣ、垂直同期信号＝ＶＳＹＮＣ、ピクセルク
ロック＝ＣＬＫ）を画像処理回路１１、動き検知回路１
３、表示モード検知回路１４に対して出力する。

【００７４】（動き検知回路）動き検知回路１３はタイ
ミング信号に従いＲＧＢデジタル画像を入力すると同時
にフレームメモリ１２の中に保存してあった前フレーム
の画像を読み出し、各画素毎に比較を行う。そして１水
平ラインの中で、前フレームと現フレームの差が予め決
めてあった「しきい値」より大きな画素がある場合に
は、そのラインの番号を動き検知信号（ＭＤ）として走
査制御コントローラに対して出力する。

【００７５】（表示モード検知回路）表示モード検知回
路は前記タイミング信号（水平同期信号、垂直同期信
号、ピクセルクロック）から縦、横の解像度を検出し、
表示モード情報（ＤＭＯＤＥ）として、表示制御コント
ローラ１７及び駆動制御回路２０へ伝える。

【００７６】（画像処理回路）本発明における信号処理
手段としての画像処理回路１１は前述のタイミング信号
に従いＲＧＢデジタル画像をＲＧＢ各４ビットで入力す
ると共に表示パネルの走査線上の画素への書き込みに対
応した画像情報への変換を行う。

【００７７】図１０、１１は画像処理回路１１が行う変
換と生成するラインデータの様子を示した図である。画
像処理回路１１は表示制御コントローラからの指示（Ｉ
ＭＯＤＥ）に従い３種類の変換を行う。

【００７８】ＩＭＯＤＥ＝０の時には図１０に示すよう
に１ライン分の入力データから２ライン分のデータＬＤ
（２ｎ），ＬＤ（２ｎ＋１）を生成する。そしてＲＧＢ
の各上位２ビットがＬＤ（２ｎ）に、下位２ビットがＬ
Ｄ（２ｎ＋１）ラインに割り当てられるように変換が行
われる（図中Ｐ１Ｒ３は第１ピクセルのＲ（赤）のビッ
ト３を示し、Ｐ２Ｇ１は第２ピクセルのＧ（緑）のビッ
ト１を示している。）。

【００７９】ＩＭＯＤＥ＝１の時にはＲＧＢ各データの
上位１ビットだけを使用して、１ライン分の入力データ
から１ライン分の出力データ（ＬＤ）生成する。最初
（左端）の画素データからはＲＧＢの上位１ビットを１
つずつ割り当て、次の画素データからはＲＧＢ各データ
の上位１ビットを２つ分割り当てる。また更に次の画素
データからは上位１ビットを１つずつ割り当てるという
ように出力ラインを生成する。ピクセル毎の割り当ては
第１ピクセル＝ＲＧＢ 第２ピクセル＝ＲＧＢ×２ 第
３ピクセル＝ＲＧＢ第４ピクセル＝ＲＧＢ 第５ピクセ
ル＝ＲＧＢ×２ 第６ピクセル＝ＲＧＢ・・・となって
いる。

【００８０】ＩＭＯＤＥ＝２の時にはＲＧＢ各データの
４ビット全てを使用して、１ライン分の入力データから
１ライン分の出力データ（ＬＤ）生成する。各画素のＲ
ＧＢ各データ（０〜１５の値）をテーブルにより変換し
て出力ラインを生成する。図１２の入力は各ピクセルの
各色の値（図１１では例えばＰ１Ｒ）であり、ａ及びｂ
は例えばＰ１Ｒの値を入力したときのＰ１ＲａとＰ１Ｒ
ｂの値に対応する。

【００８１】（ライン出力制御回路）ライン出力制御回
路１５は画像処理回路１１から出力された、表示パネル
の走査線上の画素への書き込みに対応した画像情報をフ
レームメモリ１６に格納する。また駆動制御回路２０か
ら入力するＦＨＳＹＮＣ信号に応答して１ライン分のデ
ータをフレームメモリから読み出し、画像情報（ＰＤ０
−１５）とその画像情報の走査線アドレス情報（＝ライ
ン番号）を出力する。この時どのラインの画像データを
出力するかは、表示制御コントローラからの指示によっ
て決定される。

【００８２】（表示制御コントローラの動作）表示制御
コントローラ１７は常時行う表示パネルの「リフレッシ
ュ走査＝インターレース走査」の走査ラインの決定、及
び動き検知回路１３からの動き検知信号（ＭＤ）に応じ
て、変化のあったラインを優先的に表示パネルに表示す
る「部分書換＝ノンインターレース走査」の走査ライン
の決定を行いライン出力制御回路１５への指示を行う。

【００８３】図１３に表示制御コントローラが内部に有
するフラグメモリを示す。フラグメモリは表示パネルの
走査線数分のビット量があり、各ラインに対応するビッ
トが１つある。

【００８４】表示制御コントローラは図１４に示す処理
に従って出力するラインを決定し、ライン出力制御回路
１５へ指示する。以下この図１４に沿って動作を述べ
る。表示コントローラは先ず、図１３に示したようにフ
ラグメモリに１フィールドのリフレッシュ走査分のフラ
グのビットを１とする。これら１がセットされたフラグ
のビットはこれから行う１フィールド分のリフレッシュ
走査で出力する全ラインに対応しており、例えばリフレ
ッシュ走査を３フィールドインターフェース走査なら
ば、 第１フィールド＝０、３、６、９、１２、１５、１８・
・・・・ 第２フィールド＝１、４、７、１０、１３、１６、１９
・・・・・ 第３フィールド＝２、５、８、１１、１４、１７、２０
・・・・・ という順番で走査が行われるので、例えばこれから第１
フィールドの走査を行うのであれば、フラグメモリには
０、３、６、９、１２、１５・・・というラインに対応
するビットに１がセットされることになる。走査制御コ
ントローラ１７はフラグメモリへのビットセットを終え
ると上端のライン（ライン０）から順番にフラグメモリ
の内容を見て行き、１がセットされたビットを見つける
と、そのビットに対応するラインのデータを出力するよ
うにライン出力制御回路１５に対して指示を行う。

【００８５】また、表示制御コントローラ１７は動き検
知回路１３から動き検知信号を受け取ると、図１５に示
すように割り込み処理で、内部に持ったフラグの対応す
るラインを示すビットを１とする。従って、図１４に示
した処理により、例えばライン１０から１５にかけて動
きが検知された場合には、０、３、６、９、１０、１
１、１２、１３、１４、１５、１８という順番で走査が
行われ、ライン１０から１５までは３フィールドインタ
ーレース走査ではなく、ノンインターレースで表示され
る。

【００８６】（遅延回路、駆動制御回路）駆動制御回路
２０は図１６のＴ１の期間でＦＨＳＹＮＣ信号を“Ｌ”
レベルにし、データ受け入れが可能であることをライン
出力制御回路に伝える。ライン出力制御回路はその立ち
下がりを検出しＡＨ／ＤＬ信号をＰＤ０−ＰＤ１５（画
像情報と走査線アドレス情報）をＦＣＬＫ信号と同期し
て転送する。ＡＨ／ＤＬ信号は画像情報と走査線アドレ
ス情報を同一伝送路にて転送しているため、その識別信
号としても用いられている。この、ＡＨ／ＤＬ信号が
“Ｈ”レベルの期間に転送されるＰＤ０−ＰＤ１５は走
査線アドレス情報を示し、“Ｌ”レベルの期間は画像情
報を示している。駆動制御回路２０はＡＨ／ＤＬを遅延
回路２１へのディレイイネーブルトリガ信号（ＤＥ）に
することにより、ライン出力制御回路１５から転送され
る画像情報と走査線アドレス情報のうち、画像情報（Ｌ
Ｄ）だけが遅延回路２１にＦＣＬＫと同期して転送され
る。また反対にアドレス検出回路２５では走査線アドレ
ス情報のみが検出される。

【００８７】そして、駆動制御回路２０は駆動開始信号
（ＳＴ）を出力し、シフトレジスタ２２の内容をライン
メモリ２３にラッチする。と同時に、このタイミングで
走査線アドレス情報はデコーダ２６にアドレス検出回路
から転送され、そのアドレス情報をデコードし、消去ラ
インが指定される。

【００８８】図１７は駆動電圧の印加タイミングチャー
トを、図１８は各信号の電圧波形を示している。

【００８９】この期間Ｔ１は１Ｈ（１ラインを書き換え
る時間）に相当している。期間Ｔ２で、駆動制御回路か
ら出力された駆動開始信号により駆動は開始する。この
時消去される走査線はデコーダ２６により指定されたラ
イン（ここではＬ１に相当）、であり、同時に画像情報
が書き込まれる走査線はメモリ２７にセットされたライ
ン（ここではＬ０に相当）である。それぞれ、セットさ
れたラインＬ０，Ｌ１は走査信号発生回路２８にて同時
に駆動される。

【００９０】この時、走査線Ｌ１に印加される駆動電圧
は、図１７に示す“消去位相部”に対応するもので、走
査線Ｌ０に印加される駆動電圧は図１７に示す“書き込
み位相部”に対応するものである。なお、図１７は電圧
波高値がＶ１、Ｖ２とＶ３をもつ走査選択信号と電圧０
の走査非選択信号が示されている。

【００９１】一方、駆動制御回路２０は次の情報ＰＤ０
−ＰＤ１５を受け入れるためにＦＨＳＹＮＣを“Ｌ”に
ライン出力制御回路からの情報を受け取る。上記と同様
に遅延回路２１に画像情報（Ｌ２に相当）が転送され、
同時にその前の画像情報（Ｌ１に相当）はシフトレジス
タ２２に転送される。そしてアドレス検出回路２５は走
査線アドレス情報（Ｌ２に相当）を検出する。そして、
駆動制御回路は駆動開始信号（ＳＴ）を出力し、シフト
レジスタ２２の画像情報（Ｌ１に相当）をラインメモリ
にラッチする。と同時に、このタイミングで走査線アド
レス情報（Ｌ２に相当）はデコーダ２６に転送され、走
査線Ｌ１の指定はメモリ２７にセットされる。同様にし
て、期間Ｔ３は走査線Ｌ２の画素が消去され、走査線Ｌ
１上の画素がラインメモリ２３に格納されている画像情
報Ｌ１の値に応じて、黒又は白に書き換えられる。この
ような手順で表示パネルの走査が行われる。

【００９２】（デコーダ）図１９はデコーダ２６を示し
た図である。デコーダはアドレス検出回路２５から指定
された走査線アドレス情報を走査信号発生回路の実際に
駆動する走査線に対応する回路をアクティブにする選択
信号（Ｓ０−１１）への変換を行っている。またデコー
ダは駆動制御回路からのＳＭＯＤＥに応じて異なる変換
を行う。図２０、２１はＳＭＯＤＥ＝０〜２の時の変換
の内容を示したものである。左欄がデコーダーが入力し
た走査線アドレスを示しており、右欄はそのときどの走
査線が選択されるかを示している。図中、１＝選択、０
＝非選択である。例えばＳＭＯＤＥ＝０の時にはアドレ
ス＝０を入力すると、Ｓ０、Ｓ２が「１」となり、０番
目と２番目の走査線が同時に選択されることを示してい
る。これは図２の３２ａと３２ｃに対応している。

【００９３】走査信号発生回路２８はデコーダ２６及び
メモリ２７の両方からの走査線選択信号を入力する。デ
コーダで「選択」となった走査線に対しては走査選択信
号の消去位相部分を出力し、メモリ２７からの出力、つ
まりデコーダが１Ｈ（１ライン書き換える期間）前に
「選択」とした走査線に対しては走査選択肢の具の書込
位相部分に対応する波形を出力する。また、デコーダ及
びメモリからの出力が両方とも「非選択」となった走査
線に対しては非選択信号を出力する。

【００９４】情報信号発生回路はラインメモリ２３から
入力する画像情報に対応して２つの波形を出力する。例
えばある情報線に対応するビットが１だった場合、情報
線に対しては明波形が出力され表示パネル上では「明」
となる。反対に０だった場合には情報線に対しては暗波
形が出力され、表示パネル上では「暗」となる。

【００９５】以下に表示モード検知回路が出力するＤＭ
ＯＤＥ信号と、表示制御コントローラが画像処理回路に
対して出力するＩＭＯＤＥ信号、駆動制御回路がデコー
ダ２６に対して出力するＳＭＯＤＥ信号、及び表示制御
コントローラがライン出力制御回路に出力するＯＦＦＳ
ＥＴ信号の関係を示す。

【００９６】

【外１】

【００９７】以下にホストコンピュータの解像度がＨ＝
１０２４、Ｖ＝７６８という解像度の信号を出力してい
るときの、本発明の表示装置の表示動作について述べ
る。表示モード検知回路は入力した信号のタイミングか
ら、ＤＭＯＤＥ＝０の信号を出力する。これを受けて、
表示制御コントローラは画像処理回路に対し、ＩＭＯＤ
Ｅ＝０を出力する。画像処理回路は図１０、１１に示し
たような画像データの変換を行い、１ラインの入力に対
し、２ライン分のデータが生成される。一方駆動制御回
路はデコーダ２６に対してＳＭＯＤＥ＝０を出力し、デ
コーダは走査選択信号を出力する。図２２はこの時の表
示パネル上の１画素分に相当する大きさを示しており、
１画素は図２３に示すようにＲＧＢ各色Ｒ０〜Ｒ１５の
１６階調（＝４０９６色）が表現できる画素となる。以
下赤（Ｒ）の場合を例に取って階調表現が行われる様子
を示す。

【００９８】まず、画像処理回路１１が入力したライン
０の左端画素のデータがＲ＝１、Ｇ＝０、Ｂ＝０（各値
は０〜１５）であった場合、ｐｉｘｅｌ１の内容はＰ１
Ｒ０のみが「１」となり、他は全て「０」となる。（１
＝２進で０００１）したがって画像処理回路が出力する
２ラインのデータは左端から ＬＤ（０）：００００００・・・ ＬＤ（１）：０００１００・・・ となり、フレームメモリ１６に保存される。

【００９９】一方、これらのラインがライン出力制御回
路により出力されたときにはラインアドレス０及び１が
アドレス検出回路によって検出され、デコーダに入力さ
れる。デコーダにアドレス０が入力したときにはＳ０、
Ｓ２が選択され、走査線０と走査線２が同時に選択され
ることを意味している。（３２ａ、３２ｃに対応）。こ
のデコーダの出力がメモリ２７にセットされると同時に
ラインメモリに画像データ（上記ＬＤ（０）に対応）が
セットされ、情報線（３１ａ，３１ｂ，３１ｃ，３１
ｄ，３１ｅ，３１ｆ・・・）には左端から００００００
・・・・というデータに対応する波形が出力される。一
方デコーダにアドレス１が入力したときにはＳ１が選択
され、走査線１が選択されることを意味している（３２
ｂに対応）。このデコーダの出力がメモリ２７にセット
されると同時にラインメモリに画像データ（上記ＬＤ
（１）に対応）がセットされ情報線には左端から０００
１００・・・というデータに対応する波形が出力され
る。これら２回（２ライン＋１ライン分）の書込走査が
終了するとＲ＝１のところに示したように、１ドットだ
けが「明」となり他のドットが「暗」となる。この部分
は面積比「１」の部分であり０〜１５の１６通りの階調
のなかの「１」の明るさとなる。

【０１００】また、画像処理回路１１が入力したライン
０の左端画素のデータがＲ＝１２、Ｇ＝０、Ｂ＝０（各
値は０〜１５）であった場合、ｐｉｘｅｌ１の内容はＰ
１Ｒ３とＰ１Ｒ２が「１」となり、他は全て「０」とな
る。（１２＝２進で１１００）したがって画像処理回路
が出力する２ラインのデータは ＬＤ（０）：１００１００・・・ ＬＤ（１）：００００００・・・ となり、フレームメモリ１６に保存される。

【０１０１】これらのラインがライン出力制御回路によ
り出力されたときにはラインアドレス０及び１がアドレ
ス検出回路によって検出され、デコーダに入力される。
デコーダにアドレス０が入力したときにはＳ０、Ｓ２が
選択され、走査線０と走査線２が同時に選択されること
を意味している。（３２ａ、３２ｃに対応）。このデコ
ーダの出力がメモリ２７にセットされると同時にライン
メモリに画像データ（上記ＬＤ（０）に対応）がセット
され、情報線（３１ａ，３１ｂ，３１ｃ，３１ｄ，３１
ｅ，３１ｆ・・・）には左端から１００１００・・・・
というデータに対応する波形が出力される。一方デコー
ダにアドレス１が入力したときにはＳ１が選択され、走
査線１が選択されることを意味している（３２ｂに対
応）。このデコーダの出力がメモリ２７にセットされる
と同時にラインメモリに画像データ（上記ＬＤ（１）に
対応）がセットされ、情報線には左端から００００００
・・・・というデータに対応する波形が出力される。

【０１０２】これらの書込走査が終了するとＲ＝１２の
ところに示したように、４つのドットが「明」となり他
のドットが「暗」となる。この部分は面積比「４．６６
＋３．３３＋２．３３＋１．６６＝約１２」の部分が
「明」となり０〜１５の１６通りの階調のなかの「１
２」の明るさとなる。

【０１０３】同様にして入力データに応じて、０〜１５
の１６通りの階調が表示される。

【０１０４】また、ホストコンピュータの解像度がＨ＝
１５３６、Ｖ＝１１５２という解像度の信号を出力して
いるときには、表示モード検知回路は入力した信号のタ
イミングから、ＤＭＯＤＥ＝２の信号を出力する。これ
を受けて、表示制御コントローラは画像処理回路に対
し、ＩＭＯＤＥ＝１を出力する。画像処理回路は図１１
に示したような画像データの変換を行い、１ラインの入
力に対し、１ライン分のデータが生成される。一方駆動
制御回路はデコーダ２６に対してＳＭＯＤＥ＝２を出力
し、デコーダは走査選択信号を出力する。図２４はこの
時の表示パネル上の１画素分に相当する大きさを示して
おり、１画素は図２５に示すようにＲＧＢ各色が２階調
（＝８色）を持つ画素となる。以下青（Ｂ）の場合を例
に取って階調表現が行われる様子を示す。

【０１０５】まず、画像処理回路１１が入力したライン
０の左端画素とその右となりの画素のデータが共にＲ＝
０、Ｇ＝０、Ｂ＝３（各値は０〜１５）であった場合、
ｐｉｘｅｌ１の内容はＰ１Ｂ１とＰ１Ｂ０が「１」とな
り、他は全て「０」。ｐｉｘｅｌ２もＰ２Ｂ１とＰ２Ｂ
０が「１」となり、他は全て「０」となる。ＩＭＯＤＥ
＝１では４ビットのデータのうち、最上位ビットしか使
用されない、したがって画像処理回路が出力する１ライ
ンのデータは ＬＤ（０）＝０００００００００・・・ となり、フレームメモリ１６に保存される。

【０１０６】このラインがライン出力制御回路により出
力されたときにはラインアドレス０がアドレス検出回路
によって検出され、デコーダに入力される。デコーダに
アドレス０が入力したときにはＳ０、Ｓ１が選択され、
走査線０と走査線１が選択されることを意味している。
（３２ａ、３２ｂに対応）。このデコーダの出力がメモ
リ２７にセットされると同時にラインメモリに画像デー
タ（上記ＬＤ（０）に対応）がセットされ、情報線（３
１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ・・
・）には左端から０００００００００・・・・というデ
ータに対応する波形が出力される。１ライン走査期間に
これら２ラインの書込走査が同時に行われ、その結果Ｂ
＝０に示したように、全てのドットが「暗」となる。こ
れは０〜１の２通りの階調のなかの「０」の明るさとな
る。

【０１０７】また、画像処理回路１１が入力したライン
０の左端画素とその右となりの画素のデータが共にＲ＝
０、Ｇ＝０、Ｂ＝１４（各値は０〜１５）であった場
合、ｐｉｘｅｌ１の内容はＰ１Ｂ３、Ｐ１Ｂ２、Ｐ１Ｂ
１が「１」となり、他は「０」。ｐｉｘｅｌ２の内容は
Ｐ２Ｂ３、Ｐ２Ｂ２、Ｐ２Ｂ１が「１」となり、他は
「０」となる。示すようにＩＭＯＤＥ＝１では４ビット
のデータのうち、最上位ビットしか使用されない、した
がって画像処理回路が出力する１ラインのデータは ＬＤ（０）：００１００１００１００・・・ となり、フレームメモリ１６に保存される。

【０１０８】このラインがライン出力制御回路により出
力されたときにはラインアドレス検出回路によって検出
され、デコーダに入力される。デコーダにアドレス０が
入力したときにはＳ０、Ｓ１が選択され、走査線０と走
査線１が選択されることを意味している（３２ａ、３２
ｂに対応）。このデコーダの出力がメモリ２７にセット
され、書込走査が行われると同時にラインメモリに画像
データ（上記ＬＤ（０）に対応）がセットされ、情報線
（３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ・
・・）には左端から００１００１００１００・・・・
（上記ＬＤ（０）に対応）というデータに対応する波形
が出力される。１ライン走査期間にこれら２ラインの書
込走査が同時に行われ、その結果Ｂ＝１に示したよう
に、全ての青（Ｂ）ドットが「明」となる。これは０〜
１の２通りの階調のなかの「１」の明るさとなる。

【０１０９】また、ホストコンピュータの解像度がＨ＝
７６８、Ｖ＝５７６という解像度の信号を出力している
ときには、表示モード検知回路は入力した信号のタイミ
ングから、ＤＭＯＤＥ＝１の信号を出力する。これを受
けて、表示制御コントローラは画像処理回路に対し、Ｉ
ＭＯＤＥ＝２を出力する。画像処理回路は図１１に示し
たような画像データの変換を行い、１ラインの入力に対
し、１ライン分のデータが生成される。一方駆動制御回
路はデコーダ２６に対してＳＭＯＤＥ＝１を出力し、デ
コーダは走査選択信号を出力する。図２６はこの時の表
示パネル上の１画素分に相当する大きさを示しており、
１画素は図２７に示すようにＲＧＢ各色が３階調（＝２
７色）をもつ画素となる。以下緑（Ｇ）の場合を例に取
って階調表現が行われる様子を示す。

【０１１０】まず、画像処理回路１１が入力したライン
０の左端画素のデータがＲ＝０、Ｇ＝５、Ｂ＝０（各値
は０〜１５）であった場合、ｐｉｘｅｌ１の内容はＰ１
Ｇのａが「０」となり、Ｐ１Ｇのｂが「１」となり、他
は全て「０」となる。したがって画像処理回路が出力す
る１ラインのデータは ＬＤ（０）：００００１００１０・・・ となり、フレームメモリ１６に保存される。

【０１１１】このラインがライン出力制御回路により出
力されたときにはラインアドレス０がアドレス検出回路
によって検出され、デコーダに入力される。デコーダに
アドレス０が入力したときにはＳ０、Ｓ１、Ｓ２、Ｓ３
が選択され、走査線０〜３が選択されることを意味して
いる。（３２ａ〜３２ｄに対応）。このデコーダの出力
がメモリ２７にセットされると同時にラインメモリに画
像データ（上記ＬＤ（０）に対応）がセットされ、情報
線（３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ
・・・）には左端から００００１００１０・・・・（上
記ＬＤ（０）に対応）というデータに対応する波形が出
力される。１ライン走査期間にこれら４ラインの書込走
査が同時に行われ、その結果Ｇ＝１に示したように、８
つのドットが「明」となる。面積比に従えば０、１３．
３３、２６．６６、の中の１３．３３の面積が「明」に
なっていることになり、つまり０、１、２の３通りの階
調のなかの「１」の明るさとなる。

【０１１２】また、画像処理回路１１が入力したライン
０の左端画素のデータがＲ＝０、Ｇ＝１３、Ｂ＝０（各
値は０〜１５）であった場合、ｐｉｘｅｌ１の内容はＰ
１Ｇのａとｂが共に「１」となり、他は全て「０」とな
る。したがって画像処理回路が出力する１ラインのデー
タは ＬＤ（０）：０１００１００１０・・・ となり、フレームメモリ１６に保存される。

【０１１３】このラインがライン出力制御回路により出
力されたときにはラインアドレス０がアドレス検出回路
によって検出され、デコータに入力される。デコーダに
アドレス０が入力したときにはＳ０、Ｓ１、Ｓ２、Ｓ３
が選択され、走査線０〜３が選択されることを意味して
いる。（３２ａ〜３２ｄに対応）。このデコーダの出力
がメモリ２７にセットされると同時にラインメモリに画
像データ（上記ＬＤ（０）に対応）がセットされ、情報
線（３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ
・・・）には左端から０１００１００１０・・・・とい
うデータに対応する波形が出力される。１ライン走査期
間にこれら４ラインの書込走査が同時に行われ、その結
果Ｇ＝２に示したように、緑（Ｇ）全てドットが「明」
となる。面積比に従えば０、１３．３３、２６．６６、
の中の２６．６６の面積が「明」となっていることにな
り、つまり０、１、２の３通りの階調のなかの「２」の
明るさとなる。

【０１１４】また、ホストコンピュータの解像度がＨ＝
６４０、Ｖ＝４８０という解像度の信号を出力している
時にも同様にＤＭＯＤＥ＝１，ＩＭＯＤＥ＝２，ＳＭＯ
ＤＥ＝１となる。この場合画像が表示パネル全体には表
示されないが、ライン出力制御回路がフレームメモリに
画像データを格納する際、ＯＦＦＳＥＴ信号に応答して
フレームメモリ上のＸ＝６４，Ｙ＝４８を左上端として
格納するため、表示パネル上の中心に画像が表示され
る。

【０１１５】以上説明してきた内容は本発明の一実施例
であり、本発明の本質からすれば、表示パネルの色数に
依存することはない。

【０１１６】以下、本実施例のうち、表示パネルのドッ
トパターンを変更した例について述べる。

【０１１７】（実施例２）図２８は本実施例２による表
示パネルの一部を示す模式的平面図である。

【０１１８】前述した実施例１と異なる点は、この表示
パネルはモノクロ表示用である為に各画素がＲ、Ｇ、Ｂ
の各色画素に分離されていない点である。

【０１１９】但し、階調表示は実施例１と同様に行なえ
るように、両辺ｙ₁のドットＰｘ３は２対４．６６の２
つのサブドットに、一辺ｙ₁他辺ｙ₂−ｙ₁のドットＰｘ
２は１対２．３３のサブドットに分割されている。

【０１２０】その他図中の数字は有効面積の比を示して
いる。

【０１２１】図２８中第１解像度の第１画素は面積比
２：４．６６の２つのサブドットからなる第１ドットＰ
ｘ３であり、又、別の第１画素は面積２．３３のサブド
ット２つと面積１のサブドット２つの計４つのサブドッ
トからなる。更に別の第１画素は面積３．３３の２のサ
ブドットからなり、更に別の第１画素は面積１．６６の
４つのサブドットからなる。第２解像度の第２画素は第
１ドットに、面積比１：２．３３の２つのサブドットか
らなる第２ドットＰｘ２とサブドットＰｘ１と面積３．
３のサブドットを加えた計６つのサブドットからなる。

【０１２２】同様に第３解像度の第３画素は、第２画素
に、面積１、２．３３、３．３３の３つのサブドットと
面積１．６６の３つのサブドットを加えて計１２個のサ
ブドットからなる。

【０１２３】第１の画素は、走査線３２ａと３２ｂとを
独立に選択可能とし、情報線３１ａ、３１ｂにそれぞれ
走査線３２ａ上のサブドット又は走査線３２ｂ上のサブ
ドットに応じた情報信号を印加することにより４レベル
の階調表示が行える。

【０１２４】この時、面積比１：２．３３のドットＰｘ
２が２つで構成されている計４つのサブドットからなる
第１画素における面積２．３３の２つのサブドットは共
に同じ画像情報に対して同じ表示状態（明暗）をとる。
同様に面積１の２つのサブドットも同じ画像情報に対し
て同じ表示状態をとる。

【０１２５】第２の画素を用いて第２解像度の表示を行
う場合について説明する。

【０１２６】面積４．６６のサブドットと面積３．３３
のサブドットは共に同じ画像情報に対して同じ表示状態
をとる。同様に面積２．３３のサブドットと面積１．６
６のサブドットも共に同じ表示状態をとる。こうして１
６レベルの階調表示が行える。この時の具体的な駆動法
としては、まず、２つの走査線３２ａと３２ｃとが同時
に選択されるとともに面積４．６６と３．３３のサブド
ットを明又は暗にする為の情報信号が情報線３１ａに供
給され、面積２．３３と１．６６のサブドットを明又は
暗にする為の情報信号が情報線３１ｂに供給される。

【０１２７】次に走査線３２ｂが選択され、同様に情報
線３１ａ、３１ｂに情報信号が供給されて面積１と２の
サブドットの表示状態が定められる。

【０１２８】全ての走査線の走査方式としては、少なく
とも一本の走査線を選択するとともに、全ての情報線に
情報信号を供給する線順次走査方式を用いるとよい。こ
の時の走査線の選択順としては、第１フィールドで３２
ａと３２ｃ、３２ｄと３２ｆ、３２ｇと３２ｉ・・・と
いう順で２本づつ走査線を順次選択し、第２フィールド
で３２ｂ、３２ｅ、３２ｈという順に一本づつ走査線を
順次選択することで全走査線の選択を行う１フレーム走
査を終了する方式が好適である。

【０１２９】第３の画素を用いた第３解像度による表示
を行う場合には、例えば走査線３２ａと３２ｂを同時
に、走査線３２ｃと３２ｄを同時に選択して一辺ｙ₁の
正方形の画素（第１画素）毎に明・暗を定めて５レベル
の階調表示を行うことができる。又、１つの第３画素あ
たり４つの走査線を同時に選択するとともに１つの第３
画素あたり３つ又は２の情報線を２組に分けて独立に情
報信号を供給して３レベルの階調表示を行うこともでき
る。

【０１３０】同時選択とは複数の走査線に同時に走査選
択信号が供給されることである。

【０１３１】又、本実施例で特徴的な事項の１つは、第
２解像度の第２画素における３つの走査線（例えば３２
ａ、３２ｂ、３２ｃ）のうち走査線３２ａ上の画素と走
査線３２ｃ上の画素の面積比を１：１ではなく不均等に
した点である。これにより、走査線３２ａと３２ｃとを
同時選択して１６レベルの階調表示を行う時に各階調レ
ベル間の明るさに差が生じ難いようにしている。

【０１３２】その為に、第２画素の３つの走査線に対応
した互いに異なる３つのサブドット（面積２、３．３
３、４．６６の３つのサブドット又は面積１、１．６
６、２．３３の３つのサブドット）のうち最小有効面積
のサブドットに対する他の２つのサブドットの有効面積
の和（７．９９又は３．９９）がほぼ４倍例えば３．９
乃至４．１になるように設定されている。本例では４倍
に近づくように具体的に３．９９５倍又は３．９９０倍
に定めている。

【０１３３】そして、一方の情報線３１ｂに対応した３
つのドットの有効面積の和（４．９９）に対して、別の
情報線３１ａに対応した３つのサブドットの有効面積の
和（９．９９）をほぼ２倍例えば１．９倍乃至２．１倍
に設定されている。本例では具体的に２倍に近づくよう
に２．００２倍に定めている。

【０１３４】つまり、本例では、ある１つの第１画素例
えばＰｘ３は、２：４．６６に分割されそのうち大なる
有効面積をもつサブドットと、別の隣接する第１画素の
有効面積３．３３のサブドットとの和と、が有効面積２
のサブドットの約４倍になっている。

【０１３５】同様にある第１画素有効面積２．３３の２
つのサブドットと別の第１画素の有効面積１．６６の２
つのサブドットとの４つのサブドットの有効面積の和
が、当該ある第１画素の有効面積１の２つのサブドット
の有効面積の和の約４倍になっている。

【０１３６】そして、隣接する第２画素のサブドット同
士は実質的に互に等しい面積としている。即ち、図２８
中、サブドットｄ１とｄ２，３とｄ４，ｄ５とｄ６、ｄ
７とｄ８、・・・ｄ１５ｄとｄ１６、ｄ１７とｄ１８は
それぞれ共に同じ有効面積のドットである。

【０１３７】これにより、第２の画素を用いた第２解像
度による表示の場合には、１６レベルの多階調を表示で
きるとともに、図中上下方向即ち走査線の配列方向で明
るさの重心の変動が抑制される。

【０１３８】図２９中の各サブドットを色毎に更に色ド
ットに分割すればカラー表示パネルとなる。例えば、
Ｒ、Ｇ、Ｂ３色に分割すれば図９と同じようになる。

【０１３９】（実施例３）図２９は本実施例３による表
示パネルの一部を示す模式的平面図である。

【０１４０】前述した実施例２と異なる点は縦の長さｙ
₁のドットＰｘ２、Ｐｘ３の分割パターンが、上方に面
積の小さなサブドットが、下方に面積の大きなサブドッ
トが配されている点である。

【０１４１】勿論、これらサブドットを更に色ドットに
分割してカラー表示出来るようにしてもよい。

【０１４２】（実施例４）図３０は本発明の実施例４に
よる表示パネルの一部を示す模式的平面図である。

【０１４３】前述した実施例２と異なる点は、縦がｙ₁₁
＋ｙ₁₂のドットが上下２つのサブドットに分割されてい
る点である。

【０１４４】勿論これらサブドットをカラー表示出来る
ように更に各色ドットに分割してもよい。

【０１４５】（実施例５）図３１は本実施例５による表
示パネルの一部を示す模式的平面図である。

【０１４６】前述した実施例２と異なる点は、サブドッ
トへの分割比である。

【０１４７】図中の数字は有効面積の比を示している。

【０１４８】図３１〜３４は標準モードにおける１６階
調表示の様子を、図３５〜３８は低解像度モードにおけ
る１６階調表示の様子を示している。

【０１４９】

【発明の効果】以上詳記したように本発明によれば、同
一のマトリクス表示装置に複数の解像度の画像信号を入
力した際にも、その解像度に合わせて一画素の大きさが
変化するため、画像上の１ピクセルとパネル上の画素が
１：１に対応した鮮明な画像、つまり従来問題になって
いたような、表示領域の小ささや補間・間引き処理によ
るボケや不自然さを出すことなく、常に表示パネル全
体、もしくは表示パネルのサイズに近いサイズでの表示
が可能となる。

【図面の簡単な説明】

【図１】本発明の好適な実施の形態による表示パネルの
画素配列の一部を示す図である。

【図２】本発明の表示パネルによる画素の面積変換の様
子を示す模式図である。

【図３】本発明の表示パネルによる画素の面積変換の様
子を示す模式図である。

【図４】本発明の表示パネルによる解像度変換の様子を
示す模式図である。

【図５】本発明の好適な実施の形態によるカラー表示パ
ネルの画素配列の一部を示している。

【図６】本発明の好適な実施の形態による表示パネルの
駆動制御装置のブロック図である。

【図７】本発明の実施例１による表示パネルの駆動制御
装置のブロック図である。

【図８】実施例１による表示パネルの構成を示す模式図
である。

【図９】実施例１による表示パネルの画素配列の一部を
示す模式図である。

【図１０】実施例１による表示情報の解像度変換処理を
説明する為の図である。

【図１１】実施例１による表示情報の解像度変換処理を
説明する為の図である。

【図１２】図１１の表示情報の解像度変換処理に用いら
れる論理表を示す図である。

【図１３】実施例１に用いられるフラグメモリと走査線
の関係を示す図である。

【図１４】実施例１の表示制御コントローラの処理の手
順を示す図である。

【図１５】実施例１の表示制御コントローラの処理の手
順を示す図である。

【図１６】実施例１のライン出力制御回路から表示パネ
ルの駆動までの一連の動作タイミングを示すライミング
チャートの図である。

【図１７】実施例１の表示パネルの駆動電圧の印加タイ
ミングを示すタイミングチャートの図である。

【図１８】実施例１の表示パネルの駆動電圧波形を示す
図である。

【図１９】実施例１に用いられるのデコーダの構成を示
す図である。

【図２０】実施例１に用いられるのデコーダの動作を示
す論理表を示す図である。

【図２１】実施例１に用いられるのデコーダの動作を示
す論理表を示す図である。

【図２２】実施例１による表示パネルのある解像度表示
の際の画素の単位を示す模式図である。

【図２３】図２２に示した解像度のときの階調表示の様
子を示す模式図である。

【図２４】実施例１による表示パネルの別の解像度表示
の際の画素の単位を示す模式図である。

【図２５】図２４に示した解像度のときの階調表示の様
子を示す模式図である。

【図２６】実施例１による表示パネルの更に別の解像度
表示の際の画素の単位を示す模式図である。

【図２７】図２５に示した解像度のときの階調表示の様
子を示す模式図である。

【図２８】実施例２による表示パネルの画素配列の一部
を示す図である。

【図２９】実施例３による表示パネルの画素配列の一部
を示す図である。

【図３０】実施例４による表示パネルの画素配列の一部
を示す図である。

【図３１】実施例５による表示パネルの画素配列の一部
を示す図である。

【図３２】実施例４による表示パネルを用いた階調表示
の一例を示す図である。

【図３３】実施例４による表示パネルを用いた階調表示
の一例を示す図である。

【図３４】実施例４による表示パネルを用いた階調表示
の一例を示す図である。

【図３５】実施例４による表示パネルを用いた階調表示
の一例を示す図である。

【図３６】実施例４による表示パネルを用いた階調表示
の一例を示す図である。

【図３７】実施例４による表示パネルを用いた階調表示
の一例を示す図である。

【図３８】実施例４による表示パネルを用いた階調表示
の一例を示す図である。

【図３９】実施例４による表示パネルを用いた階調表示
の一例を示す図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｄ

Claims (44)

【特許請求の範囲】
1. 【請求項１】 面積の異なる複数のドットからなる画素
   群が配列された表示パネルにおいて、 該画素群は、有効面積Ｓ１を有するｍ個の第１の画素に
   均等に分割可能であるとともに、有効面積Ｓ２を有する
   ｎ個の第２の画素にも均等に分割可能であって、 Ｓ１＜Ｓ２、ｍ＞ｎ、ｍ／ｎ≠２ａ，（ａは自然数）を
   満たすことを特徴とする表示パネル。
2. 【請求項２】 面積の異なる複数のドットからなる画素
   群が配列された表示パネルにおいて、 該画素群は、有効面積Ｓ１を有するｐ個の第１の画素に
   均等に分割可能であるとともに、有効面積Ｓ２を有する
   ｑ個の第２の画素に均等に分割可能であって、更に有効
   面積Ｓ３を有するｒ個の第３の画素にも分割可能である
   とともに、 Ｓ１＜Ｓ２＜Ｓ３、ｐ＞ｑ＞ｒ、ｐ／ｑ≠２ａ、ｐ／ｒ
   ＝２ａ，（ａは自然数）を満たすことを特徴とする表示
   パネル。
3. 【請求項３】 面積の異なる複数のドットが規則的に配
   列された表示領域を含む表示パネルにおいて、 該表示領域は、多数の有効面積Ｓ１を有する第１の画素
   に分割され、 該第１の画素は、該複数のドットのうちの第１の組み合
   わせにより構成されるものと、該複数の副画素のうちの
   該第１の組み合わせとは異なる第２の組み合わせにより
   構成されるものとを含んでいることを特徴とする表示パ
   ネル。
4. 【請求項４】 ２種以上の互いに異なる面積を有するド
   ットからなる画素群を有する表示パネルであって、 該画素群全体は互いに等しい有効面積を有するｍ個の第
   １の画素に分割可能であり、該画素群の一部の領域を除
   く領域は該第１の画素と異なる互いに等しい有効面積を
   有するｎ個の第二の画素に分割可能であり、 ｍ＞ｎであって、ｍ／ｎ≠ａ，（ａ：自然数）、を満た
   することを特徴とする表示パネル。
5. 【請求項５】 ２種以上の互いに異なる面積を有するド
   ットからなる画素領域を有する表示パネルであって、 該画素領域は、有効面積Ｓ１を有する第１の画素に均等
   に分割可能であると同時に、有効面積Ｓ２を有する第２
   の画素に均等に分割可能であり、 Ｓ１＜Ｓ２であって、√Ｓ２／√Ｓ１≠ｂ（ｂ：自然
   数）を満たす、ことを特徴とする表示パネル。
6. 【請求項６】 ２種以上の互いに異なる面積を有するド
   ットからなる表示画面を有する表示パネルであって、 該表示画面全体は、有効面積Ｓ１を有する第１の画素に
   分割可能であると同時に、有効面積Ｓ２を有する第２の
   画素に分割可能であり、 Ｓ１＜Ｓ２であって、√Ｓ２／√Ｓ１≠ｂ（ｂ：自然
   数）、を満たすことを特徴とする表示パネル。
7. 【請求項７】 ２種以上の互いに異なる面積を有するド
   ットからなる表示画面を有する表示パネルであって、 該表示画面全体は有効面積Ｓ１を有する第１の画素に均
   等に分割可能であり、該表示画面の一部の領域を除く表
   示領域は有効面積Ｓ２を有する第二の画素に分割可能で
   あり、 Ｓ１＜Ｓ２であって、√Ｓ２／√Ｓ１≠ｂ（ｂ：自然
   数）、を満たすことを特徴とする表示パネル。
8. 【請求項８】 前記第２の画素は、第１の画素を含むド
   ットパターンからなる請求項１〜７記載の表示パネル。
9. 【請求項９】 前記第１の画素は、隣接する複数の該第
   ２の画素を構成するドットのうち一部のドットからなる
   構成と、一つの該第２の画素を構成するドットのうち一
   部のみからなる構成と、のいずれかのドットパターンか
   らなる請求項１〜７記載の表示パネル。
10. 【請求項１０】 前記第１の画素及び第２の画素は、そ
    れぞれ色のことなる複数の画素からなる請求項１〜７記
    載の表示パネル。
11. 【請求項１１】 前記第１の画素及び第２の画素は、そ
    れぞれ色の異なる複数の色画素からなり、該色画素は互
    いに面積の異なる複数の色ドットからなる請求項１〜７
    記載の表示パネル。
12. 【請求項１２】 前記第１の画素及び第２の画素は、そ
    れぞれイエロ−画素、シアン画素、マゼンタ画素からな
    る請求項１〜７記載の表示パネル。
13. 【請求項１３】 前記第１の画素及び第２の画素は、そ
    れぞれ赤画素、緑画素、青画素からなる請求項１〜７記
    載の表示パネル。
14. 【請求項１４】 前記第１の画素及び第２の画素は、そ
    れぞれ赤画素、緑画素、青画素からなり、前記赤画素、
    緑画素、青画素は、それぞれ２種以上の互いに異なる面
    積を有する赤ドット、緑ドット、青ドットからなる請求
    項１〜７記載の表示パネル。
15. 【請求項１５】 前記ドットの面積は遮光部材により規
    定されている請求項１〜７記載の表示パネル。
16. 【請求項１６】 前記ドットの面積は遮光部材と色フィ
    ルターにより規定されている請求項１〜７記載の表示パ
    ネル。
17. 【請求項１７】 前記ドットは走査線に印加される電圧
    と情報線に印加される電圧とで表示状態が定められる請
    求項１〜７記載の表示パネル。
18. 【請求項１８】 前記ドットは明・暗いずれかの光学的
    状態を選択的に呈する請求項１〜７記載の表示パネル。
19. 【請求項１９】 前記表示パネルは、液晶を用いた液晶
    表示パネルである請求項１〜７記載の表示パネル。
20. 【請求項２０】 前記表示パネルは、２つの準安定状態
    を呈するネマチック液晶を用いた液晶表示パネルである
    請求項１〜７記載の表示パネル。
21. 【請求項２１】 前記表示パネルは、カイラルスメクテ
    ィック液晶を用いた液晶表示パネルである請求項１〜７
    記載の表示パネル。
22. 【請求項２２】 前記表示パネルは、各ドットに対して
    スイッチング素子が設けられた液晶表示パネルである請
    求項１〜７記載の表示パネル。
23. 【請求項２３】 前記表示パネルは、ＳＴＮ液晶を用い
    た液晶表示パネルである請求項１〜７記載の表示パネ
    ル。
24. 【請求項２４】 前記表示パネルは、自発光型表示パネ
    ルである請求項１〜７記載の表示パネル。
25. 【請求項２５】 前記表示パネルは、ミラーの向きを制
    御する反射型表示パネルである請求項１〜７記載の表示
    パネル。
26. 【請求項２６】 前記ドットの面積は、蛍光体のパター
    ンにより規定される請求項１〜７記載の表示パネル。
27. 【請求項２７】 前記ドットの面積は、ミラーの大きさ
    により規定される請求項１〜７記載の表示パネル。
28. 【請求項２８】 前記表示パネルは、該第１の画素によ
    る表示階調数と該第２の画素による表示階調数とが異な
    る請求項１〜７記載の表示パネル。
29. 【請求項２９】 請求項１〜７記載の表示パネルと、表
    示情報を解像度に応じて該表示パネルの所定のドットに
    割り当てる信号処理手段とを有する表示装置。
30. 【請求項３０】 入力する画像信号の縦横の解像度を検
    出する解像度検出回路、入力データを走査線上の画素の
    書込に対応した画像情報に変換する変換方法を切り換え
    可能な画像変換回路、走査線を指定する走査指定の指定
    方法を切り換え可能な走査線指定回路、１つの画素が複
    数のサブドットから構成されており、そのサブドットの
    点灯の組み合わせで複数の階調を表現できるように形成
    された情報電極、走査電極を持つマトリクス電極を有す
    ると共に、 前記モード検出手段の検出結果に応答して、サブドット
    の一部を用いて、もしくは該画素と隣の画素のサブドッ
    トとの組み合わせにより、１つの画素が前記画素セルと
    は異なる大きさのドットを形成するように前記画像変換
    回路及び走査線指定回路を制御する、制御手段を有する
    ことを特徴とする表示装置。
31. 【請求項３１】 入力する画像信号の縦横の解像度を検
    出する解像度検出回路、入力データを走査線上の画素の
    書込に対応した画像情報に変換すると共に複数の変換方
    法が切り換え可能な画像変換回路、走査する走査線の選
    択を行うと共に、複数の選択方法が切り換え可能な走査
    線選択回路、前記解像度検出回路が第１の解像度モード
    を検出した際に、１つの画素が複数のサブドットから構
    成され、そのサブドットの点灯の組み合わせで複数の階
    調を表現できるよう電極幅の比を持つと共に、第２の解
    像度モードの際にサブドットの一部を用いて、もしくは
    該画素と隣の画素のサブドットとの組み合わせにより、
    第１の解像度モードとは異なる大きさの画素を形成でき
    るよう電極幅の比を持ったマトリクス電極を有し、前記
    解像度検出回路の検知した解像度モードによって前記画
    像変換回路の変換方式及び走査線選択回路の選択方式を
    制御する制御手段を有することを特徴とする表示装置。
32. 【請求項３２】 各第２の画素は、少なくとも３つの走
    査線に対応した互いに異なる有効面積をもつ３つのドッ
    トを含む請求項１〜７に記載の表示パネル。
33. 【請求項３３】 各第２の画素は、少なくとも３つの走
    査線と少なくとも２つの情報線とのマトリクスに対応し
    た互いに異なる有効面積の６つのドットを含む請求項１
    〜７に記載の表示パネル。
34. 【請求項３４】 各第２の画素は、少なくとも３つの走
    査線に対応した互いに異なる有効面積をもつ３つのドッ
    トを含み、該３つのドットのうち、最小有効面積のドッ
    トに対して、他の２つのドットの有効面積の和がほぼ４
    倍である請求項１〜７に記載の表示パネル。
35. 【請求項３５】 各第２の画素は少なくとも２つの情報
    線に対応した２組のドット群を含み、一方のドット群の
    有効面積の和に対する他方のドット群の有効面積の和が
    ほぼ４倍に設定されている請求項１〜７に記載の表示パ
    ネル。
36. 【請求項３６】 隣接する２つの第２の画素における隣
    接するドット同士は実質的に等しい有効面積をもつ請求
    項１〜７に記載の表示パネル。
37. 【請求項３７】 各第２の画素は、少なくとも３つの走
    査線に対応した互いに異なる有効面積をもつ３つのドッ
    トを含み、隣接する２つの第２の画素における隣接する
    ドット同士は実質的に等しい有効面積をもつ請求項１〜
    ７に記載の表示パネル。
38. 【請求項３８】 各第２の画素は、少なくとも３つの走
    査線と少なくとも２つの情報線とのマトリクスに対応し
    た互いに異なる有効面積の６つのドットを含み、隣接す
    る２つの第２の画素における隣接するドット同士は実質
    的に等しい有効面積をもつ請求項１〜７に記載の表示パ
    ネル。
39. 【請求項３９】 各第２の画素は、少なくとも３つの走
    査線に対応した互いに異なる有効面積をもつ３つのドッ
    トを含み、該３つのドットのうち、最小有効面積のドッ
    トに対して、他の２つのドットの有効面積の和がほぼ４
    倍であり、隣接する２つの第２の画素における隣接する
    ドット同士は実質的に等しい有効面積をもつ請求項１〜
    ７に記載の表示パネル。
40. 【請求項４０】 各第２の画素は少なくとも２つの情報
    線に対応した２組のドット群を含み、一方のドット群の
    有効面積の和に対する他方のドット群の有効面積の和が
    ほぼ４倍に設定されており、隣接する２つの第２の画素
    における隣接するドット同士は実質的に等しい有効面積
    をもつ請求項１〜７に記載の表示パネル。
41. 【請求項４１】 隣接する少なくとも２つの第１の画素
    のうち、一方は、互いに有効面積の異なる２つのドット
    又はドット群に分割され、他方は、互いに有効面積が等
    しい２つのドット又はドット群に分割されている請求項
    １〜７記載の表示パネル。
42. 【請求項４２】 該一方の第１の画素と該他方の第１の
    画素とは別の行上にある請求項４１記載の表示パネル。
43. 【請求項４３】 該一方の第１の画素の小なる有効面積
    のドット又はドット群に対して、該一方の第１の画素の
    大なる有効面積のドット又はドット群と、該他方の第１
    の画素のドット又はドット群と、の有効面積の和は、ほ
    ぼ４倍である請求項４１記載の表示パネル。
44. 【請求項４４】 前記第１の画素における表示可能な階
    調数と前記第２の画素における表示可能な階調数とが相
    違している請求項１〜７に記載の表示パネル。