JP2010122695A - 表示装置 - Google Patents

Abstract

【課題】本発明は、表示装置に関し、例えば１つの画素を複数のサブ画素により構成し、これら複数のサブ画素の駆動により階調を表現する方式の液晶表示装置に適用して、多ビットメモリ方式による表示装置において、面積の小さなサブ画素に起因する表示画像の品位の低下を有効に回避する。
【解決手段】本発明は、表示に供する部位４３Ａ〜４３Ｅの面積が小さなサブ画素３２ＡＡ、３２ＡＢについては、この表示に供する部位４３Ａ、４３Ｂをほぼ正方形形状により作成する。
【選択図】 図１

Description

本発明は、表示装置に関し、例えば１つの画素を複数のサブ画素により構成し、これら複数のサブ画素の駆動により階調を表現する方式の液晶表示装置に適用することができる。本発明は、表示に供する部位の面積が小さなサブ画素については、この表示に供する部位をほぼ正方形形状により作成することにより、多ビットメモリ方式による表示装置において、面積の小さなサブ画素に起因する表示画像の品位の低下を有効に回避する。

従来、液晶表示装置においては、マトリックス状に画素を配置してなる表示部を駆動回路により駆動して所望の画像を表示するようになされており、この駆動回路による駆動方式にいわゆる電圧階調法、フレームレート制御階調法が適用されるようになされている。

このような駆動方式に対して、液晶表示装置においては、例えば特開平６−１３８８４４号公報に開示されているように、ほぼ２倍により面積が順次増大する複数のサブ画素により１つの画素を形成し、これら複数のサブ画素の表示、非表示を制御することにより、表示に供する領域の面積を可変して各画素の階調を可変するいわゆる面積階調方式も提案されるようになされている。しかしてこの方法の場合、各サブ画素の駆動においては、単なる２値による表示、非表示の制御であることにより、表示に供する入力データの各ビットの論理値により対応するサブ画素を駆動して、駆動回路の構成を簡略化することができると考えられる。また例えば特開平９−２４３９９５号公報等に提案されているように、各サブ画素にメモリを設け、このメモリの記録により各サブ画素を駆動することにより、駆動回路の消費電力を格段的に低減することができると考えられる。以下、このような面積階調方式であって、各画素にメモリを設けた方式を多ビットメモリ方式と呼ぶ。

すなわち図７は、この多ビットメモリ方式による液晶表示装置について、本願出願人が検討した構成を示すブロック図である。この液晶表示装置１においては、電圧階調法による液晶表示装置を利用した構成であり、この電圧階調法による液晶表示装置の表示部を多ビットメモリ方式による画素により構成し、この画素の構成に対応するように水平駆動回路の構成を変更したものである。

すなわちこの液晶表示装置１において、表示部２は、いわゆる反射型液晶表示パネルであり、赤色、緑色、青色のカラーフィルタを設けてなる画素をマトリックス状に配置して形成される。ここで図８にこの表示部２の１つの画素２Ａの構成を示すように、各画素２Ａは、表示に供する部位である電極３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅの面積が１：２：４：８：１６に設定されてなる複数のサブ画素２ＡＡ〜２ＡＥにより形成される。ここで各サブ画素２ＡＡ〜２ＡＥは、このような電極３Ａ〜３Ｅの面積が一定の比例関係に設定される点を除いて同一に形成され、図９に示す画素回路４Ａ〜４Ｅによりそれぞれ電極３Ａ〜３Ｅによる液晶セル５Ａ〜５Ｅを駆動する。

すなわち画素回路４Ａ〜４Ｅは、図９の接続図によるブロック図を図１０に示すように、ゲート及びドレインがそれぞれ共通に接続されたＮチャンネルＭＯＳ（以下、ＮＭＯＳと呼ぶ）トランジスタＱ１及びＰチャンネルＭＯＳ（以下、ＰＭＯＳと呼ぶ）トランジスタＱ２からなるＣＭＯＳインバーター６と、同様に、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ４からなるＣＭＯＳインバーター７とが正側電源ラインＶＥＥと負側電源ラインＶＳＳとの間に並列に設けられ、これらＣＭＯＳインバーター６、７がループ状に接続されてＳＲＡＭ（Static Random Access Memory ）構成によるメモリが形成される。

画素回路４Ａ〜４Ｅは、ＮＭＯＳトランジスタＱ５によりこれらＣＭＯＳインバーター６、７に信号線ＳＩＧを接続して信号線ＳＩＧの信号レベルをメモリに供給するスイッチ回路８が形成され、これにより図１１に示すように、ゲート信号ＧＡＴＥ（図１１（Ｂ））によるＮＭＯＳトランジスタＱ５の制御により、信号線ＳＩＧ（図１１（Ａ））によるデータをメモリにセットするようになされている（図１１（Ｃ））。なおここでＶ１は、このスイッチ回路８による入力側であるインバーター６の入力側の電位である。

画素回路４Ａ〜４Ｅは、このようにしてメモリに保持してなるデータに応じて、液晶セル５Ａ（５Ｂ〜５Ｅ）の共通電極に印加される共通電圧ＶＣＯＭ（図１１（Ｇ））に対して、同相の駆動信号ＦＲＰ（図１１（Ｄ））又は逆相の駆動信号ＸＦＲＰ（図１１（Ｅ））を選択して液晶セル５Ａ（５Ｂ〜５Ｅ）に印加し、これにより液晶セル５Ａ（５Ｂ〜５Ｅ）を駆動する。すなわち画素回路４Ａ〜４Ｅは、ＮＭＯＳトランジスタＱ６及びＰＭＯＳトランジスタＱ７からなるスイッチ回路９をインバーター７の出力によりオンオフ制御し、このスイッチ回路９を介して共通電位ＶＣＯＭと逆相の駆動信号ＸＦＲＰを液晶セル５Ａ（５Ｂ〜５Ｅ）に印加する。また同様のＮＭＯＳトランジスタＱ８及びＰＭＯＳトランジスタＱ９からなるスイッチ回路１０をインバーター６の出力によりオンオフ制御し、このスイッチ回路１０を介して共通電位ＶＣＯＭと同相の駆動信号ＦＲＰを液晶セル５Ａ（５Ｂ〜５Ｅ）に印加する。

これにより図１１に示すように、信号線ＳＩＧの電位を切り換えた場合、続くゲート信号ＧＡＴＥの立ち上がりの時点ｔ１より液晶セル５Ａ（５Ｂ〜５Ｅ）に印加される電圧Ｖ５（図１１（Ｆ））が共通電位ＶＣＯＭに対して同相から逆相に切り換わり、液晶セル５Ａ（５Ｂ〜５Ｅ）の表示、非表示を切り換えることができるようになされている。なおこの図１１に示す例は、いわゆるノーマリーブラックによる場合である。

このようにして構成されてなる表示部２に対して、ＤＣ−ＤＣコンバータ１２は、タイミングジェネレータ１４から出力される基準信号ＤＤＣＶにより動作し、外部から入力される電源ＶＤＤから動作用の電源ＶＤＤ２等を生成して出力する。

インターフェース（ＩＦ）１３は、この液晶表示装置１に同時並列的に入力される赤色、緑色、青色の各画素の階調を指示する階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕に対して、この階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕に同期したマスタークロックＭＣＫ（ＭＣＫ５）、水平同期信号ＨＳＹＮＣ（ＨＤ）、垂直同期信号ＶＳＹＮＣ（ＶＤ）等を入力してタイミングジェネレータ１４に出力し、タイミングジェネレータ１４は、このインターフェース１３からの入力信号を基準にして各部の動作に必要な各種基準信号を生成して出力する。

垂直駆動回路１６は、タイミングジェネレータ１４で生成された基準信号により表示部２の画素２Ａをライン単位で選択するゲート信号を生成してゲート線ＧＡＴＥに出力する。なおここで図７において、ゲート線ＧＡＴＥに付した符号ＧＰ１、ＧＰ２、ＧＰ３は、それぞれ水平方向に並ぶ画素２Ａのグループを示す符号である。

これに対して水平駆動回路２０は、順次入力される階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の対応するビットをサンプリングして対応する信号線ＳＩＧに出力することにより、垂直駆動回路１６により選択された画素２Ａを信号線ＳＩＧにより駆動するようになされている。

これらによりこの液晶表示装置１においては、水平駆動回路２０において、各サブ画素２ＡＡ〜２ＡＥに対応する階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の各ビットをサンプリングして出力するだけでよいことにより、その分、電圧階調法による液晶表示装置等に比して駆動回路の構成を簡略化することができる。また垂直駆動回路、水平駆動回路の動作を停止して単に駆動信号ＦＲＰ、ＸＦＲＰを供給し続けるだけで静止画像を表示し得、これにより電圧階調法による液晶表示装置等に比して消費電力も低減することができる。

しかしながらこのように単に多ビットメモリ方式による画素２Ａによる表示部２を形成した場合、表示に供する部位である電極３Ａ〜３Ｅにおいては、面積の大きさが大きく異なることになり、最も面積の小さな最下位ビットの電極３Ａにあっては、極めて幅狭く細長に形成することが必要になる。

これにより従来、この種の液晶表示装置においては、見る方向によって光学的な差異が現れ、その分、表示画像の品位が劣化する問題がある。

またこのような幅狭く細長に延長する電極においては、エッチング量のバラツキにより面積が大きく変化し、これにより精度良く作成することが困難な欠点があり、場合によっては、エッチングにより消失してしまう恐れもある。このように電極の精度が劣化し、さらには電極自体が消失する場合にあっては、その分、正しく階調表現し得ず、この場合も表示画像の品位が劣化する問題がある。

これによりこの種の表示装置においては、このような面積の小さなサブ画素に起因する表示画像の品位の低下を有効に回避することが望まれる。

特開平６−１３８８４４号公報 特開平９−２４３９９５号公報

本発明は以上の点を考慮してなされたもので、多ビットメモリ方式による表示装置において、面積の小さなサブ画素に起因する表示画像の品位の低下を有効に回避することができる。

かかる課題を解決するため請求項１の発明においては、マトリックス状に画素を配置してなる表示部と、ゲート線により画素を順次選択する垂直駆動回路と、画素の階調を指示する階調データに応じて垂直駆動回路により選択された画素の駆動信号を出力する水平駆動回路とを有する表示装置に適用して、画素は、順次表示に供する部位の面積が増大してなる複数のサブ画素を有し、階調データの各ビットに対応した複数のサブ画素の駆動により階調データに対応する階調を表示し、少なくとも階調データの最下位ビットに対応するサブ画素は、表示に供する部位がほぼ正方形形状により形成されてなるようにする。

請求項１の構成により、表示装置に適用して、画素は、順次表示に供する部位の面積が増大してなる複数のサブ画素を有し、階調データの各ビットに対応した複数のサブ画素の駆動により階調データに対応する階調を表示し、少なくとも階調データの最下位ビットに対応するサブ画素は、表示に供する部位がほぼ正方形形状により形成されてなるようにすれば、面積の小さなサブ画素にあっては、水平方向及び垂直方向の双方についてほぼ同一幅の幅広に形成され、これにより見る方向による光学的な差異の発生を有効に回避することができる。また幅広に形成されることにより、その分、幅狭に形成する場合に比して精度を確保し得、その分、正しく階調表現することができ、これらにより面積の小さなサブ画素に起因する品位の低下を有効に回避することができる。

本発明によれば、多ビットメモリ方式による表示装置において、面積の小さなサブ画素に起因する表示画像の品位の低下を有効に回避することができる。

本発明の実施例に係る液晶表示装置の１つの画素の構成を示す平面図である。 本発明の実施例に係る液晶表示装置を示すブロック図である。 図２の液晶表示装置の１つの画素の構成を示す接続図である。 図２の液晶表示装置の１つのサブ画素のレイアウトを示す平面図である。 図４の上層側の配線パターンを示す平面図である。 画素回路と電極との接続の説明に供する平面図である。 多ビットメモリ方式により液晶表示装置を示すブロック図である。 図７の液晶表示装置の１画素を示す接続図である。 図８の１画素に設けられる画素回路を示す接続図である。 図９の画素回路の等化回路を示す接続図である。 図９の画素回路の動作の説明に供するタイムチャートである。

以下、適宜図面を参照しながら本発明の実施例を詳述する。

（１）実施例の構成
（１−１）全体構成
図２は、この実施例に係る液晶表示装置を示すブロック図である。この液晶表示装置３１においては、表示部３２、垂直駆動回路３３、水平駆動回路３４、タイミングジェネレータ（ＴＧ）３５、インターフェース（ＩＦ）３６、ＤＣ−ＤＣコンバータ（ＤＤＣ）３７を一体にガラス基板上に形成して作成され、表示部３２にカラー画像を表示する。このためこの液晶表示装置３１では、表示に供する各画素の階調を指示する各５ビットによる赤色、緑色、青色の階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕がラスタ走査順に同時並列的に入力されるようになされている。

この液晶表示装置３１において、表示部３２は、垂直方向に同一の色彩によるカラーフィルタが延長し、かつ水平方向に順次循環してなるいわゆる縦ストライプ方式の反射型液晶表示パネルにより形成され、この縦ストライプに係るカラーフィルタが画像データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕に対応する３色により形成されるようになされている。

また表示部３２は、このようなカラーフィルタが設けられている画素がそれぞれ水平方向及び垂直方向にＮ×Ｍ画素によりマトリックス状に配置されて形成され、各画素が多ビットメモリ方式による画素により形成されるようになされている。

すなわち各画素３２Ａにおいては、図８との対比により図３に示すように、表示に供する部位である電極４３Ａ、４３Ｂ、４３Ｃ、４３Ｄ、４３Ｅの面積がほぼ２倍により変化するサブ画素３２ＡＡ〜３２ＡＥにより形成され、これら各サブ画素３２ＡＡ〜３２ＡＥに、それぞれ同一に構成された画素回路４４Ａ〜４４Ｅが設けられるようになされている。

ここで画素回路４４Ａ〜４４Ｅは、図９及び図１０について上述した画素回路４Ａ〜４Ｅに比して、信号線ＳＩＧが共通化されている点を除いて同一に形成され、その分、この表示部３２においては、信号線の数を少なくした分、容易に多ビット化して高階調化、高解像度化できるようになされている。

しかしてこれにより各画素３２Ａにおいては、ＭＯＳトランジスタにより、信号線ＳＩＧの信号レベルを取得して保持するインバーター６、７によるメモリと、ゲート信号ＧＡＴＥ１〜５に応動してこのメモリに信号線ＳＩＧの信号レベルを供給するスイッチ回路８と、表示に供する部位３Ａ〜３Ｅの一方の電極に印加される共通電圧ＶＣＯＭに対する同相又は逆相の駆動信号ＦＲＰ、ＸＦＲＰを、メモリの保持結果に応じて選択し、表示に供する部位の他方の電極４３Ａ〜４３Ｅに印加するスイッチ回路９、１０とがそれぞれ各サブ画素３２ＡＡ〜３２ＡＥに設けられるようになされている。

このようにして信号線ＳＩＧを各サブ画素３２ＡＡ〜３２ＡＥで共通化した分、この液晶表示装置３１においては、各サブ画素３２ＡＡ〜３２ＡＥに対する信号線ＳＩＧを時分割により駆動する。

すなわち水平駆動回路３４は、順次入力される階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕を順次循環的に取得することにより、これら階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕をライン単位でまとめた後、サブ画素３２ＡＡ〜３２ＡＥの配列に対応する順序により順次これら階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の各ビットを選択出力し、これによりサブ画素３２ＡＡ〜３２ＡＥに共通の信号線ＳＩＧに時分割により対応する階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の各ビットを割り当てるようになされている。これによりこの実施例では、垂直方向に延長する各画素を時分割により駆動し、さらに各画素におけるサブ画素においても、時分割により駆動するようになされている。

このような水平駆動回路３４による各階調データのシリアル転送に対応して、垂直駆動回路３３は、ゲート線により画素３２Ａを順次選択する。またこの各画素３２Ａの選択において、各サブ画素３２ＡＡ〜３２ＡＥに接続されたゲート線により各サブ画素３２ＡＡ〜３２ＡＥを順次選択する。

ＤＣ−ＤＣコンバータ３７は、タイミングジェネレータ３５から出力される基準信号ＤＤＣＶにより動作し、外部から入力される電源ＶＤＤから動作用の電源ＶＤＤ２等を生成して出力する。

インターフェース（ＩＦ）３６は、この液晶表示装置３１に同時並列的に入力される赤色、緑色、青色の各画素の階調を指示する階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕に対して、この階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕に同期したマスタークロックＭＣＫ（ＭＣＫ５）、水平同期信号ＨＳＹＮＣ（ＨＤ）、垂直同期信号ＶＳＹＮＣ（ＶＤ）等を入力してタイミングジェネレータ３５に出力し、タイミングジェネレータ３５は、このインターフェース３６からの入力信号を基準にして各部の動作に必要な各種基準信号を生成して出力する。

（１−２）画素のレイアウト
図１は、この液晶表示装置３１の１つの画素３２Ａの構成を示す平面図である。この液晶表示装置３１の表示部３２においては、この画素３２Ａをマトリックス状に配置して形成される。ここで表示部３２は、赤色、緑色、青色の画素３２Ａによる組み合わせに係る水平方向の連続する３つの画素に対してほぼ正方形形状の領域が割り当てられるようになされ、これにより１つの画素には、縦横比がほぼ３：１に設定された縦長による長方形形状の領域が表示に供する表示領域ＡＲＡに割り当てられるようになされている。

各画素３２Ａは、この長方形形状による表示領域ＡＲＡに各サブ画素３２ＡＡ〜３２ＡＥにおける表示に供する部位である電極４３Ａ〜４３Ｅが配置され、これらの電極４３Ａ〜４３Ｅのうち、少なくとも階調データの最下位ビットに係る電極４３Ａにおいては、ほぼ正方形形状により形成される。

具体的に、これらの電極４３Ａ〜４３Ｅは、この表示領域ＡＲＡを各電極４３Ａ〜４３Ｅの面積比１６：８：４：２：１により分割して計算される各電極４３Ａ〜４３Ｅの面積について、各電極４３Ａ〜４３Ｅを正方形形状により形成して一辺の長さが所定値より短い場合、この電極については、正方形形状に形成される。これによりこの実施例では、下位側２ビットの電極４３Ａ及び４３Ｂが正方形形状により形成されるようになされている。

またこのようにして正方形形状に設定した下位側ビットの電極４３Ａ及び４３Ｂに対して、それぞれ上位側ビットの電極を組にして、この長方形形状の表示領域ＡＲＡの短辺を一辺にしてなる矩形の領域にこれら各組の電極を割り当てる。またこのようにして表示領域ＡＲＡに割り当てて残るビットの電極については、長方形形状の表示領域ＡＲＡの短辺を一辺にしてなる矩形の領域を割り当てる。

またこのような割り当てにおいて、各電極４３Ａ〜４３Ｅの重心の位置を表示領域ＡＲＡの長手方向で極力近づけるように、下位側ビットと上位側ビットとの組み合わせ、各電極４３Ａ〜４３Ｅの配置が設定される。

これによりこの実施例では、最下位ビットから２ビット目の電極４３Ｂに対して、最上位ビットの電極４３Ｅが組み合わされて、これら電極４３Ｂ及び４３Ｅが長手方向の一端側（この図１の例では上端側）に配置されるようになされている。また最下位ビットの電極４３Ａに対して、最上位から２ビット目の電極４３Ｄが組み合わされて、これらの電極４３Ａ及び４３Ｄが、電極４３Ｂ及び４３Ｅに続いて配置されるようになされている。また残る領域に最下位から３ビット目の電極４３Ｃが割り当てられるようになされている。

さらにこの実施例では、このような下位側ビット及び上位側ビットの組み合わせにおいて、下位側ビットの電極４３Ａ、４３Ｂを正方形形状により形成して、上位側ビットの電極４３Ｄ及び４３Ｅに極力幅狭の部位を形成しないように、下位側ビットの電極４３Ａ、４３Ｂが配置され、またこの配置に対応するように上位側ビットの電極４３Ｄ、４３Ｅの形状が選定される。すなわち具体的に、下位側ビットの電極４３Ａ、４３Ｂは、表示領域ＡＲＡの長手方向にあっては、中央側に配置され、また短辺側にあっては、一方の長辺側に偏って配置される。これによりこれらの電極４３Ａ、４３Ｂと組をなす上位ビット側の電極４３Ｄ、４３Ｅにおいては、表示領域ＡＲＡの中心側短辺が、局所的に飛び出したＬ字形状により形成され、この飛び出した部位が十分な幅により形成されるようになされている。

これらによりこの実施例においては、水平方向及び垂直方向から見て面積の小さなサブ画素を同じように見ることができ、さらには精度良くこの面積の小さなサブ画素に係る電極を作成できるようになされ、これらにより面積の小さなサブ画素に起因する表示画像の品位の低下を有効に回避するようになされている。

なおこの実施例においては、このように上位側ビットに係る電極４３Ｄ、４３Ｅの飛び出した部位の幅が、電極を正方形形状により形成するか否かの判断基準である所定値以上となるように、概ね、この所定値が表示領域ＡＲＡの短辺の長さの１／２に設定され、これにより下位側２ビットの電極４３Ａ、４３Ｂが正方形形状により形成されるようになされている。しかして十分に高品位の表示画像を形成するために高精細度化、高階調化した場合、必然的に、表示領域ＡＲＡも小さくなり、また下位側電極の面積も小さくなることにより、このような判断基準による判定に依らずとも、少なくとも最下位ビット、さらはビット数によっては最下位側２ビット又は最下位側３ビットを正方形形状の電極により形成して、この実施例と同様の効果を得ることができる。

またこの下位側ビットの電極形状においては、長辺の長さに比して短辺の長さを０．８〜１倍に設定して、見る方向による差異を無くし得、また十分なエッチング精度により作成し得、これにより面積の小さなサブ画素に起因する表示画像の品位の低下を有効に回避するようになされている。

各電極４３Ａ〜４３Ｅは、このようにして形状、配置位置が選定された後、角取りされ、また電極４３Ａ〜４３Ｅ間で絶縁に必要な空隙が形成され、これらにより変化する各電極３２ＡＡ〜３２ＡＥの面積が最終的に上述した１６：８：４：２：１になるように、各電極３２ＡＡ〜３２ＡＥの形状が微調整されるようになされている。

このようにしてこの表示領域ＡＲＡに電極４３Ａ〜４３Ｅを形成して、各画素３２Ａにおいては、この表示領域ＡＲＡに対応する長方形形状の領域に各画素回路４４Ａ〜４４Ｅが設けられ、この画素回路４４Ａ〜４４Ｅを設ける領域が、下位側ビットの電極４３Ａ、４３Ｂを偏らせた側に、表示領域ＡＲＡからほぼ１／４ピッチだけ偏って形成され、これにより後述する接続領域ＡＲにおいて、高い自由度により画素回路４４Ａ〜４４Ｅを対応する電極４３Ａ〜４３Ｅに接続できるようになされている。

画素３２Ａは、この画素回路４４Ａ〜４４Ｅを設ける領域が長手方向に階調データのビット数により等分割され、電極４３Ａ〜４３Ｅの配置の順序に対応する順序により、この等分割された各領域にそれぞれ各画素回路４４Ａ〜４４Ｅが形成される。

すなわち最も上位ビット側の電極４３Ｅを配置してなる側端の領域には、最上位ビットの画素回路４４Ｅが設けられ、また続く内側の領域には、電極４３Ｅと組をなす最下位から２ビット目の画素回路４４Ｂが設けられる。また続く領域には、最下位ビットの電極４３Ａに対応する画素回路４４Ａが設けられ、続いて最下位ビットの電極４３Ａと組をなす上位から２ビット目の電極４３Ｄに対応する画素回路４４Ｃが設けられる。また最も下側の領域には、残る画素回路４４Ｃが設けられる。

これによりこの実施例では、各電極４３Ａ〜４３Ｅと対応する画素回路４４Ａ〜４４Ｅとの接続を簡略化できるようになされている。

このようにして画素３２Ａの領域に割り当てられる各画素回路４４Ａ〜４４Ｅにおいては、図９について上述したトランジスタＱ１〜Ｑ９により構成され、図４に示すようにレイアウトされる。すなわち画素回路４４Ａ〜４４Ｅは、各ＭＯＳトランジスタＱ１〜Ｑ９のゲート電極（図１において符号Ｇにより示す）を作成する際に、このゲート電極材料により併せて各領域の上端に沿ってゲート線ＧＡＴＥが設けられる。またこのゲート線ＧＡＴＥを作成する際に、ゲート電極材料により併せてトランジスタＱ１〜Ｑ４によるインバーター６、７をトランジスタＱ６〜Ｑ９によるスイッチ回路９、１０に接続する配線パターンＬ１及びＬ２が、ゲート線ＧＡＴＥを作成して残る領域をほぼ３等分するようにゲート線ＧＡＴＥと平行に形成される。

画素回路４４Ａ〜４４Ｅは、これらの配線パターンＬ１及びＬ２による左端側に、トランジスタＱ１〜Ｑ４が形成されてインバーター６、７が形成され、また右端側にトランジスタＱ６〜Ｑ９が形成されてスイッチ回路９、１０が形成される。すなわち画素回路４４Ａ〜４４Ｅは、信号線ＳＩＧにゲートを接続するトランジスタＱ１、Ｑ２のうち、正側電源ＶＤＤにソースを接続するトランジスタＱ２が下側の配線パターンＬ２の左端側に形成され、残るトランジスタＱ１がその内側に形成される。また残るインバーター７のトランジスタＱ３、Ｑ４のうち、正側電源ＶＤＤにソースを接続するトランジスタＱ４が中央の配線パターンＬ１の左端側に形成され、残るトランジスタＱ３がその内側に形成される。画素回路４４Ａ〜４４Ｅは、トランジスタＱ２、Ｑ４を正側電源ＶＤＤに接続する配線パターンＬ３、トランジスタＱ１、Ｑ３を負側電源ＶＳＳに接続する配線パターンＬ４、トランジスタＱ３、Ｑ４をスイッチ回路８によるトランジスタＱ５に接続する配線パターンＬ５、トランジスタＱ１、Ｑ２のソースをトランジスタＱ３、Ｑ４のゲートに接続する配線パターンＬ６が、トランジスタＱ１〜Ｑ４に続いて作成され、これによりインバーターを作成するようになされている。

また画素回路４４Ａ〜４４Ｅは、ゲート線ＧＡＴＥが局所的に下方に延長して信号線ＳＩＧをインバーター６、７に接続するスイッチ回路８のトランジスタＱ５が形成され、このトランジスタＱ５に、信号線ＳＩＧへの接続用の配線パターンＬ７が形成されるようになされている。

また配線パターンＬ１及びＬ２の右端側に、それぞれ共通電圧ＶＣＯＭと同相の駆動信号ＦＲＰに係るスイッチ回路１０のトランジスタＱ８、Ｑ９が形成され、これらトランジスタＱ８、Ｑ９にこの駆動信号ＦＲＰを入力する電極Ｌ９、Ｌ１１が形成される。またこれらトランジスタＱ８、Ｑ９の内側に、共通電圧ＶＣＯＭと逆相の駆動信号ＸＦＲＰに係るスイッチ回路９のトランジスタＱ６、Ｑ７が形成され、これらトランジスタＱ８、Ｑ９にこの駆動信号ＸＦＲＰを入力する電極Ｌ１０、Ｌ８が形成される。またこれらトランジスタＱ６〜Ｑ９を液晶セルの電極４３Ａ〜４３Ｅに接続する電極ＬＸが形成される。

これらによりこの画素回路４４Ａ〜４４Ｅにおいては、サブ画素３２ＡＡ〜３２ＡＥの画素回路４４Ａ〜４４Ｅを配置するこの横長の領域において、信号線ＳＩＧによる論理値を記録するメモリ回路（６、７）と、このメモリ回路の内容により液晶セルへの駆動信号を切り換えるスイッチ回路９、１０とを、この領域の左右両端に配置して、この領域の中央にスイッチ回路９、１０を電極４３Ａ〜４３Ｅに接続するための領域ＡＲを形成し、この接続用の領域ＡＲでスイッチ回路９、１０を電極４３Ａ〜４３Ｅに接続するようになされている。これによりこの実施例では、サブ画素３２ＡＡ〜３２ＡＥを構成する画素回路４４Ａ〜４４Ｅ、電極４３Ａ〜４３Ｅのレイアウトを簡略化し、容易に多ビット化して高階調化、高解像度化することができるようになされている。

なおこの図４及び図５等において、内側に黒点を設けた丸印は、上層側に形成される配線パターンとの接続箇所を示す印であり、内側に×を設けた丸印は、下層側の配線パターンとの接続箇所を示す印である。

すなわち図５に示すように、このような画素回路４４Ａ〜４４Ｅにおいては、上層側に、図５に示すような配線パターンが形成される。ここでこれら配線パターンは、水平駆動回路３４から延長する信号線ＳＩＧが上下方向に延長するように形成され、またこの信号線ＳＩＧと平行に、正側電源ＶＤＤ及び負側電源ＶＳＳの配線パターン、駆動信号ＦＲＰ、ＸＦＲＰの配線パターンが設けられる。

これらの配線パターンのうち、駆動信号ＦＲＰ、ＸＦＲＰの配線パターン、正側電源ＶＤＤ及び負側電源ＶＳＳの配線パターンにあっては、それぞれ下層の対応する配線パターの部位に形成されるのに対し、信号線ＳＩＧにおいては、電極接続用の領域ＡＲを避けるように形成され、画素回路４４Ａ〜４４Ｅは、これらの配線パターンのレイヤーにおいて、この接続用の領域ＡＲに、図６に示すように、下層の電極接続用の配線パターンＬＸを、続く上層の電極４３Ａ〜４３Ｅに接続する配線パターンＬＸ１が形成されるようになされている。

すなわちこのようにして画素回路４４Ａ〜４４Ｅでトランジスタ等を同一にレイアウトして、最も上位側ビットである画素回路４４Ｅにおいては、トランジスタＱ６〜Ｑ９によるスイッチ回路を液晶セルの電極４３Ａ〜４３Ｅに接続する電極ＬＸが、接続用の領域ＡＲに延長し、この接続用領域ＡＲにおいて、信号線ＳＩＧ等の配線パターンに係るレイヤーに設けられた接続用の配線パターンＬＸ１を介して、対応する電極４３Ｅに接続される。これに対して続く画素回路４４Ｂの電極ＬＸにおいては、接続用の領域ＡＲに延長し、この接続用領域ＡＲにおいて、ほぼ直角に折れ曲がって対応する電極４３Ｂが設けられている隣接する画素回路４４Ｅの領域ＡＲまで延長し、この隣接する画素回路４４Ｅの領域ＡＲに設けられた接続用の配線パターンＬＸ１を介して、対応する電極４３Ｂに接続される。

また続く画素回路４４Ａの電極ＬＸにおいては、同様に、接続用の領域ＡＲに延長し、この接続用の領域ＡＲにおいて、ほぼ直角に折れ曲がって対応する電極４３Ａが設けられている領域ＡＲ内の部位まで延長し、この部位に設けられた接続用の配線パターンＬＸ１を介して、対応する電極４３Ａに接続される。また続く画素回路４４Ｄ及び４４Ｂの電極ＬＸにおいては、接続用の領域ＡＲに延長し、この接続用領域ＡＲに設けられた接続用の配線パターンＬＸ１を介して、対応する電極４３Ｄ及び４３Ｂに接続される。

これらによりこの液晶表示装置３１では、このようにして作成してなる接続用の領域ＡＲを有効に利用して、大きく面積の異なる電極４３Ａ〜４３Ｅに対して、同一のレイアウトにより作成した各画素回路４４Ａ〜４４Ｅを簡易かつ確実に接続できるようになされている。

このようにして電極４３Ａ〜４３Ｅと対応する画素回路４４Ａ〜４４Ｅを接続するにつき、各画素３２Ａにおいては、電極４３Ａ〜４３Ｅに対する配線パターンＬＸ１の接続箇所が、垂直方向より見て重なり合わないように、水平方向に不規則に異なってなるように配置され、これによりこのような接続箇所が一列に並ぶことにより各種干渉縞の発生を有効に回避するようになされている。

表示部３２においては、半導体製造技術によりこのようなレイアウトにより画素回路４４Ａ〜４４Ｅ、配線パターンが順次ガラス基板に形成された後、絶縁層を間に挟んで、電極材料膜が形成され、この電極材料膜のエッチングにより図１について上述した形状による電極が形成され、その後、対向電極と一体化されて液晶が封入されて作成されるようになされている。

（２）実施例の動作
以上の構成において、この液晶表示装置３１では（図２）、描画に係るコントローラ等からそれぞれ赤色、緑色、青色による各画素の階調を指示する５ビットによる階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕が順次同時並列的にラスタ走査順に入力され、この階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕が水平駆動回路３４により順次サンプリングされて表示部３２のライン単位でまとめられる。またさらにこのようにライン単位でまとめられてなる各階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の各ビットが順次循環的に選択されてシリアル転送により各画素３２Ａに１つの信号線ＳＩＧに出力される（図３）。

またこの水平駆動回路３４によるライン単位の処理に対応するように、垂直駆動回路３３により順次循環的に表示部３２の各ラインを選択する選択信号が生成され、さらにこのラインに係る画素において、サブ画素３２ＡＡ〜３２ＡＥを順次選択する選択信号が生成され、この選択信号が各サブ画素３２ＡＡ〜３２ＡＥのゲート線ＧＡＴＥ１〜ＧＡＴＥ５に出力される。

これによりこの液晶表示装置３１では、各サブ画素３２ＡＡ〜３２ＡＥの表示に供する部位である電極４３Ａ〜４３Ｅが順次面積が増大するように形成されて、階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の対応するビットの論理値に応じてこれら電極４３Ａ〜４３Ｅに駆動信号ＦＲＰ、ＸＦＲＰが印加され、面積階調法により階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕による画像が表示される。

液晶表示装置３１では、これらの電極４３Ａ〜４３Ｅのうち、階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の下位側２ビットによる面積の小さな電極４３Ａ、４３Ｂがほぼ正方形形状により形成され、これによりこれら電極４３Ａ、４３Ｂがエッチングにより作成工程により精度良く作成される。

すなわちこれらの電極を作成する場合にあって、幅狭の細長い形状により作成する場合には、正方形形状により作成する場合に比して、面積に対する周囲の長さが長くなる。これに対してエッチング量の変化は、電極の周囲に現れる。これによりこの実施例のように正方形形状により電極を作成した場合には、その分、所望する面積により精度良く電極を作成することができる。

またこのような面積のばらつきにおいては、元々面積の小さなサブ画素に大きな影響を与えることになる。これによりこの実施例のように、最下位ビットを含む下位２ビットの電極を正方形形状により形成して、所望する面積比により高い精度でこれらサブ画素３２ＡＡ〜３２ＡＥの表示に供する部位を形成し得、これにより正しく階調を表現することができ、階調の劣化による表示画像の品位の低下を有効に回避することができる。

またこのように正方形形状により形成した場合、垂直方向に視線を変化させて表示画像を見た場合と、水平方向に視線を変化させて表示画像を見た場合とで、視線の変化に対するこれら面積の小さなサブ画素の見え方を等しくし得、これにより見る方向によって光学的な差異が現れないようにして、表示画像の品位の劣化を有効に回避することができる。

さらにこの実施例では、このようにして作成されてなる各電極４３Ａ〜４３Ｅが、角取りして形成され、この角取りによってもエッチング量のばらつきによる面積の変化を小さくし得、これによっても表示画像の品位の低下が有効に回避される。

液晶表示装置３１においては、このようにして正方形形状に作成されてなる面積の小さな画素が、面積の大きな上位側ビットの係る電極と組み合わされて、それぞれ各組が表示領域ＡＲＡの短辺を一辺にしてなる長方形形状による領域に割り当てられる。また残るビットの係る電極がこの表示領域ＡＲＡの短辺を一辺にしてなる長方形形状による領域に割り当てられる。

これにより液晶表示装置３１においては、この電極を作成する領域ＡＲＡに関して、この領域ＡＲＡの短辺と平行になるように空隙を形成してこの領域ＡＲＡを３つの領域に分割し、さらにこの３つの領域のうちの２つの領域に空隙を形成して計５つの電極を形成することができ、これらによりこのようにして面積の小さなサブ画素の電極を正方形形状により作成するようにして、この電極形成領域ＡＲＡに形成される無駄な領域である空隙の長さを極力短くすることができる。従って液晶表示装置３１においては、その分、この電極を形成する領域を有効に利用して表示画面の輝度を向上することができる。

またこのような組み合わせに係る矩形の領域において、電極形成領域ＡＲＡである領域ＡＲＡの中心側に面積の小さな電極を形成し、階調データの下位側２ビットに係る電極を隣接させることにより、この電極形成領域ＡＲＡの長手方向について、各電極の重心の位置を、特に面積の小さなサブ画素に係る電極の重心を近づけることができる。これによりこの実施例においては、このような重心の位置が遠ざかるように形成してなる表示画像の違和感を有効に回避できるようになされている。

しかして液晶表示装置３１においては、これらによりこの電極形成領域である表示に供する領域ＡＲＡの上側より、階調データのビット順位とは異なるように電極４３Ａ〜４３Ｅが配置され、この配置の順序に対応する順序により各階調データの各ビットに係る画素回路が設けられ、これにより画素回路４４Ａ〜４４Ｅと電極４３Ａ〜４３Ｅとの接続が簡略化されるようになされている。

（３）実施例の効果
以上の構成によれば、表示に供する部位の面積が小さなサブ画素については、この表示に供する部位をほぼ正方形形状により作成することにより、多ビットメモリ方式による表示装置において、面積の小さなサブ画素に起因する表示画像の品位の低下を有効に回避することができる。

また長辺の長さに対して短辺の長さを１〜０．８倍に設定して、このようなほぼ正方形形状による電極を作成したことにより、確実に面積の小さなサブ画素に起因する表示画像の品位の低下を有効に回避することができる。

またこのような面積の小さな電極に対して、面積の大きな電極を組にして、長方形形状の表示領域の短辺を一辺にしてなる矩形の領域に割り当てたことにより、この表示領域を有効利用することができる。

また階調データの最下位２ビットの電極が隣接するように形成したことにより、各電極の重心の位置を、特に面積の小さなサブ画素に係る電極の重心を近づけることができる。これによりこの実施例においては、このような重心の位置が遠ざかるように形成してなる表示画像の違和感を有効に回避できるようになされている。

またこのようして階調データのビット順位とは異なるように電極を配置して、この電極の配置の順序に対応する順序により画素回路を設けることにより、画素回路と電極との接続を簡略化することができる。

なお上述の実施例においては、同一色彩のカラーフィルタが垂直方向に延長してなるいわゆる縦方向ストライプにより表示部を形成する場合について述べたが、本発明はこれに限らず、同一色彩のカラーフィルタが水平方向に延長してなるいわゆる横方向ストライプにより表示部を形成する場合、モザイク状にカラーフィルタを配置して表示部を形成する場合、さらにはデルタ状にカラーフィルタを配置して表示部を形成する場合等に広く適用することができる。

また上述の実施例においては、共通電圧に対して同相、逆相の駆動信号を選択的に印加することにより、１つのサブ画素をオンオフの２階調により駆動する場合について述べたが、本発明はこれに限らず、さらに位相の異なる多数の駆動信号を選択的に印加することにより、さらには時間軸方向の変調により、１つのサブ画素を２階調より多くの階調により駆動する場合にも広く適用することができる。

なお上述の実施例においては、最下位ビットと最上位から２ビット目を組み合わせて電極を形成する場合について述べたが、本発明はこれに限らず、例えば最上位ビットと最下位ビットとを組み合わせるようにしてもよい。

また上述の実施例においては、１つの画素を形成する複数のサブ画素の全てで信号線を共通化する場合について述べたが、本発明はこれに限らず、サブ画素のレイアウトによっては、１つの画素を形成する複数のサブ画素の一部のみについて、信号線を共通化する場合、さらには各サブ画素にそれぞれ信号線を設ける場合等に広く適用することができる。

また上述の実施例においては、各５ビットの赤色、緑色、青色による３種類の階調データを同時並列的に入力して処理する場合について述べたが、本発明はこれに限らず、５ビット以外のビット数により階調データの処理に適用する場合、４種類以上の階調データによりカラー画像を表示する場合等にも広く適用することができる。

また上述の実施例においては、ガラス基板上に表示部等を作成してなる反射型液晶表示装置に本発明を適用する場合について述べたが、本発明はこれに限らず、透過型液晶表示装置、ＥＬ（Electro Luminescence）表示装置等、種々の表示装置に広く適用することができる。

本発明は、例えば１つの画素を複数のサブ画素により構成し、これら複数のサブ画素の駆動により階調を表現する方式の液晶表示装置に適用することができる。

１、３１……液晶表示装置、２、３２……表示部、２Ａ、３２Ａ……画素、２ＡＡ〜２ＡＥ、３２ＡＡ〜３２ＡＥ……サブ画素、３Ａ〜３Ｅ、４３Ａ〜４３Ｅ……電極、４Ａ〜４Ｅ、４４Ａ〜４４Ｅ……画素回路、５Ａ〜５Ｅ……液晶セル、６、７……インバーター、８、９、１０……スイッチ回路、１６、３３……垂直駆動回路、２０、３４……水平駆動回路

Claims (14)

1. マトリックス状に画素を配置して成る表示部を有する表示装置において、
   画素は、表示に供する部位の面積が順次増大してなる複数のサブ画素を有し、
   複数のサブ画素は、一辺の長さがＬ₁、他辺の長さがＬ₂（但し、Ｌ₁＞Ｌ₂）の長方形形状の表示領域内に配置され、
   各サブ画素は、画素に対応する階調データの各ビットに基づき駆動され、
   階調データの最下位ビットに対応するサブ画素の表示に供する部位の形状、及び、階調データの最下位より１つ上のビットに対応するサブ画素の表示に供する部位の形状は、ほぼ正方形であり、
   階調データの最下位ビットに対応するサブ画素と他の第１のサブ画素との組合せは、前記長方形形状の表示領域の短辺を一辺にしてなる矩形の領域に割り当てられており、
   階調データの最下位より１つ上のビットに対応するサブ画素と他の第２のサブ画素との組み合わせは、前記長方形形状の表示領域の短辺を一辺にしてなる矩形の領域に割り当てられている表示装置。
   
2. 階調データの最下位ビットに対応するサブ画素の表示に供する部位と、階調データの最下位より１つ上のビットに対応するサブ画素の表示に供する部位とは、隣接していることを特徴とする請求項１に記載の表示装置。
   
3. ほぼ正方形の形状は、長辺の長さに対して短辺の長さが１〜０．８倍に設定された形状であることを特徴とする請求項１又は請求項２に記載の表示装置。
   
4. 表示に供する部位の形状がほぼ正方形であるサブ画素において、表示に供する部位の隣接する二辺のそれぞれは、前記矩形の領域の隣接する二辺のそれぞれの一部を占める請求項１乃至請求項３のいずれか１項に記載の表示装置。
   
5. 各サブ画素には、
   階調データのサブ画素に対応するビットが保持されるメモリ回路、及び、
   メモリ回路に記録されたビットに基づき、サブ画素に駆動信号を出力するスイッチ回路、
   が設けられていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の表示装置。
   
6. ゲート線を介してサブ画素を順次選択する垂直駆動回路、及び、
   順次入力される階調データを取得し、信号線を介してサブ画素に階調データのビットを出力する水平駆動回路、
   を更に備えていることを特徴とする請求項１乃至請求項５のいずれか１項に記載の表示装置。
   
7. 長方形形状を有する画素の前記表示領域の長手方向は、信号線の延在方向と平行であることを特徴とする請求項６に記載の表示装置。
   
8. マトリックス状に画素を配置して成る表示部を有する表示装置において、
   画素は、表示に供する部位の面積が順次増大してなる複数のサブ画素を有し、
   複数のサブ画素は、一辺の長さがＬ₁、他辺の長さがＬ₂（但し、Ｌ₁＞Ｌ₂）の長方形形状の表示領域内に配置され、
   各サブ画素は、画素に対応する階調データの各ビットに基づき駆動され、
   少なくとも階調データの最下位ビットに対応するサブ画素の表示に供する部位の形状は、ほぼ正方形であり、
   階調データの最下位ビットに対応するサブ画素と、他の一のサブ画素との組合せは、前記長方形形状の表示領域の短辺を一辺にしてなる矩形の領域に割り当てられており、
   階調データの最下位ビットに対応するサブ画素の表示に供する部位と、階調データの最下位より１つ上のビットに対応するサブ画素の表示に供する部位とは、隣接している表示装置。
   
9. ほぼ正方形の形状は、長辺の長さに対して短辺の長さが１〜０．８倍に設定された形状であることを特徴とする請求項８に記載の表示装置。
   
10. 表示に供する部位の形状がほぼ正方形であるサブ画素において、表示に供する部位の隣接する二辺のそれぞれは、前記矩形の領域の隣接する二辺のそれぞれの一部を占める請求項８又は請求項９に記載の表示装置。
    
11. 表示に供する部位の形状がほぼ正方形であるサブ画素は、長方形形状を有する画素の前記表示領域の長手方向、中央側に配置されていることを特徴とする請求項８乃至請求項１０のいずれか１項に記載の表示装置。
    
12. 各サブ画素には、
    階調データのサブ画素に対応するビットが保持されるメモリ回路、及び、
    メモリ回路に記録されたビットに基づき、サブ画素に駆動信号を出力するスイッチ回路、
    が設けられていることを特徴とする請求項８乃至請求項１１のいずれか１項に記載の表示装置。
    
13. ゲート線を介してサブ画素を順次選択する垂直駆動回路、及び、
    順次入力される階調データを取得し、信号線を介してサブ画素に階調データのビットを出力する水平駆動回路、
    を更に備えていることを特徴とする請求項８乃至請求項１２のいずれか１項に記載の表示装置。
    
14. 長方形形状を有する画素の前記表示領域の長手方向は、信号線の延在方向と平行であることを特徴とする請求項１３に記載の表示装置。

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