JP2005300579A - 表示装置および表示装置におけるレイアウト方法 - Google Patents

Abstract

【課題】面積階調法により階調を表現するアクティブマトリクス型液晶表示装置において、サブ画素電極の重心の偏りを改善するために単位画素の画素電極をより多くのサブ画素電極に分割したり、サブ画素電極の複雑なレイアウトしたりする構成を採ると、配線数が増加するためレイアウトの複雑さが増し、また画素の開口面積率が低下する。
【解決手段】面積階調法により階調を表現するアクティブマトリクス型液晶表示装置において、複数のサブ画素電極３１〜３５のレイアウトを、例えば水平方向において１単位画素ごとに上下反転させ、複数のサブ画素電極３１〜３５を水平方向において隣接する単位画素間で異なるようにレイアウトすることで、隣接する単位画素間で複数のサブ画素電極３１〜３５を不規則なレイアウトにする。
【選択図】図５

Description

本発明は、表示装置および表示装置におけるレイアウト方法に関し、特に面積階調法により階調を表現する表示装置および当該表示装置における単位画素のレイアウト方法に関する。

電気光学素子を含む単位画素が行列状に多数配置されてなる表示装置、例えば電気光学素子として液晶セルを用いてなる液晶表示装置において、システム全体の低コスト化、低消費電力化および良品率向上を目的として為された駆動法として面積階調法が知られている。この面積階調法は、単位画素の表示領域となる画素電極を面積重み付けされた複数のサブ画素電極に分割し、これらサブ画素電極の面積の組み合わせによって階調表示を行うというものである（例えば、特許文献１参照）。

複数のサブ画素電極の形状およびレイアウトの一例を図１０および図１１に示す。このようなサブ画素電極の形状およびレイアウトを持つ単位画素が、複数のサブ画素電極のレイアウトが単位画素間で同じになるように規則正しく行列状に配置される。ところが、図１０および図１１から明らかなように、単位画素の中心に対して最上位（ＭＳＢ）ビットのサブ画素電極の重心に偏りがあるため、表示データによっては垂直方向、水平方向あるいは斜め方向の偽輪郭や縞模様が生じる確率が高く、またその影響も大きい。このため、従来は、図１２あるいは図１３に示すように、単位画素の画素電極をより多くのサブ画素電極に分割したり、サブ画素電極の複雑なレイアウトしたりする構成を採ることで、サブ画素電極の重心の偏りをミクロ的な視点において改善するようにしていた（例えば、特許文献２参照）。

特開平１０−６８９３１号公報 特開２００２−３３３８７０号公報

しかしながら、上述した従来技術では、サブ画素電極の数が多くなる分だけ配線数が増加するためレイアウトの複雑さが増し、またサブ画素電極の数が多くなる分だけ区切る部分が多くなり、当該区切る部分が多ければ多い程、分割する際のエッチング処理で削れる部分が多くなるために、画素の開口面積率が低下するなどの課題がある。さらに、マクロ的な視点に戻したときに生じる垂直方向、水平方向あるいは斜め方向の偽輪郭や縞模様の影響は小さくなるものの、上下左右の単位画素間で最上位ビットのサブ画素電極が常に隣接するため、垂直方向、水平方向あるいは斜め方向の偽輪郭や縞模様の出現頻度が高くなるという課題がある。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、単位画素の開口面積率の低下を抑えつつ、垂直方向、水平方向あるいは斜め方向の偽輪郭や縞模様の影響および出現確率を低減可能な表示装置および表示装置におけるレイアウト方法を提供することにある。

上記目的を達成するために、本発明では、画素電極が面積重み付けされた複数のサブ画素電極に分割されてなる単位画素が行列状に２次元配置されてなり、面積階調法により階調を表現する表示装置において、前記単位画素における前記複数のサブ画素電極を、水平方向および垂直方向の少なくとも一方において隣接する単位画素間で異なるようにレイアウトする構成を採る。

上記構成の表示装置において、複数のサブ画素電極を水平方向、垂直方向または水平・垂直両方向において隣接する単位画素間で異なるようにレイアウトすることで、隣接する単位画素間で複数のサブ画素電極が不規則なレイアウトになるため、単位画素の画素電極をより多くのサブ画素電極に分割したり、サブ画素電極の複雑なレイアウトしたりする構成を採らなくても、表示データによって垂直方向、水平方向あるいは斜め方向の偽輪郭や縞模様の影響および出現確率を低減できる。

本発明によれば、単位画素の画素電極をより多くのサブ画素電極に分割したり、サブ画素電極の複雑なレイアウトしたりする構成を採らなくて済むため、単位画素の開口面積率の低下を抑えつつ、垂直方向、水平方向あるいは斜め方向の偽輪郭や縞模様の影響および出現確率を低減できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明が適用される表示装置の構成の概略を示すシステムブロック図である。ここでは、一例として、画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。

図１から明らかなように、本実施形態に係るアクティブマトリクス型液晶表示装置は、画素アレイ部１１、インターフェース（Ｉ／Ｆ）１２、タイミングジェネレータ（ＴＧ）１３、垂直駆動回路１４および水平駆動回路１５を有し、画素アレイ部１１の駆動回路であるインターフェース１２、タイミングジェネレータ１３、垂直駆動回路１４および水平駆動回路１５が画素アレイ部１１と同一の基板上に一体的に設けられた駆動回路一体型の構成となっている。

画素アレイ部１１は、電気光学素子である液晶セルを含む画素２０が、透明絶縁基板、例えば第１のガラス基板（図示せず）上に行列状に２次元配置され、この画素２０のｍ行ｎ列の配列に対して行ごとに走査線１６−１〜１６−ｍが配線され、列ごとに信号線１７−１〜１７−ｎが配線された構成となっている。第１のガラス基板は、第２のガラス基板と所定の間隙を持って対向配置され、当該第２のガラス基板との間に液晶材料が封止されることによって表示パネル１８を構成している。

表示パネル１８には、外部からマスタークロックｍｃｋ、水平同期信号Ｈｓｙｎｃおよび垂直同期信号Ｖｓｙｎｃが入力され、インターフェース１２に与えられる。インターフェース１２は、外部電源の電圧振幅のマスタークロックｍｃｋ、水平同期信号Ｈｓｙｎｃおよび垂直同期信号Ｖｓｙｎｃを、液晶の駆動に必要な内部電源の電圧振幅にレベル変換（昇圧）し、マスタークロックＭＣＫ、水平同期信号ＨＤおよび垂直同期信号ＶＤとしてタイミングジェネレータ１３に与える。

タイミングジェネレータ１３は、マスタークロックＭＣＫ、水平同期信号ＨＤおよび垂直同期信号ＶＤに基づいて、垂直スタートパルスＶＳＴおよび垂直クロックパルスＶＣＫを生成して水平駆動回路１４に与えるとともに、水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫを生成して水平駆動回路１５に与え、さらに液晶セルの対向電極に対して各画素共通に与えるコモン電位（対向電極電位）ＶＣＯＭ、当該コモン電位ＶＣＯＭと同相の制御パルスＦＲＰおよび逆相の制御パルスＸＦＲＰを生成して画素アレイ部１１に与える。

垂直駆動回路１４は、画素アレイ部１１の例えば右側に配置されている。なお、ここでは、画素アレイ部１１の右側に垂直駆動回路１４を配置する構成を例に挙げて示したが、画素アレイ部１１の左側に、あるいは画素アレイ部１１の左右両側に垂直駆動回路１４を配置する構成を採ることも可能である。垂直駆動回路１４は、シフトレジスタやバッファ回路等によって構成され、垂直スタートパルスＶＳＴが与えられることで、垂直クロックパルスＶＣＫに同期して垂直走査パルスφＶ１〜φＶｍを順に出力し、画素アレイ部１１の走査線１６−１〜１６−ｍに与えることによって画素２０を行単位で順次選択する。

水平駆動回路１５には、例えば６ビットのＲ（赤）、Ｇ（緑）、Ｂ（青）のデジタル映像データが与えられる。水平駆動回路１５は、垂直駆動回路１４による垂直走査によって選択された行の各画素２０に対して、画素ごとに、もしくは複数画素ごとに、あるいは全画素一斉に、信号線１７−１〜１７−ｎを介して表示データを書き込む。

［画素回路］
図２は、画素２０ごとに設けられる画素回路の構成の一例を示すブロック図である。図２から明らかなように、画素回路は、３つのスイッチ素子２１〜２３、ラッチ部２４および液晶セル２５を有するＳＲＡＭ機能付きの画素構成となっている。図３は、画素回路の動作説明に供するタイミングチャートである。

スイッチ素子２１は、信号線１７（１７−１〜１７−ｎ）に一端が接続されており、垂直駆動回路１４から垂直走査パルスφＶ（φＶ１〜φＶｍ）が与えられることによってオン（閉）状態となり、信号線１７（１７−１〜１７−ｎ）を介して供給される表示データＳＩＧを取り込む。ラッチ部２４は、互いに逆向きに並列接続されたインバータ２４１，２４２によって構成されており、スイッチ素子２１によって取り込まれた表示データＳＩＧに応じた電位を保持（ラッチ）する。

スイッチ素子２２，２３は、ラッチ部２４の保持電位の極性に応じていずれか一方がオン状態となり、対向電極にコモン電位ＶＣＯＭが印加されている液晶セル２５に対して、当該コモン電位ＶＣＯＭと同相の制御パルスＦＲＰまたは逆相の制御パルスＸＦＲＰを画素電極に与える。図３から明らかなように、ラッチ部２４の保持電位が負側極性のときには、液晶セル２５の画素電位がコモン電位ＶＣＯＭと同相になるため黒表示となり、ラッチ部２４の保持電位が正側極性のときには、液晶セル２５の画素電位がコモン電位ＶＣＯＭと逆相になるため白表示となる。

図４は、画素回路の具体的な回路例を示す回路図であり、図中、図２と対応する部分には同一符号を付して示している。

図４において、スイッチ素子２１は、ソース／ドレインが信号線１７（１７−１〜１７−ｎ）に、ゲートが走査線１６（１６−１〜１６−ｍ）にそれぞれ接続された例えばＮｃｈＭＯＳトランジスタＱｎ１０である。スイッチ素子２２は、ＮｃｈＭＯＳトランジスタＱｎ１１およびＰｃｈＭＯＳトランジスタＱｐ１１が互いに並列に接続されてなるトランスファスイッチである。スイッチ素子２２は、ＮｃｈＭＯＳトランジスタＱｎ１２およびＰｃｈＭＯＳトランジスタＱｐ１２が互いに並列に接続されてなるトランスファスイッチである。

インバータ２４１は、ＮｃｈＭＯＳトランジスタＱｎ１３およびＰｃｈＭＯＳトランジスタＱｐ１３のゲート同士およびドレイン同士が共通に接続されてなるＣＭＯＳインバータである。インバータ２４２は、ＮｃｈＭＯＳトランジスタＱｎ１４およびＰｃｈＭＯＳトランジスタＱｐ１４のゲート同士およびドレイン同士が共通に接続されてなるＣＭＯＳインバータである。

上記の回路構成を基本とする画素回路を有する画素２０が、水平方向および垂直方向に転回されて行列状に配置されることになる。この画素２０の行列状配列に対して、行ごとの走査線１６（１６−１〜１６−ｍ）および列ごとの信号線１７（１７−１〜１７−ｎ）に加えて、制御パルスＦＲＰ，ＸＦＲＰを伝送する制御線２５，２６および正側電源ＶＤＤおよび負側電源ＶＳＳの電源線２７，２８が列ごとに配線される。

上述したように、表示データに応じた電位を保持するラッチ部２４を有するＳＲＡＭ機能付き画素（画素メモリ）２０が行列状に多数配置されてなる本実施形態に係るアクティブマトリクス型液晶表示装置では、画素メモリの多ビットカラー化を実現するために、画素２０の表示領域となる画素電極を面積重み付けされた複数のサブ画素電極に分割する面積階調法を用いて、ラッチ部２４の保持電位によって選択された画素電位を面積重み付けされたサブ画素電極（反射型では反射板に相当、透過型では透過窓に相当）に通電し、重み付けされた面積の組み合わせによって階調を表現するようにする。

この面積階調法を用いた本実施形態に係るアクティブマトリクス型液晶表示装置では、面積重み付けされて分割された複数のサブ画素電極は、当然のことながら、表示する階調に対応して適宜選択的に駆動されることになる。したがって、複数のサブ画素電極の各々に対して、図２および図４に示した構成の画素回路が別々に設けられることになる。

かかる構成のアクティブマトリクス型液晶表示装置において、本発明では、単位画素２０の表示領域を画定する複数のサブ画素電極を、水平方向（図１の左右方向）および垂直方向（図１の上下方向）の少なくとも一方において隣接する単位画素間で異なるようにレイアウトすることを特徴としている。以下、サブ画素電極のレイアウトの実施例について説明する。

なお、複数のサブ画素電極の形状については、基本的に、単位画素２０の各々で同じ形状であるものとする。また、本実施形態に係るアクティブマトリクス型液晶表示装置は、先述したようにカラー対応であるために、水平方向において隣り合う３画素が３原色Ｒ，Ｇ，Ｂ（順番は任意）にそれぞれ対応しているものとする（以下、これら３画素を画素２０Ｒ，２０Ｇ，２０Ｂと記す）。そして、これら３画素（単位画素）２０Ｒ，２０Ｇ，２０Ｂが単位となって１ピクセルを構成し、画素２０Ｒ，２０Ｇ，２０Ｂの各々がサブピクセルとなる。

（実施例１）
図５は、実施例１に係るサブ画素電極のレイアウトを示す平面パターン図である。ここでは、１ピクセル、即ち互いに隣り合う３画素２０Ｒ，２０Ｇ，２０Ｂのみを図示している。この１ピクセルが水平方向および垂直方向に展開されて画素アレイ部１１を形成することになる。

図５において、画素２０Ｒ，２０Ｇ，２０Ｂは、画素電極が例えば５つのサブ画素電極３１〜３５（ここでは、図面の簡略化のために、画素２０Ｒにのみ符号を付している）に分割されている。サブ画素電極３１〜３５は、画素幅と同じ幅の長方形の形状を持ち、デジタル表示データに対応した面積比に設定されている。具体的には、サブ画素電極３１の面積：サブ画素電極３２の面積：サブ画素電極３３の面積：サブ画素電極３４の面積：サブ画素電極３５の面積＝１：２：４：８：１６に設定されている。

画素２０Ｒは、図の一番下に最下位ビット（ＬＳＢ）のサブ画素電極３１が位置し、図の一番上に最上位ビット（ＭＳＢ）のサブ画素電極３５が位置するように、下位ビットから順にレイアウトされている。一画素飛ばした画素２０Ｂについても、画素２０Ｒと同じレイアウトとなっている。これに対し、画素２０Ｒ，２０Ｂ間に位置する画素２０Ｇは、図の一番下に最上位ビット３５のサブ画素電極が位置し、図の一番上に最下位ビットのサブ画素電極３１が位置するように、上位ビットから順にレイアウトされている。

そして、これら３画素２０Ｒ，２０Ｇ，２０Ｂを１ピクセルとして水平方向および垂直方向に展開されることになる。これにより、行列状の画素配列において、サブ画素電極３１〜３５のレイアウトが、水平方向（図の左右方向）において１単位画素（画素２０Ｒ，２０Ｇ，２０Ｂ個々）ごとに上下で反転することになる。３画素２０Ｒ，２０Ｇ，２０Ｂの各サブ画素電極については、先述したように、図２および図４に示した構成の画素回路により、デジタル表示データに応じて適宜駆動されることになる。具体的には、例えば画素２０Ｒのサブ画素電極３１〜３５の各々は、画素回路２０−１〜２０−５からデジタル表示データに応じた画素電位が与えられることになる。

このように、面積階調法により階調を表現するアクティブマトリクス型液晶表示装置において、複数のサブ画素電極３１〜３５のレイアウトを水平方向において１単位画素ごとに上下反転させ、複数のサブ画素電極３１〜３５を水平方向において隣接する単位画素間で異なるようにレイアウトすることにより、隣接する単位画素間で複数のサブ画素電極３１〜３５が不規則なレイアウトになるため、表示データによって垂直方向、水平方向あるいは斜め方向の偽輪郭や縞模様の影響および出現確率を低減できる。すなわち、単位画素の画素電極をより多くのサブ画素電極に分割したり、サブ画素電極の複雑なレイアウトしたりする構成を採らなくて済むため、単位画素の開口面積率の低下を抑えつつ、所期の目的を達成することができる。

なお、本実施例１では、サブ画素電極３１〜３５のレイアウトを、水平方向において１単位画素ごとに上下反転させるとしたが、垂直方向（図の上下方向）において１単位画素ごとに上下反転させるようにしても良いし、また水平・垂直の両方向において１単位画素ごとに上下反転させるようにしても良い。また、単位画素の画素電極をサブ画素電極に分割する数は５に限られるものではなく、当該分割数は任意に設定可能である。

また、本実施例１では、単位画素の画素電極を上下方向において複数のサブ画素電極に分割し、これら複数のサブ画素電極のレイアウトを１単位画素ごとに上下で反転させるとしたが、単位画素の画素電極を左右方向において複数のサブ画素電極に分割し、これら複数のサブ画素電極のレイアウトを１単位画素ごとに左右で反転させる構成を採ることも可能である。

（実施例２）
図６は、実施例２に係るサブ画素電極のレイアウトを示す平面パターン図である。ここでは、上下２ピクセル分、即ち６画素分のサブ画素電極のレイアウトを図示している。これら２ピクセルが水平方向および垂直方向に展開されて画素アレイ部１１を形成することになる。なお、図６では、図面の簡略化のために、単位画素の各サブ画素電極に対して、デジタル表示データに応じた画素電位を与える画素回路については図示を省略し、サブ画素電極のレイアウトのみを図示している。

図６において、画素２０Ｒ，２０Ｇ，２０Ｂは、画素電極が例えば５つのサブ画素電極４１〜４５（ここでは、図面の簡略化のために、画素２０Ｒにのみ符号を付している）に分割されている。サブ画素電極４１〜４５は、一部の画素電極が画素幅と異なる幅の長方形の形状を持ち、デジタル表示データに対応した面積比に設定されている。具体的には、サブ画素電極４１の面積：サブ画素電極４２の面積：サブ画素電極４３の面積：サブ画素電極４４の面積：サブ画素電極４５の面積＝１：２：４：８：１６に設定されている。

画素２０Ｒは、例えば、上位３ビットのサブ画素電極４３，４４，４５が、図の下から順にレイアウトされている。ここで、上位２ビットのサブ画素電極４４，４５は、画素の一辺側における互いに隣接する部分に矩形状の切り欠き部を持っている。そして、サブ画素電極４４，４５の各切り欠き部の領域に下位２ビットのサブ画素電極４１，４２が配置されている。一画素飛ばした画素２０Ｂについても、画素２０Ｒと同じレイアウトとなっている。これに対し、画素２０Ｒ，２０Ｂ間に位置する画素２０Ｇは、画素２０Ｒのサブ画素電極４１〜４５のレイアウトを、１８０度回転させたレイアウトとなっている。

そして、これら３画素２０Ｒ，２０Ｇ，２０Ｂを１ピクセルとして水平方向および垂直方向に展開されることになる。これにより、行列状の画素配列において、サブ画素電極４１〜４５のレイアウトが、水平方向において１単位画素（画素２０Ｒ，２０Ｇ，２０Ｂ個々）ごとに１８０度回転することになる。

このように、面積階調法により階調を表現するアクティブマトリクス型液晶表示装置において、複数のサブ画素電極４１〜４５のレイアウトを水平方向において１単位画素ごとに１８０度回転反転させ、複数のサブ画素電極４１〜４５を水平方向において隣接する単位画素間で異なるようにレイアウトすることにより、隣接する単位画素間で複数のサブ画素電極４１〜４５が不規則なレイアウトになるため、表示データによって垂直方向、水平方向あるいは斜め方向の偽輪郭や縞模様の影響および出現確率を低減できる。すなわち、単位画素の画素電極をより多くのサブ画素電極に分割したり、サブ画素電極の複雑なレイアウトしたりする構成を採らなくて済むため、単位画素の開口面積率の低下を抑えつつ、所期の目的を達成することができる。

なお、本実施例２では、サブ画素電極４１〜４５のレイアウトを、水平方向において１単位画素ごとに１８０度回転させるとしたが、垂直方向において１単位画素ごとに１８０度回転させるようにしても良いし、また水平・垂直の両方向において１単位画素ごとに１８０度回転させるようにしても良い。また、単位画素の画素電極をサブ画素電極に分割する数は５に限られるものではなく、当該分割数は任意に設定である。

また、サブ画素電極４１〜４５のレイアウトを、水平方向において１単位画素ごとに１８０度回転させる構成に加えて、図７に示すように、垂直方向において１単位画素ごとに上下反転させる構成を採ることも可能である。なお、垂直方向において１単位画素ごとに１８０度回転させる構成を採る場合には、水平方向において１単位画素ごとに上下反転させるように構成すれば良い。

さらに、本実施例２では、サブ画素電極４１〜４５のレイアウトを、水平方向および垂直方向の少なくとも一方において１単位画素ごとに１８０度回転させる構成としたが、回転角度は１８０度に限られるものではなく、９０度や２７０度など、任意の回転角度に設定することが可能である。

（実施例３）
図８は、実施例３に係るサブ画素電極のレイアウトを示す平面パターン図である。本実施例３に係るサブ画素電極の形状は、実施例２に係るサブ画素電極の形状と同じである。ここでも、上下２ピクセル、６画素分のサブ画素電極のレイアウトを図示している。これら２ピクセルが水平方向および垂直方向に展開されて画素アレイ部１１を形成することになる。

実施例２では、サブ画素電極４１〜４５のレイアウトを、水平方向および垂直方向の少なくとも一方において１単位画素ごとに任意の角度だけ回転させる構成を採っているのに対して、本実施例３では、実施例１の場合と同様に、サブ画素電極４１〜４５のレイアウトを、水平方向において１単位画素ごとに上下反転させる構成を採っている。

このように、面積階調法により階調を表現するアクティブマトリクス型液晶表示装置において、複数のサブ画素電極４１〜４５のレイアウトを水平方向において１単位画素ごとに上下反転させ、複数のサブ画素電極４１〜４５を水平方向において隣接する単位画素間で異なるようにレイアウトすることにより、隣接する単位画素間で複数のサブ画素電極４１〜４５が不規則なレイアウトになるため、表示データによって垂直方向、水平方向あるいは斜め方向の偽輪郭や縞模様の影響および出現確率を低減できる。すなわち、単位画素の画素電極をより多くのサブ画素電極に分割したり、サブ画素電極の複雑なレイアウトしたりする構成を採らなくて済むため、単位画素の開口面積率の低下を抑えつつ、所期の目的を達成することができる。

本実施例３では、サブ画素電極４１〜４５のレイアウトを、水平方向において１単位画素ごとに上下反転させるとしたが、図９に示すように、水平・垂直の両方向において１単位画素ごとに上下反転させるようにしても良いし、また垂直方向においてのみ１単位画素ごとに上下反転させるようにしても良い。

なお、上記実施形態では、ＳＲＡＭ機能付き画素が行列状に２次元配置されてなるアクティブマトリクス型液晶表示装置に適用した場合を例に挙げて説明したが、その他のメモリ機能（例えば、ＤＲＡＭ）機能付き画素が行列状に２次元配置されてなるアクティブマトリクス型液晶表示装置、さらには画素の電気光学素子として液晶セルを用いた液晶表示装置に限らず、画素の電気光学素子として有機ＥＬ(electro luminescence) 素子を用いた有機ＥＬ表示装置など、面積階調法により階調を表現する表示装置全般に対して適用可能である。

本発明が適用されるアクティブマトリクス型液晶表示装置の構成の概略を示すシステムブロック図である。 画素ごとに設けられる画素回路の構成の一例を示すブロック図である。 画素回路の動作説明に供するタイミングチャートである。 画素回路の具体的な回路例を示す回路図である。 実施例１に係るサブ画素電極のレイアウトを示す平面パターン図である。 実施例２に係るサブ画素電極のレイアウトを示す平面パターン図である。 実施例２の変形例に係るサブ画素電極のレイアウトを示す平面パターン図である。 実施例３に係るサブ画素電極のレイアウトを示す平面パターン図である。 実施例３の変形例に係るサブ画素電極のレイアウトを示す平面パターン図である。 従来例１に係る複数のサブ画素電極の形状およびレイアウトを示す平面パターン図である。 従来例２に係る複数のサブ画素電極の形状およびレイアウトを示す平面パターン図である。 従来例３に係る複数のサブ画素電極の形状およびレイアウトを示す平面パターン図である。 従来例４に係る複数のサブ画素電極の形状およびレイアウトを示す平面パターン図である。

符号の説明

１１…画素アレイ部、１２…インターフェース（Ｉ／Ｆ）、１３…タイミングジェネレータ（ＴＧ）、１４…垂直駆動回路、１５…水平駆動回路、１６（１６−１〜１６−ｍ）…走査線、１７（１７−１〜１７−ｎ）…信号線、１８…表示パネル、２０，２０Ｒ，２０Ｇ，２０Ｂ…単位画素、２０−１〜２０−５…画素回路、２４…ラッチ部、２５…液晶セル、３１〜３５，４１〜４５…サブ画素電極

Claims (6)

1. 画素電極が面積重み付けされた複数のサブ画素電極に分割されてなる単位画素が行列状に２次元配置されてなる表示装置であって、
   前記単位画素における前記複数のサブ画素電極のレイアウトが、水平方向および垂直方向の少なくとも一方において隣接する単位画素間で異なる
   ことを特徴とする表示装置。
2. 前記複数のサブ画素電極の形状が前記単位画素の各々で同じであり、
   前記複数のサブ画素電極のレイアウトが水平方向および垂直方向の少なくとも一方において１単位画素ごとに上下もしくは左右で反転している
   ことを特徴とする請求項１記載の表示装置。
3. 前記複数のサブ画素電極の形状が前記単位画素の各々で同じであり、
   前記複数のサブ画素電極のレイアウトが水平方向および垂直方向の少なくとも一方において１単位画素ごとに９０度もしくは１８０度回転している
   ことを特徴とする請求項１記載の表示装置。
4. 画素電極が面積重み付けされた複数のサブ画素電極に分割されてなる単位画素が行列状に２次元配置されてなる表示装置におけるレイアウト方法であって、
   前記単位画素における前記複数のサブ画素電極を、水平方向および垂直方向の少なくとも一方において隣接する単位画素間で異なるようにレイアウトする
   ことを特徴とする表示装置におけるレイアウト方法。
5. 前記複数のサブ画素電極の形状が前記単位画素の各々で同じであり、
   前記複数のサブ画素電極を水平方向および垂直方向の少なくとも一方において１単位画素ごとに上下もしくは左右で反転させてレイアウトする
   ことを特徴とする請求項４記載の表示装置におけるレイアウト方法。
6. 前記複数のサブ画素電極の形状が前記単位画素の各々で同じであり、
   前記複数のサブ画素電極を水平方向および垂直方向の少なくとも一方において１単位画素ごとに９０度もしくは１８０度回転させてレイアウトする
   ことを特徴とする請求項４記載の表示装置におけるレイアウト方法。
   

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