JP4457646B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関し、例えば１つの画素を複数のサブ画素により構成し、これら複数のサブ画素の駆動により階調を表現する方式の液晶表示装置に適用することができる。本発明は、各サブ画素の回路を配置する領域において、メモリ回路とスイッチ回路とをそれぞれ両端側に配置してこの領域の中央に電極接続用の領域を形成し、この電極接続用の領域でこれらの回路と電極とを接続することにより、多ビットメモリ方式による表示装置において、サブ画素を構成する画素回路、電極のレイアウトを簡略化し、容易に多ビット化して高階調化、高解像度化することができるようにする。

従来、液晶表示装置においては、マトリックス状に画素を配置してなる表示部を駆動回路により駆動して所望の画像を表示するようになされており、この駆動回路による駆動方式にいわゆる電圧階調法、フレームレート制御階調法が適用されるようになされている。

このような駆動方式に対して、液晶表示装置においては、例えば特開平６−１３８８４４号公報に開示されているように、ほぼ２倍により面積が順次増大する複数のサブ画素により１つの画素を形成し、これら複数のサブ画素の表示、非表示を制御することにより、表示に供する領域の面積を可変して各画素の階調を可変するいわゆる面積階調方式も提案されるようになされている。しかしてこの方法の場合、各サブ画素の駆動においては、単なる２値による表示、非表示の制御であることにより、表示に供する入力データの各ビットの論理値により対応するサブ画素を駆動して、駆動回路の構成を簡略化することができると考えられる。また例えば特開平９−２４３９９５号公報等に提案されているように、各サブ画素にメモリを設け、このメモリの記録により各サブ画素を駆動することにより、駆動回路の消費電力を格段的に低減することができると考えられる。以下、このような面積階調方式であって、各画素にメモリを設けた方式を多ビットメモリ方式と呼ぶ。

すなわち図７は、この多ビットメモリ方式による液晶表示装置について、本願出願人が検討した構成を示すブロック図である。この液晶表示装置１においては、電圧階調法による液晶表示装置を利用した構成であり、この電圧階調法による液晶表示装置の表示部を多ビットメモリ方式による画素により構成し、この画素の構成に対応するように水平駆動回路の構成を変更したものである。

すなわちこの液晶表示装置１において、表示部２は、いわゆる反射型液晶表示パネルであり、赤色、緑色、青色のカラーフィルタを設けてなる画素をマトリックス状に配置して形成される。ここで図８にこの表示部２の１つの画素２Ａの構成を示すように、各画素２Ａは、表示に供する部位である電極３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅの面積が１：２：４：８：１６に設定されてなる複数のサブ画素２ＡＡ〜２ＡＥにより形成される。ここで各サブ画素２ＡＡ〜２ＡＥは、このような電極３Ａ〜３Ｅの面積が一定の比例関係に設定される点を除いて同一に形成され、図９に示す画素回路４Ａ〜４Ｅによりそれぞれ電極３Ａ〜３Ｅによる液晶セル５Ａ〜５Ｅを駆動する。

すなわち画素回路４Ａ〜４Ｅは、図９の接続図によるブロック図を図１０に示すように、ゲート及びドレインがそれぞれ共通に接続されたＮチャンネルＭＯＳ（以下、ＮＭＯＳと呼ぶ）トランジスタＱ１及びＰチャンネルＭＯＳ（以下、ＰＭＯＳと呼ぶ）トランジスタＱ２からなるＣＭＯＳインバーター６と、同様に、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ４からなるＣＭＯＳインバーター７とが正側電源ラインＶＥＥと負側電源ラインＶＳＳとの間に並列に設けられ、これらＣＭＯＳインバーター６、７がループ状に接続されてＳＲＡＭ（Static Random Access Memory ）構成によるメモリが形成される。

画素回路４Ａ〜４Ｅは、ＮＭＯＳトランジスタＱ５によりこれらＣＭＯＳインバーター６、７に信号線ＳＩＧを接続して信号線ＳＩＧの信号レベルをメモリに供給するスイッチ回路８が形成され、これにより図１１に示すように、ゲート信号ＧＡＴＥ（図１１（Ｂ））によるＮＭＯＳトランジスタＱ５の制御により、信号線ＳＩＧ（図１１（Ａ））によるデータをメモリにセットするようになされている（図１１（Ｃ））。なおここでＶ１は、このスイッチ回路８による入力側であるインバーター６の入力側の電位である。

画素回路４Ａ〜４Ｅは、このようにしてメモリに保持してなるデータに応じて、液晶セル５Ａ（５Ｂ〜５Ｅ）の共通電極に印加される共通電圧ＶＣＯＭ（図１１（Ｇ））に対して、同相の駆動信号ＦＲＰ（図１１（Ｄ））又は逆相の駆動信号ＸＦＲＰ（図１１（Ｅ））を選択して液晶セル５Ａ（５Ｂ〜５Ｅ）に印加し、これにより液晶セル５Ａ（５Ｂ〜５Ｅ）を駆動する。すなわち画素回路４Ａ〜４Ｅは、ＮＭＯＳトランジスタＱ６及びＰＭＯＳトランジスタＱ７からなるスイッチ回路９をインバーター７の出力によりオンオフ制御し、このスイッチ回路９を介して共通電位ＶＣＯＭと逆相の駆動信号ＸＦＲＰを液晶セル５Ａ（５Ｂ〜５Ｅ）に印加する。また同様のＮＭＯＳトランジスタＱ８及びＰＭＯＳトランジスタＱ９からなるスイッチ回路１０をインバーター６の出力によりオンオフ制御し、このスイッチ回路１０を介して共通電位ＶＣＯＭと同相の駆動信号ＦＲＰを液晶セル５Ａ（５Ｂ〜５Ｅ）に印加する。

これにより図１１に示すように、信号線ＳＩＧの電位を切り換えた場合、続くゲート信号ＧＡＴＥの立ち上がりの時点ｔ１より液晶セル５Ａ（５Ｂ〜５Ｅ）に印加される電圧Ｖ５（図１１（Ｆ））が共通電位ＶＣＯＭに対して同相から逆相に切り換わり、液晶セル５Ａ（５Ｂ〜５Ｅ）の表示、非表示を切り換えることができるようになされている。なおこの図１１に示す例は、いわゆるノーマリーブラックによる場合である。

このようにして構成されてなる表示部２に対して、ＤＣ−ＤＣコンバータ１２は、タイミングジェネレータ１４から出力される基準信号ＤＤＣＶにより動作し、外部から入力される電源ＶＤＤから動作用の電源ＶＤＤ２等を生成して出力する。

インターフェース（ＩＦ）１３は、この液晶表示装置１に同時並列的に入力される赤色、緑色、青色の各画素の階調を指示する階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕に対して、この階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕に同期したマスタークロックＭＣＫ（ＭＣＫ５）、水平同期信号ＨＳＹＮＣ（ＨＤ）、垂直同期信号ＶＳＹＮＣ（ＶＤ）等を入力してタイミングジェネレータ１４に出力し、タイミングジェネレータ１４は、このインターフェース１３からの入力信号を基準にして各部の動作に必要な各種基準信号を生成して出力する。

垂直駆動回路１６は、タイミングジェネレータ１４で生成された基準信号により表示部２の画素２Ａをライン単位で選択するゲート信号を生成してゲート線ＧＡＴＥに出力する。なおここで図７において、ゲート線ＧＡＴＥに付した符号ＧＰ１、ＧＰ２、ＧＰ３は、それぞれ水平方向に並ぶ画素２Ａのグループを示す符号である。

これに対して水平駆動回路２０は、順次入力される階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の対応するビットをサンプリングして対応する信号線ＳＩＧに出力することにより、垂直駆動回路１６により選択された画素２Ａを信号線ＳＩＧにより駆動するようになされている。

これらによりこの液晶表示装置１においては、水平駆動回路２０において、各サブ画素２ＡＡ〜２ＡＥに対応する階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の各ビットをサンプリングして出力するだけでよいことにより、その分、電圧階調法による液晶表示装置等に比して駆動回路の構成を簡略化することができる。また垂直駆動回路、水平駆動回路の動作を停止して単に駆動信号ＦＲＰ、ＸＦＲＰを供給し続けるだけで静止画像を表示し得、これにより電圧階調法による液晶表示装置等に比して消費電力も低減することができる。

しかしながらこのように単に多ビットメモリ方式による画素２Ａによる表示部２を形成した場合、各画素回路４Ａ〜４Ｅ、電極３Ａ〜３Ｅのレイアウトが煩雑になり、これにより多ビット化による高階調化、高解像度化が困難な問題がある。

すなわちこれらの各画素回路４Ａ〜４Ｅにおいては、同一に構成されることにより、各画素回路４Ａ〜４Ｅを同一のレイアウトにより作成することが望まれ、このようにすれば各種の動作確認、さらにはビット数の変更等に係る設計変更にも簡易に対応することができる。しかしながら各サブ画素２Ａ〜２Ｅにおいては、駆動対象である電極３Ａ〜３Ｅの大きさが大きく異なり、ビット数の増大により大きさの変化が一段と激しくなる。具体的に、単に各画素回路４Ａ〜４Ｅを同一のレイアウトにより作成した場合、各画素回路４Ａ〜４Ｅと対応する電極３Ａ〜３Ｅとの接続が、隣接する画素２ＡＡ〜２ＡＥ間で交差するようになり、これらの接続が煩雑になる。
特開平６−１３８８４４号公報 特開平９−２４３９９５号公報

本発明は以上の点を考慮してなされたもので、多ビットメモリ方式による表示装置において、サブ画素を構成する画素回路、電極のレイアウトを簡略化し、容易に多ビット化して高階調化、高解像度化することができる表示装置を提案しようとするものである。

かかる課題を解決するため請求項１の発明においては、マトリックス状に画素を配置してなる表示部と、ゲート線により画素を順次選択する垂直駆動回路と、画素の階調を指示する階調データに応じて垂直駆動回路により選択された画素の駆動信号を出力する水平駆動回路とを有する表示装置に適用して、１つの画素に割り当ててなる領域を信号線に沿った方向に等分割して画素回路をそれぞれ設ける画素回路の領域が形成され、各画素回路の領域は、メモリ回路、駆動信号のスイッチ回路、信号線のスイッチ回路が同一に配置され、メモリ回路、駆動信号のスイッチ回路がそれぞれ両端側に設けられて、メモリ回路と駆動信号のスイッチ回路との間に、表示に供する部位の電極への接続用の領域が形成され、接続用の領域で、表示に供する部位の電極に駆動信号を出力する配線が接続されてなるようにする。

請求項１の構成により、１つの画素に割り当ててなる領域を信号線に沿った方向に等分割して画素回路をそれぞれ設ける画素回路の領域が形成され、各画素回路の領域は、メモリ回路、駆動信号のスイッチ回路、信号線のスイッチ回路が同一に配置され、メモリ回路、駆動信号のスイッチ回路がそれぞれ両端側に設けられて、メモリ回路と駆動信号のスイッチ回路との間に、表示に供する部位の電極への接続用の領域が形成され、接続用の領域で、表示に供する部位の電極に駆動信号を出力する配線が接続されてなるようにすれば、各画素回路を同一にレイアウトし、表示に供する部位の電極の隅部を避けて駆動信号の配線と接続して、かつこの電極との間の接続については、高い自由度を確保することができる。これにより電極の隅部で接続することによる各種の不具合を有効に回避して、これら画素回路の領域に比して電極の大きさが大きく異なる場合であっても、簡易に、画素回路と対応する電極とを接続し得、またビット数の変更等にも容易に対応することができる。これらにより多ビットメモリ方式による表示装置において、サブ画素を構成する画素回路、電極のレイアウトを簡略化し、容易に多ビット化して高階調化、高解像度化することができる。

本発明によれば、多ビットメモリ方式による表示装置において、サブ画素を構成する画素回路、電極のレイアウトを簡略化し、容易に多ビット化して高階調化、高解像度化することができる。

以下、適宜図面を参照しながら本発明の実施例を詳述する。

（１）実施例の構成
（１−１）全体構成
図２は、この実施例に係る液晶表示装置を示すブロック図である。この液晶表示装置３１においては、表示部３２、垂直駆動回路３３、水平駆動回路３４、タイミングジェネレータ（ＴＧ）３５、インターフェース（ＩＦ）３６、ＤＣ−ＤＣコンバータ（ＤＤＣ）３７を一体にガラス基板上に形成して作成され、表示部３２にカラー画像を表示する。このためこの液晶表示装置３１では、表示に供する各画素の階調を指示する各５ビットによる赤色、緑色、青色の階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕がラスタ走査順に同時並列的に入力されるようになされている。

この液晶表示装置３１において、表示部３２は、垂直方向に同一の色彩によるカラーフィルタが延長し、かつ水平方向に順次循環してなるいわゆる縦ストライプ方式の反射型液晶表示パネルにより形成され、この縦ストライプに係るカラーフィルタが画像データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕に対応する３色により形成されるようになされている。

また表示部３２は、このようなカラーフィルタが設けられている画素がそれぞれ水平方向及び垂直方向にＮ×Ｍ画素によりマトリックス状に配置されて形成され、各画素が多ビットメモリ方式による画素により形成されるようになされている。

すなわち各画素３２Ａにおいては、図８との対比により図３に示すように、表示に供する部位である電極４３Ａ、４３Ｂ、４３Ｃ、４３Ｄ、４３Ｅの面積がほぼ２倍により変化するサブ画素３２ＡＡ〜３２ＡＥにより形成され、これら各サブ画素３２ＡＡ〜３２ＡＥに、それぞれ同一に構成された画素回路４４Ａ〜４４Ｅが設けられるようになされている。

ここで画素回路４４Ａ〜４４Ｅは、図９及び図１０について上述した画素回路４Ａ〜４Ｅに比して、信号線ＳＩＧが共通化されている点を除いて同一に形成され、その分、この表示部３２においては、信号線の数を少なくした分、容易に多ビット化して高階調化、高解像度化できるようになされている。

しかしてこれにより各画素３２Ａにおいては、ＭＯＳトランジスタにより、信号線ＳＩＧの信号レベルを取得して保持するインバーター６、７によるメモリと、ゲート信号ＧＡＴＥ１〜５に応動してこのメモリに信号線ＳＩＧの信号レベルを供給するスイッチ回路８と、表示に供する部位の一方の電極に印加される共通電圧ＶＣＯＭに対する同相又は逆相の駆動信号ＦＲＰ、ＸＦＲＰを、メモリの保持結果に応じて選択し、表示に供する部位の他方の電極４３Ａ〜４３Ｅに印加するスイッチ回路９、１０とがそれぞれ各サブ画素３２ＡＡ〜３２ＡＥに設けられるようになされている。

このようにして信号線ＳＩＧを各サブ画素３２ＡＡ〜３２ＡＥで共通化した分、この液晶表示装置３１においては、各サブ画素３２ＡＡ〜３２ＡＥに対する信号線ＳＩＧを時分割により駆動する。

すなわち水平駆動回路３４は、順次入力される階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕を順次循環的に取得することにより、これら階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕をライン単位でまとめた後、これらのサブ画素３２ＡＡ〜３２ＡＥの配列に対応する順序により順次これら階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の各ビットを選択出力し、これによりサブ画素３２ＡＡ〜３２ＡＥに共通の信号線ＳＩＧに時分割により対応する階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の各ビットに割り当てるようになされている。これによりこの実施例では、垂直方向に延長する各画素を時分割により駆動し、さらに各画素におけるサブ画素においても、時分割により駆動するようになされている。

このような水平駆動回路３４による各階調データのシリアル転送に対応して、垂直駆動回路３３は、ゲート線により画素３２Ａを順次選択する。またこの各画素３２Ａの選択において、各サブ画素３２ＡＡ〜３２ＡＥに接続されたゲート線により各サブ画素３２ＡＡ〜３２ＡＥを順次選択する。

ＤＣ−ＤＣコンバータ３７は、タイミングジェネレータ３５から出力される基準信号ＤＤＣＶにより動作し、外部から入力される電源ＶＤＤから動作用の電源ＶＤＤ２等を生成して出力する。

インターフェース（ＩＦ）３６は、この液晶表示装置３１に同時並列的に入力される赤色、緑色、青色の各画素の階調を指示する階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕に対して、この階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕に同期したマスタークロックＭＣＫ（ＭＣＫ５）、水平同期信号ＨＳＹＮＣ（ＨＤ）、垂直同期信号ＶＳＹＮＣ（ＶＤ）等を入力してタイミングジェネレータ３５に出力し、タイミングジェネレータ３５は、このインターフェース３６からの入力信号を基準にして各部の動作に必要な各種基準信号を生成して出力する。

（１−２）画素のレイアウト
図４は、この液晶表示装置３１の１つの画素３２Ａの構成を示す平面図である。この液晶表示装置３１の表示部３２においては、この画素３２Ａをマトリックス状に配置して形成される。ここで表示部３２は、赤色、緑色、青色の画素３２Ａによる組み合わせに係る水平方向の連続する３つの画素に対してほぼ正方形形状の領域が割り当てられるようになされ、これにより１つの画素には、縦横比がほぼ３：１に設定された縦長による長方形形状の領域が割り当てられるようになされている。

各画素３２Ａは、この縦長の方向に延長するように信号線が形成され、この信号線の延長する方向に、この長方形形状の領域がビット数により等分割され、各画素回路４４Ａ〜４４Ｅを形成する領域（以下、画素回路の領域と呼ぶ）が形成されるようになされている。

各画素３２Ａは、このようにして形成されて縦方向に延長する画素回路の領域に対して、最下位側が中央側となるようにして、中央側の隣接する２つの領域に、それぞれ下位側２ビットの画素回路が割り当てられるようになされている。またこの下位側２ビットの画素回路が割り当てられてなる領域の外側の領域については、残るビット数に応じて、上位側２ビットの画素回路が割り当てられる。またこれらの外側の領域には、上位側２ビットの割り当てに応じて、残るビットの画素回路が割り当てられる。

すなわちこの図４に示す例では、階調データが５ビットであることにより、中央の領域に、最下位ビットの画素回路４４Ａが割り当てられ、この画素回路４４Ａが割り当てられてなる領域に隣接する領域（この例では、上側領域である）に、続く上位側ビットの画素回路４４Ｂが割り当てられる。また最下位側の画素回路４４Ｂが割り当てられてなる領域の上側領域に、最上位のビットに対応する画素回路４４Ｅが割り当てられ、これとは逆に、画素回路４４Ａが割り当てられた領域の下側の領域に、上位側２ビット目の画素回路４４Ｄが割り当てられる。またこの画素回路４４Ｄが割り当てられてなる下側の領域に、残る上位側ビットの画素回路４４Ｃが割り当てられる。

これによりこの実施例では、各画素３２Ａに係る表示領域の長手方向の重心に対して、各サブ画素３２ＡＡ〜３２ＡＥに係る表示領域の重心を極力近づけて配置するようになされている。またさらに面積の小さな電極と面積の小さな電極とを組み合わせて、面積の小さな電極を正方形形状により形成すると共に、この面積の小さな電極に対応するように面積の大きな電極を矩形形状により変形させて作成し、これにより面積の大きく異なる電極を効率良く配置して高い精度により階調を確保するようになされている。

しかしてこのようなサブ画素３２ＡＡ〜３２ＡＥに係る画素回路４４Ａ〜４４Ｅの割り当てに対して、各画素回路４４Ａ〜４４Ｅにより駆動される各サブ画素３２ＡＡ〜３２ＡＥにおいては、全体として対応する電極４３Ａ〜４３Ｅがラスタ走査開始側にほぼ１／４側ピッチだけ偏って形成され、これにより後述する接続領域ＡＲにおいて、高い自由度により画素回路４４Ａ〜４４Ｅを対応する電極４３Ａ〜４３Ｅに接続できるようになされている。

具体的に、これらの電極４３Ａ〜４３Ｅは、画素回路４４Ａ〜４４Ｅに対応するように順次設けられる。またこれら電極４３Ａ〜４３Ｅによる画素３２Ａに割り当てられている領域（画素回路４４Ａ〜４４Ｅを割り当ててなる縦長の領域と等しい形状の領域である）を各電極４３Ａ〜４３Ｅの面積比１６：８：４：２：１により分割して計算される各電極４３Ａ〜４３Ｅの面積について、各電極４３Ａ〜４３Ｅを正方形形状により形成して一辺の長さが所定値より短い場合、この電極については、正方形形状が形成されて、電極４３Ａ〜４３Ｅを偏らせてなる側とは逆側の辺に沿って、すなわち後述する接続領域ＡＲ側に形成される。

またこれとは逆に正方形形状に設定してなる電極の長さがこの所定値より長い場合、原則として、画素３２Ａに割り当てられている領域の短辺側を１つの辺にしてなる長方形形状の領域がこのサブ画素に割り当てられる。またこのとき内側に隣接して矩形形状による電極が割り当てられている場合、この矩形形状に電極を割り当てて残る部位に延長するように、すなわち内側に部分的に突出したＬ字の形状により電極が形成される。

これによりこの図４の例では、最下位側２ビットが割り当てられてなる電極４３Ａ、４３Ｂの電極については、正方形形状により形成されて、水平走査方向の終了端側に形成されるようになされている。またこの外側の最上位側２ビットの電極４３Ｅ、４３Ｄにあっては、それぞれ電極４３Ｂ、４３Ａ側に部分的に突出してなるＬ字形状により形成されるようになされている。また残る電極４３Ｃにあっては、この画素３２Ａに割り当てられている領域の短辺側を１つの辺にしてなる長方形形状により形成される。

これらによりこの実施例では、表示に供する領域の面積が小さなサブ画素についても、エッチング処理等によるばらつきを防止し、所望の精度を確保して各サブ画素を作成できるようになされている。

またこのようにして各サブ画素３２ＡＡ〜３２ＡＥに係る表示に供する領域の形状を設定して、この表示部３２においては、各表示に供する領域を所定の大きさにより角取りし、これによってもエッチング処理等によるばらつきを防止し、所望の精度を確保してサブ画素を作成できるようになされている。

なお実際上、表示部３２においては、このようにして各電極４３Ａ〜４３Ｅを設定して、角取りし、さらには電極４３Ａ〜４３Ｅ間で絶縁に必要な空隙を設定し、これらにより変化する各電極３２ＡＡ〜３２ＡＥの面積が最終的に上述した１６：８：４：２：１になるように、各電極３２ＡＡ〜３２ＡＥの形状を微調整するようになされている。

このようにして画素３２Ａの領域に割り当てられる各画素回路４４Ａ〜４４Ｅにおいては、図９について上述したトランジスタＱ１〜Ｑ９により構成され、図１に示すようにレイアウトされる。すなわち画素回路４４Ａ〜４４Ｅは、各ＭＯＳトランジスタＱ１〜Ｑ９のゲート電極（図１において符号Ｇにより示す）を作成する際に、このゲート電極材料により併せて各領域の上端に沿ってゲート線ＧＡＴＥが設けられる。またこのゲート線ＧＡＴＥを作成する際に、ゲート電極材料により併せてトランジスタＱ１〜Ｑ４によるインバーター６、７をトランジスタＱ６〜Ｑ９によるスイッチ回路９、１０に接続する配線パターンＬ１及びＬ２が、ゲート線ＧＡＴＥを作成して残る領域をほぼ３等分するようにゲート線ＧＡＴＥと平行に形成される。

画素回路４４Ａ〜４４Ｅは、これらの配線パターンＬ１及びＬ２による左端側に、トランジスタＱ１〜Ｑ４が形成されてインバーター６、７が形成され、また右端側にトランジスタＱ６〜Ｑ９が形成されてスイッチ回路９、１０が形成される。すなわち画素回路４４Ａ〜４４Ｅは、信号線ＳＩＧにゲートを接続するトランジスタＱ１、Ｑ２のうち、正側電源ＶＤＤにソースを接続するトランジスタＱ２が下側の配線パターンＬ２の左端側に形成され、残るトランジスタＱ１がその内側に形成される。また残るインバーター７のトランジスタＱ３、Ｑ４のうち、正側電源ＶＤＤにソースを接続するトランジスタＱ４が中央の配線パターンＬ１の左端側に形成され、残るトランジスタＱ３がその内側に形成される。画素回路４４Ａ〜４４Ｅは、トランジスタＱ２、Ｑ４を正側電源ＶＤＤに接続する配線パターンＬ３、トランジスタＱ１、Ｑ３を負側電源ＶＳＳに接続する配線パターンＬ４、トランジスタＱ３、Ｑ４をスイッチ回路８によるトランジスタＱ５に接続する配線パターンＬ５、トランジスタＱ１、Ｑ２のソースをトランジスタＱ３、Ｑ４のゲートに接続する配線パターンＬ６が、トランジスタＱ１〜Ｑ４に続いて作成され、これによりインバーターを作成するようになされている。

また画素回路４４Ａ〜４４Ｅは、ゲート線ＧＡＴＥが局所的に下方に延長して信号線ＳＩＧをインバーター６、７に接続するスイッチ回路８のトランジスタＱ５が形成され、このトランジスタＱ５に、信号線ＳＩＧへの接続用の配線パターンＬ７が形成されるようになされている。

また配線パターンＬ１及びＬ２の右端側に、それぞれ共通電圧ＶＣＯＭと同相の駆動信号ＦＲＰに係るスイッチ回路１０のトランジスタＱ８、Ｑ９が形成され、これらトランジスタＱ８、Ｑ９にこの駆動信号ＦＲＰを入力する電極Ｌ９、Ｌ１１が形成される。またこれらトランジスタＱ８、Ｑ９の内側に、共通電圧ＶＣＯＭと逆相の駆動信号ＸＦＲＰに係るスイッチ回路９のトランジスタＱ６、Ｑ７が形成され、これらトランジスタＱ８、Ｑ９にこの駆動信号ＸＦＲＰを入力する電極Ｌ１０、Ｌ８が形成される。またこれらトランジスタＱ６〜Ｑ９を液晶セルの電極４３Ａ〜４３Ｅに接続する電極ＬＸが形成される。

これらによりこの画素回路４４Ａ〜４４Ｅにおいては、サブ画素３２ＡＡ〜３２ＡＥの画素回路４４Ａ〜４４Ｅを配置するこの横長の領域において、信号線ＳＩＧによる論理値を記録するメモリ回路（６、７）と、このメモリ回路の内容により液晶セルへの駆動信号を切り換えるスイッチ回路９、１０とを、この領域の左右両端に配置して、この領域の中央にスイッチ回路９、１０を電極４３Ａ〜４３Ｅに接続するための領域ＡＲを形成し、この接続用の領域ＡＲでスイッチ回路９、１０を電極４３Ａ〜４３Ｅに接続するようになされている。これによりこの実施例では、サブ画素３２Ａ〜３２Ｅを構成する画素回路４４Ａ〜４４Ｅ、電極４３Ａ〜４３Ｅのレイアウトを簡略化し、容易に多ビット化して高階調化、高解像度化することができるようになされている。

なおこの図１及び図５等において、内側に黒点を設けた丸印は、上層側に形成される配線パターンとの接続箇所を示す印であり、内側に×を設けた丸印は、下層側の配線パターンとの接続箇所を示す印である。

すなわち図５に示すように、このような画素回路４４Ａ〜４４Ｅにおいては、上層側に、図５に示すような配線パターンが形成される。ここでこれら配線パターンは、水平駆動回路３４から延長する信号線ＳＩＧが上下方向に延長するように形成され、またこの信号線ＳＩＧと平行に、正側電源ＶＤＤ及び負側電源ＶＳＳの配線パターン、駆動信号ＦＲＰ、ＸＦＲＰの配線パターンが設けられる。

これらの配線パターンのうち、駆動信号ＦＲＰ、ＸＦＲＰの配線パターン、正側電源ＶＤＤ及び負側電源ＶＳＳの配線パターンにあっては、それぞれ下層の対応する配線パターの部位に形成されるのに対し、信号線ＳＩＧにおいては、電極接続用の領域ＡＲを避けるように形成され、画素回路４４Ａ〜４４Ｅは、これらの配線パターンのレイヤーにおいて、この接続用の領域ＡＲに、図６に示すように、下層の電極接続用の配線パターンＬＸを、続く上層の電極４３Ａ〜４３Ｅに接続する配線パターンＬＸ１が形成されるようになされている。

すなわちこのようにして画素回路４４Ａ〜４４Ｅでトランジスタ等を同一にレイアウトして、最も上位側ビットである画素回路４４Ｅにおいては、トランジスタＱ６〜Ｑ９によるスイッチ回路を液晶セルの電極４３Ａ〜４３Ｅに接続する電極ＬＸが、接続用の領域ＡＲに延長し、この接続用領域ＡＲにおいて、信号線ＳＩＧ等の配線パターンに係るレイヤーに設けられた接続用の配線パターンＬＸ１を介して、対応する電極４３Ｅに接続される。これに対して続く画素回路４４Ｂの電極ＬＸにおいては、接続用の領域ＡＲに延長し、この接続用の領域ＡＲにおいて、ほぼ直角に折れ曲がって対応する電極４３Ｂが設けられている隣接する画素回路４４Ｅの領域ＡＲまで延長し、この隣接する画素回路４４Ｅの領域ＡＲに設けられた接続用の配線パターンＬＸ１を介して、対応する電極４３Ｂに接続される。

また続く画素回路４４Ａの電極ＬＸにおいては、同様に、接続用の領域ＡＲに延長し、この接続用領域ＡＲにおいて、ほぼ直角に折れ曲がって対応する電極４３Ａが設けられている領域ＡＲ内の部位まで延長し、この部位に設けられた接続用の配線パターンＬＸ１を介して、対応する電極４３Ａに接続される。また続く画素回路４４Ｄ及び４４Ｂの電極ＬＸにおいては、接続用の領域ＡＲに延長し、この接続用領域ＡＲに設けられた接続用の配線パターンＬＸ１を介して、対応する電極４３Ｄ及び４３Ｂに接続される。

これらによりこの液晶表示装置３１では、このようにして作成してなる接続用の領域ＡＲを有効に利用して、大きく面積の異なる電極４３Ａ〜４３Ｅに対して、同一のレイアウトにより作成した各画素回路４４Ａ〜４４Ｅを簡易かつ確実に接続できるようになされている。

このようにして電極４３Ａ〜４３Ｅと対応する画素回路４４Ａ〜４４Ｅを接続するにつき、各画素３２Ａにおいては、電極４３Ａ〜４３Ｅに対する配線パターンＬＸ１の接続箇所が、垂直方向より見て重なり合わないように、水平方向に不規則に異なってなるように配置され、これによりこのような接続箇所が一列に並ぶことにより各種干渉縞の発生を有効に回避するようになされている。

（２）実施例の動作
以上の構成において、この液晶表示装置３１では（図２）、描画に係るコントローラ等からそれぞれ赤色、緑色、青色による各画素の階調を指示する５ビットによる階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕が順次同時並列的にラスタ走査順に入力され、この階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕が水平駆動回路３４により順次サンプリングされて表示部３２のライン単位でまとめられる。またさらにこのようにライン単位でまとめられてなる各階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕の各ビットが順次循環的に選択されてシリアル転送により各画素３２Ａに１つの信号線ＳＩＧに出力される（図３）。

またこの水平駆動回路３４によるライン単位の処理に対応するように、垂直駆動回路３３により順次循環的に表示部３２の各ラインを選択する選択信号が生成され、さらにこのラインに係る画素において、サブ画素３２ＡＡ〜３２ＡＥを順次選択する選択信号が生成され、この選択信号が各サブ画素３２ＡＡ〜３２ＡＥのゲート線ＧＡＴＥ１〜ＧＡＴＥ５に出力される。

これによりこの液晶表示装置３１では、ゲート信号により順次ライン単位で画素を選択し、さらには各画素の選択において順次サブ画素を選択し、時系列により各サブ画素を駆動して面積階調法により階調データＲ〔５−１〕、Ｇ〔５−１〕、Ｂ〔５−１〕に応じた画像が表示される。

このような面積階調法による表示において、液晶表示装置３１では、１つの画素に割り当ててなる領域が信号線に沿った方向に等分割され、これにより各サブ画素の駆動回路を設けてなる画素回路４４Ａ〜４４Ｅの領域が形成される（図４）。また各画素回路４４Ａ〜４４Ｅの領域においては（図１及び図５）、対応する電極４３Ａ〜４３Ｅへの接続を除いて、同一のレイアウトにより形成され、これにより各種の動作確認、ビット数の変更等に係る設計変更にも簡易に対応することができるように形成される。

画素回路４４Ａ〜４４Ｅは、それぞれ信号線の信号レベルを取得して保持するインバーター６、７によるメモリ回路と、この取得して保持した信号レベルに応じて表示に供する部位の電極４３Ａ〜４３Ｅに駆動信号を出力する駆動信号のスイッチ回路９、１０と、ゲート信号に応動してメモリ回路を信号線に接続する信号線のスイッチ回路８（図３）とにより形成され、画素回路４４Ａ〜４４Ｅの領域の両端側に、それぞれメモリ回路、駆動信号のスイッチ回路が設けられて、これらメモリ回路と駆動信号のスイッチ回路との間に、電極４３Ａ〜４３Ｅへの接続用の領域ＡＲが形成される（図１及び図５）。

これによりこの液晶表示装置３１においては、一定の広さを有する接続用の領域ＡＲが各画素回路４４Ａ〜４４Ｅの作成領域のほぼ中央に設けられて、この領域ＡＲを用いて画素回路４４Ａ〜４４Ｅが対応する電極４３Ａ〜４３に接続され、高い自由度により電極４３Ａ〜４３Ｅの配線パターンを作成することができる。従って多ビット化により電極の面積がさらに一段と異なるようになった場合であっても、同一に形成された画素回路のこれらの電極への接続を簡易に設計し得、その分、サブ画素を構成する画素回路、電極のレイアウトを簡略化し、容易に多ビット化して高解像度化、高階調化することができる。

またこのようにして接続用の領域ＡＲを各画素回路４４Ａ〜４４Ｅの作成領域のほぼ中央に設ける場合にあっては、電極４３Ａ〜４３Ｅへの接続箇所にあっても、各電極４３Ａ〜４３Ｅの縁部を避けることができ、これによりこのような接続箇所を電極４３Ａ〜４３Ｅの縁部に設けることにより各種の不具合を防止することができる。なおこのような不具合にあっては、この電極４３Ａ〜４３Ｅの微細な傾き等に由来すると考えられる輝度ムラ等である。

さらにこの実施例においては、このようにして作成されてなる電極４３Ａ〜４３Ｅへの接続箇所が垂直方向より見て重なり合わないように、水平方向に不規則に異なってなるように配置され、これによりこのような接続箇所が一列に並ぶことにより各種干渉縞の発生を有効に回避することができるようになされている。

（３）実施例の効果
以上の構成によれば、各サブ画素の回路を配置する領域において、メモリ回路とスイッチ回路とをそれぞれ両端側に配置してこの領域の中央に電極接続用の領域を形成し、この電極接続用の領域でこれらの回路と電極とを接続することにより、多ビットメモリ方式による表示装置において、サブ画素を構成する画素回路、電極のレイアウトを簡略化し、容易に多ビット化して高階調化、高解像度化することができる。

また具体的に、これらの画素を反射型液晶により作成して、多ビットメモリ方式による表示装置において、サブ画素を構成する画素回路、電極のレイアウトを簡略化し、容易に多ビット化して高階調化、高解像度化することができる。

また電極への接続箇所が垂直方向より見て重なり合わないように、水平方向に不規則に異なってなるように接続箇所を配置し、これにより駆動信号の配線を電極に接続する箇所が、少なくとも隣接するサブ画素で水平方向に異なる位置に設けられたことにより、各種の干渉縞による画質劣化を有効に回避することができる。

なお上述の実施例においては、同一色彩のカラーフィルタが垂直方向に延長してなるいわゆる縦方向ストライプにより表示部を形成する場合について述べたが、本発明はこれに限らず、同一色彩のカラーフィルタが水平方向に延長してなるいわゆる横方向ストライプにより表示部を形成する場合、モザイク状にカラーフィルタを配置して表示部を形成する場合、さらにはデルタ状にカラーフィルタを配置して表示部を形成する場合等に広く適用することができる。

また上述の実施例においては、共通電圧に対して同相、逆相の駆動信号を選択的に印加することにより、１つのサブ画素をオンオフの２階調により駆動する場合について述べたが、本発明はこれに限らず、さらに位相の異なる多数の駆動信号を選択的に印加することにより、さらには時間軸方向の変調により、１つのサブ画素を２階調より多くの階調により駆動する場合にも広く適用することができる。

また上述の実施例においては、１つの画素を形成する複数のサブ画素の全てで信号線を共通化する場合について述べたが、本発明はこれに限らず、サブ画素のレイアウトによっては、１つの画素を形成する複数のサブ画素の一部のみについて、信号線を共通化する場合、さらには各サブ画素に個々に信号線を設ける場合にも広く適用することができる。

また上述の実施例においては、各５ビットの赤色、緑色、青色による３種類の階調データを同時並列的に入力して処理する場合について述べたが、本発明はこれに限らず、５ビット以外のビット数により階調データの処理に適用する場合、４種類以上の階調データによりカラー画像を表示する場合等にも広く適用することができる。

また上述の実施例においては、ガラス基板上に表示部等を作成してなる反射型液晶表示装置に本発明を適用する場合について述べたが、本発明はこれに限らず、透過型液晶表示装置、ＥＬ（Electro Luminescence）表示装置等、種々の表示装置に広く適用することができる。

本発明は、例えば１つの画素を複数のサブ画素により構成し、これら複数のサブ画素の駆動により階調を表現する方式の液晶表示装置に適用することができる。

本発明の実施例に係る液晶表示装置の１つのサブ画素のレイアウトを示す平面図である。 本発明の実施例に係る液晶表示装置を示すブロック図である。 図２の液晶表示装置の１つの画素の構成を示す接続図である。 図２の液晶表示装置の１つの画素の構成を示す平面図である。 図１の上層側の配線パターンを示す平面図である。 画素回路と電極との接続の説明に供する平面図である。 多ビットメモリ方式により液晶表示装置を示すブロック図である。 図７の液晶表示装置の１画素を示す接続図である。 図８の１画素に設けられる画素回路を示す接続図である。 図９の画素回路の等化回路を示す接続図である。 図９の画素回路の動作の説明に供するタイムチャートである。

符号の説明

１、３１……液晶表示装置、２、３２……表示部、２Ａ、３２Ａ……画素、２ＡＡ〜２ＡＥ、３２ＡＡ〜３２ＡＥ……サブ画素、３Ａ〜３Ｅ、４３Ａ〜４３Ｅ……電極、４Ａ〜４Ｅ、４４Ａ〜４４Ｅ……画素回路、５Ａ〜５Ｅ……液晶セル、６、７、６５……インバーター、８、９、１０……スイッチ回路、１６、３３……垂直駆動回路、２０、３４……水平駆動回路

Claims (3)

1. マトリックス状に画素を配置してなる表示部と、ゲート線により前記画素を選択する垂直駆動回路と、前記画素の階調を指示する階調データに応じて前記垂直駆動回路により選択された画素の駆動信号を出力する水平駆動回路とを有する表示装置において、
   前記画素は、表示に供する部位の面積が異なる複数のサブ画素を有し、
   前記サブ画素は、
   それぞれ信号線の信号レベルを取得して保持するメモリ回路と、
   該取得して保持した信号レベルに応じて前記表示に供する部位の電極に駆動信号を出力する駆動信号のスイッチ回路と、
   ゲート信号に応動して前記メモリ回路を前記信号線に接続する信号線のスイッチ回路、
   とを有する画素回路を備えており、
   前記表示部には、１つの前記画素に割り当ててなる領域を前記信号線に沿った方向に等分割して前記画素回路をそれぞれ設ける画素回路の領域が形成され、
   前記各画素回路の領域において、前記メモリ回路、前記駆動信号のスイッチ回路、前記信号線のスイッチ回路は、同一のレイアウトに配置され、
   前記各画素回路の領域において、前記メモリ回路、前記駆動信号のスイッチ回路がそれぞれ両端側に設けられて、前記メモリ回路と前記駆動信号のスイッチ回路との間に、前記表示に供する部位の電極への接続用の領域が形成され、前記接続用の領域で、前記表示に供する部位の電極に前記駆動信号を出力する配線が接続されている表示装置。
2. 前記画素が反射型液晶による画素である請求項１に記載の表示装置。
3. 前記表示に供する部位の電極に前記駆動信号を出力する配線を接続する箇所が、少なくとも隣接するサブ画素で水平方向に異なる位置に設けられた請求項１に記載の表示装置。

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