JPH11326874A - 反射型液晶装置及び反射型プロジェクタ - Google Patents

反射型液晶装置及び反射型プロジェクタ

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JPH11326874A
JPH11326874A JP10133944A JP13394498A JPH11326874A JP H11326874 A JPH11326874 A JP H11326874A JP 10133944 A JP10133944 A JP 10133944A JP 13394498 A JP13394498 A JP 13394498A JP H11326874 A JPH11326874 A JP H11326874A
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liquid crystal
reflection type
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crystal device
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Takashi Kurumisawa
孝 胡桃澤
Taku Yamazaki
卓 山崎
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Seiko Epson Corp
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Abstract

(57)【要約】 【課題】 低消費電力化を図ると共に、クロストーク等
による表示品質の劣化を防止し、かつ、階調表示が容易
な反射型液晶装置を提供すること。 【解決手段】 画素内で４分割した反射型画素電極１０
ａ，１０ｂ，１０ｃ，１０ｄの下方に、４ビットのＲＡ
Ｍ１〜ＲＡＭ４とオンオフ波形選択回路１３を設け、Ｓ
ＲＡＭに保持された４ビットの階調データに基づく階調
レベルを、画素電極１０ａ，１０ｂ，１０ｃ，１０ｄの
面積比で表すように、 ＲＡＭ１〜ＲＡＭ４と画素電極
１０ａ，１０ｂ，１０ｃ，１０ｄを、オンオフ波形選択
回路１３を介して接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶装置の技術分
野に属し、特に画素内にメモリセルを備えた反射型の液
晶装置及び反射型プロジェクタの技術分野に属するもの
である。
【０００２】
【従来の技術】近年、ノート型パーソナルコンピュータ
あるいは液晶プロジェクタ等の電子機器に用いられる液
晶装置として、反射型液晶パネルを備えた液晶装置が注
目されている。
【０００３】この反射型液晶パネルは、例えば、データ
線、走査線、トランジスタ等のスイッチング素子、電荷
蓄積容量、及びアルミニウム等の反射型画素電極等を備
えたガラスまたはＳｉ等の基板と、透明導電膜からなる
対向電極等を備えたガラス等の基板との間に液晶層を挟
持した構成となっている。画素電極が反射型であるた
め、画素電極の下側にトランジスタ等のスイッチング素
子を設けることができ、解像度を高めた場合でもパネル
の開口率が低下せず、高解像度と高輝度を両立させるこ
とができる。
【０００４】しかしながら、このような構成の反射型液
晶パネルを駆動する場合には、データ線の電位を画素に
設けた電荷蓄積容量に一旦蓄えて、当該電位を反射型画
素電極にも印加することで、各画素毎の液晶層へ画像信
号電圧を印加する駆動方式を採用していたため、液晶容
量及び電荷蓄積容量からの電流のリークが生じる場合が
ある。従って、液晶容量により保持される電位が低下
し、明度やコントラストの低下等の表示状態の劣化を引
き起こすことがあった。
【０００５】このため、表示画像を高品位に保つには、
データ線及び走査線に対する信号の供給を行い、周期的
に各画素に電圧の書き込みを行ってその電位を保持しな
ければならず、低消費電力化を図ることが困難であると
いう問題があった。
【０００６】そこで、このような問題の解決するため
に、例えば特開平８−２８６１７０号公報等に開示され
ているように、各画素の反射型画素電極の下側に１ビッ
トのメモリセルを配設した液晶パネルが提案された。
【０００７】このようなメモリセルを各画素毎に備えた
液晶パネルにおいては、メモリセルによりデータ線から
の画像信号がラッチされ、その信号が各画素の液晶層に
印加される。そして、メモリセルは、新たな信号が書き
込まれるまで前の信号を保持しているので、一旦信号の
書き込みを行ってしまえば、データ線及び走査線への信
号の供給を停止しても、それまでに書き込まれた画像は
静止画像として継続表示することができる。その結果、
静止画像表示時に外部からの画像信号の入力を止めるこ
とができ、低消費電力化を図ることができる。
【０００８】また、画素電圧をデジタル化することによ
り、クロストーク等による表示品質の劣化が起きにくい
といった利点を備えている。
【０００９】
【発明が解決しようとする課題】しかしながら、前記の
ようなメモリセルを各画素毎に備えた従来の液晶パネル
を用いた場合には、階調表示を行うことが困難になると
いう問題があった。
【００１０】メモリセルを各画素毎に備えていない構成
の場合には、データ線に供給する信号の選択期間での印
加電圧レベルを階調データに応じて制御することによ
り、各画素の液晶層に書き込む電圧を階調データに対応
した値にすることができ、所望の階調表示を行うことが
できた。
【００１１】しかし、１ビットのメモリセルを各画素毎
に備えた構成の場合には、１ビットデータによってオン
またはオフの表示しかできないため、一選択期間内にお
いて当該画素への印加電圧を階調データに対応した値に
制御することはできない。
【００１２】従って、従来は、例えばフレーム周波数が
６０Ｈｚの場合には、１フレーム毎に各画素の電圧のオ
ン時間とオフ時間を調整する。つまり、１フレームは、
１／６０秒間（１６．６ｍ秒）をさらに２５６階調なら
ば２５６だけ分割し、各々の期間で画面全体のデータを
転送し、オン、オフを表示することで階調を表示するも
のである。
【００１３】その結果、１フレームの１／２５６期間内
に各画素のメモリセルのデータを書き直さなければなら
ず、メモリセルを各画素毎に備えた場合における上述し
たような利点を生かすことができないという問題があっ
た。
【００１４】また、上述のような制御を行うためには、
１フレームの１／２５６期間毎にオン時間とオフ時間を
調整するため、結果的に液晶層に印加される電圧の切り
換え回数が多くなるため、電圧波形になまりが生じ、正
確な階調表示を行うことができなかった。
【００１５】そこで、本発明は、前記問題点を解決し、
低消費電力化を図ると共に、クロストーク等による表示
品質の劣化を防止し、かつ、階調表示が容易な反射型液
晶装置を提供することを課題としている。
【００１６】
【課題を解決するための手段】本発明の反射型液晶装置
は、前記課題を解決するために、第１の基板と、光透過
性を有し該第１の基板に対向して設けられた第２の基板
と、前記第１の基板に、マトリクス状に各々の画素毎に
設けられ、各画素毎に複数分割された反射型画素電極
と、前記第１の基板と前記第２の基板の間に挟持された
液晶と、前記第１の基板上の前記画素電極が形成された
層よりも下層に、前記各々の画素毎に形成され、多ビッ
トの階調データを保持する階調データ保持手段と、前記
階調データ保持手段に保持された多ビットの階調データ
に基づく階調レベルを、前記複数分割された画素電極の
各画素内における面積比として表すように、前記データ
保持手段の各ビットと前記複数分割された画素電極の各
々とを対応付けて接続する接続手段とを備えることを特
徴とする。
【００１７】本発明の反射型液晶装置によれば、画像信
号が供給されると、階調データ書き込み制御手段によ
り、当該画像信号に基づいて各々の画素の階調データ保
持手段に対して書き込み制御信号が出力され、各々の画
素毎に階調データが保持される。一方、階調データ保持
手段の各ビットは、接続手段により、複数に分割された
画素電極の各々と対応付けて接続されており、複数に分
割された画素電極の各々には、階調データを表すように
階調データ保持手段の各ビットに書き込まれたデータに
基づく電圧が印加されることになる。従って、各画素に
おいては、電圧が印加された画素電極と対向電極に挟持
された液晶のみに前記電圧が印加されることになる。そ
の結果、各画素における表示面積は、階調データに対応
して変化することになり、人間の視覚特性に適合した階
調表示が行われることになる。
【００１８】本発明の反射型液晶装置は、前記課題を解
決するために、上記反射型液晶装置において、前記画素
電極は、各画素内において前記データ保持手段のビット
数と等しい数に分割され、各々の画素電極の面積比が前
記データ保持手段の各ビットの重みの比と等しく設定さ
れており、前記接続手段は、前記比を示す値が互いに等
しい前記データ保持手段の各ビットと前記各々の画素電
極とを接続することを特徴とする。
【００１９】本発明の反射型液晶装置によれば、画素電
極は、各画素内においてデータ保持手段のビット数と等
しい数に分割され、データ保持手段の各ビットの重みの
比は、各々の画素電極の面積比と等しく設定されいる。
例えば、データ保持手段が４ビットで、各々のビットが
「１」，「２」，「４」，「８」の重みを有する時、画
素電極は４個に分割され、各々の面積は最小のものを
「１」とすると、「１」，「２」，「４」，「８」の面
積を有することになる。そして、「１」の重みを有する
最下位ビットは面積「１」の画素電極と、「２」の重み
を有する位のビットは面積「２」の画素電極と、「４」
の重みを有する位のビットは面積「４」の画素電極と、
「８」の重みを有する最上位のビットは面積「８」の画
素電極と各々接続されている。
【００２０】従って、上述のようにデータ保持手段に階
調データが書き込まれ、階調データが「１」である場合
には、面積「１」の画素電極に電圧が印加される。ま
た、階調データが「８」である場合には、面積「８」の
画素電極に電圧が印加される。更に、階調データが
「９」である場合には、面積「１」の画素電極と面積
「８」の画素電極に電圧が印加されることになる。この
ように、電圧の印加が行われる画素電極の面積は、階調
データに対応した値となるため、人間の視覚特性に適合
した階調表示が行われることになる。
【００２１】本発明の反射型液晶装置は、前記課題を解
決するために、上記反射型液晶装置において、前記画素
電極は、各画素内において前記データ保持手段の各ビッ
トにより表される１０進数の最大値と等しい数に等分割
されており、前記データ保持手段と前記各々の画素電極
とを接続し、前記データ保持手段の各ビットにより表さ
れる１０進数と等しい個数の画素電極を選択することを
特徴とする。
【００２２】本発明の反射型液晶装置によれば、画素電
極は、各画素内においてデータ保持手段の各ビットによ
り表される１０進数の最大値と等しい数に等分割されて
いる。例えば、データ保持手段が４ビットで、「０」〜
「１５」と１０進表現される時、画素電極は１５個に等
分割される。つまり、画素電極は、画素内において、１
番〜１５番の面積の等しい画素電極に分割されることに
なる。そして、データ保持手段に階調データが書き込ま
れると、データ保持手段に書き込まれた階調データの１
０進表と等しい個数の画素電極がに対応する番号の画素
電極が選択される。例えば、階調データが１０進数表現
で「５」であれば、１番〜５番の画素電極が選択され、
階調データが１０進数表現で「１２」であれば、１番〜
１２番の画素電極が選択されることになる。このよう
に、電圧の印加が行われる画素電極の面積は、階調デー
タに対応した値となるため、人間の視覚特性に適合した
階調表示が行われることになる。
【００２３】本発明の反射型液晶装置は、前記課題を解
決するために、上記反射型液晶装置において、前記階調
データ保持手段は、スイッチング素子を用いて形成され
たスタティックＲＡＭ（ＳＲＡＭ）あるいはダイナミッ
クＲＡＭ（ＤＲＡＭ）であることを特徴する。
【００２４】本発明の反射型液晶装置によれば、階調デ
ータ保持手段は、各々の画素においてスイッチング素子
を用いて形成されたスタティックＲＡＭ（ＳＲＡＭ）あ
るいはダイナミックＲＡＭ（ＤＲＡＭ）である。従っ
て、液晶装置の高解像度化等に伴い、画素電極の小型化
が図られた場合でも、階調データ保持手段を画素電極の
下層に確実に作り込むことができ、容易に多ビット化す
ることができる。
【００２５】本発明の反射型液晶装置は、前記課題を解
決するために、上記反射型液晶装置において、前記階調
データ保持手段は、スイッチング素子を用いて形成さ
れ、クロック信号に同期して動作するラッチ回路である
ことを特徴する。
【００２６】上記反射型液晶装置によれば、階調データ
保持手段は、各々の画素においてスイッチング素子を用
いて形成され、クロック信号に同期して動作するラッチ
回路である。従って、クロック信号を制御するだけで容
易に階調データを保持させることができる。
【００２７】本発明の反射型液晶装置は、前記課題を解
決するために、上記反射型液晶装置において、前記複数
分割された画素電極の分割は、どのような階調を表示し
た場合にも階調重心が同じ位置であることを特徴する。
【００２８】本発明の反射型液晶装置によれば、前記複
数分割された画素電極の分割は、どのような階調を表示
した場合にも階調重心が同じ位置であるために、人間の
視覚特性にあった違和感のない階調表示が可能である。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【００３０】図１は本実施形態における反射型液晶装置
の回路構成を説明するためのブロック図である。
【００３１】図１には示さないが、本実施形態の反射型
液晶装置は、ガラスやＳｉ（シリコン基板）等の第１の
基板上に、複数のデータ線対（［Ｄ１１： Ｄ１１’，
Ｄ２１： Ｄ２１’， Ｄ３１： Ｄ３１’， Ｄ４１：
Ｄ４１’］〜［Ｄ１ｍ： Ｄ１ｍ’， Ｄ２ｍ： Ｄ２
ｍ’， Ｄ３ｍ： Ｄ３ｍ’， Ｄ４ｍ： Ｄ４ｍ’］）
と、ワード線（Ｗ１，Ｗ２〜Ｗｎ）がマトリクス状に互
いにほぼ直交して配置されている。
【００３２】データ線対はＤ１１： Ｄ１１’， Ｄ２
１： Ｄ２１’， Ｄ３１： Ｄ３１’， Ｄ４１： Ｄ４
１’の４対を一組としており、図１のｘ方向に沿ってこ
のデータ線対の組がｍ組設けられており（図示せず）、
各組のデータ線対が、第１列〜第ｍ列の各画素領域に対
応している。なお、図１においては、一部の画素領域の
みを示しているため、第２組〜第ｍ組のデータ線対
（［Ｄ１２： Ｄ１２’， Ｄ２２： Ｄ２２’， Ｄ３
２： Ｄ３２’， Ｄ４２： Ｄ４２’］〜［Ｄ１ｍ： Ｄ
１ｍ’， Ｄ２ｍ： Ｄ２ｍ’， Ｄ３ｍ： Ｄ３ｍ’，
Ｄ４ｍ： Ｄ４ｍ’］）について図示を省略している。
【００３３】ワード線（Ｗ１〜Ｗｎ）は、図１のｙ方向
に沿ってｎ本設けられており、第１行〜第ｎ行の各画素
領域に対応している。なお、図１においては、第３行〜
第ｎ行のワード線（Ｗ３〜Ｗｎ）については図示を省略
している。
【００３４】以上のような各組のデータ線対と表示制御
線が交差する領域は、第１行第１列から第ｎ行第ｍ列ま
でのｎ×ｍ個の画素領域（Ｐ１１〜Ｐｎｍ）となってい
る。即ち、本実施形態においては、４つのデータ線対と
１つの表示制御線から構成されるブロックが一画素領域
に対応する。この画素領域にはアルミニウム等で形成さ
れた反射型の画素電極１０ａ，１０ｂ，１０ｃ，１０ｄ
が設けられている。画素電極１０ａ，１０ｂ，１０ｃ，
１０ｄは、後述するように、各画素領域内で４個に分割
された画素電極である。なお、図１においては、第１行
第１列の画素領域Ｐ１１と、第２行第１列の画素領域Ｐ
２１のみを示している。
【００３５】一方、以上のような画素電極１０ａ，１０
ｂ，１０ｃ，１０ｄが形成された第１の基板と対向する
位置には、ガラス等の光透過性のある基板で形成された
第２の基板が配置されており、当該第２の基板の前記画
素電極１０ａ，１０ｂ，１０ｃ，１０ｄと対向する側に
は、透明電極で形成された対向電極１２が設けられてい
る。対向電極１２は第２の基板上においてマトリクス状
に形成されているのではなく、全画素領域を覆う共通電
極として、或いは各画素行毎にストライプ状に形成され
ている。そして、第２の基板上には、必要に応じて第１
の基板の画素電極１０ａ，１０ｂ，１０ｃ，１０ｄが形
成されていない領域を覆うように、ブラックマトリクス
等の遮光膜が形成されている。
【００３６】そして、前記画素電極１０ａ，１０ｂ，１
０ｃ，１０ｄと対向電極１２の間には、液晶層が封入さ
れており、各画素領域に対応して液晶セル１１を構成し
ている。液晶としては、ツイステッドネマチック（Ｔ
Ｎ）型液晶、スーパーツイステッドネマチック（ＳＴ
Ｎ）型液晶、双安定のメモリー性を有するＴＮ型液晶、
スーパーホメオトロピック（ＳＨ）型の液晶、ゲスト・
ホスト（ＧＨ）型液晶など種々の液晶を用いることがで
きる。但し、ＧＨ型を除いて、第２の基板の外側に偏光
板や偏光ビームスプリッタ等の偏光子が必要となる。
【００３７】次に、前記各画素領域における画素電極１
０ａ，１０ｂ，１０ｃ，１０ｄの下側（画素電極１０
ａ，１０ｂ，１０ｃ，１０ｄの液晶セル１１との接触側
とは反対側）には、スイッチング素子としての電界効果
トランジスタ（ＦＥＴ）５，７、及びメモリ部６から各
々が構成される階調データ保持手段としての４ビットの
ランダムアクセスメモリ（ＲＡＭ）であるＲＡＭ１〜
ＲＡＭ４と、オンオフ波形選択回路１３が設けられてい
る。
【００３８】ＲＡＭ１〜 ＲＡＭ４は、相補データが対
にして伝送されるデータ線対（［Ｄ１１： Ｄ１１’，
Ｄ２１： Ｄ２１’， Ｄ３１： Ｄ３１’， Ｄ４１：
Ｄ４１’］〜［Ｄ１ｍ： Ｄ１ｍ’， Ｄ２ｍ： Ｄ２
ｍ’， Ｄ３ｍ： Ｄ３ｍ’， Ｄ４ｍ： Ｄ４ｍ’］）か
ら相補データＤ，／Ｄをメモリ部６に書き込むためのト
ランスファーゲートであるＮチャネル型のＦＥＴ５と、
Ｎチャネル型のＦＥＴ７とを備えている。これらのＦＥ
Ｔ５，７のゲート端子には、図１に示すようにワード線
Ｗ１，Ｗ２〜Ｗｎが接続されている。
【００３９】本実施形態のメモリ部６は、図２（Ａ）に
示すようなＳＲＡＭ型の構成となっており、相補型ＦＥ
Ｔ、または負荷抵抗型ＮチャネルＦＥＴから構成される
二つのインバータ６ｂ，６ｃにより構成されたフリップ
フロップからなるメモリセル６ａと、メモリセル６ａの
記憶データの論理を反転出力させるための相補型インバ
ータ６ｄとから構成されている。
【００４０】このような構成のＲＡＭ１〜 ＲＡＭ４の
動作を、画素領域Ｐ１１に備えられた１ビット目のＲＡ
Ｍ１を例として説明する。なお、定常状態においては、
データ線Ｄ１１，データ線Ｄ１１’は共にハイレベルの
電位であり、ワード線Ｗ１はローレベルの電位であると
する。
【００４１】まず、メモリセル６ａのノードＱにハイレ
ベルの電位のデータを書き込む場合には、図１に示す階
調データ書き込み制御手段としてのビットライン制御回
路９により、データ線Ｄ１１をハイレベルの電位、デー
タ線Ｄ１１’をローレベルの電位にする。次に、図１に
示す階調データ書き込み制御手段としてのワードライン
制御回路８によりワード線Ｗ１をハイレベルの電位とす
ると、ＦＥＴ５及びＦＥＴ７がオン状態となる。
【００４２】これにより、図２に示すように、メモリセ
ル６ａのＦＥＴ５とのノードＱの電位はハイレベルとな
り、 ＦＥＴ７とのノードＱ’の電位はローレベルとな
って、安定した状態が維持され、データの書き込みが行
われる。
【００４３】一旦データが書き込まれると、ワード線Ｗ
１をローレベルの電位とし、ＦＥＴ５，７をオフにした
場合でも、メモリセル６ａのノードＱ及びノードＱ’の
状態は変化せず、保持された状態となる。
【００４４】従って、メモリ部６の出力部ＯＵＴの電位
は、メモリセル６ａのノードＱ’の電位をインバータ６
ｄにより反転させてハイレベルとなり、オンオフ波形選
択回路１３には最初にデータ線Ｄ１１に書き込んだハイ
レベルの電位のデータが出力されることになる。
【００４５】また、メモリセル６ａにローレベルの電位
のデータを書き込む際にも、図１に示すビットライン制
御回路９により、データ線Ｄ１１をローレベルの電位、
データ線Ｄ１１’の電位はハイレベルの電位に設定し、
ワードライン制御回路８によりワード線Ｗ１をハイレベ
ルの電位とし、ＦＥＴ５及びＦＥＴ７をオン状態にす
る。これにより、メモリセル６ａのＦＥＴ５側のノード
Ｑの電位はローレベルとなり、ＦＥＴ７側のノードＱ’
の電位はハイレベルとなって、安定した状態が維持さ
れ、データの書き込みが行われる。
【００４６】従って、メモリ部６の出力部ＯＵＴの電位
は、メモリセル６ａのノードＱ’の電位をインバータ６
ｄにより反転させてローレベルとなり、オンオフ波形選
択回路１３には最初にデータ線Ｄ１１に書き込んだロー
レベルの電位のデータが出力されることになる。
【００４７】ＲＡＭ１〜ＲＡＭ４の各ビットには以上の
ようにして行方向に並ぶ画素領域毎にデータを書き込む
ことができる。本実施形態においては、まず、選択した
列方向における画素領域のＲＡＭの各ビットについて、
ビットライン制御回路９にてデータ線対（［Ｄ１１：
Ｄ１１’， Ｄ２１： Ｄ２１’， Ｄ３１： Ｄ３１’，
Ｄ４１： Ｄ４１’］〜［Ｄ１ｍ： Ｄ１ｍ’， Ｄ２
ｍ： Ｄ２ｍ’， Ｄ３ｍ： Ｄ３ｍ’， Ｄ４ｍ： Ｄ４
ｍ’］）の各々にハイレベルとローレベルの相補データ
を出力し、次にワードライン制御回路８により、ワード
線Ｗ１〜Ｗｎのいずれかをハイレベルにしていずれかの
行方向の画素領域を一括選択することより、ＲＡＭの各
ビットに所望のデータを書き込むように構成している。
【００４８】つまり、本実施形態においては、各画素領
域毎に、４ビットのデジタルデータを記憶させることが
できるので、画像信号に含まれる各画素毎の階調データ
を各画素領域のＲＡＭ１〜ＲＡＭ４に記憶させ、最大で
１６階調の階調表現を可能としている。
【００４９】なお、各画素領域のＲＡＭ１〜ＲＡＭ４に
一旦データを書き込むと、その値は次のデータが書き込
まれるまで保持され、また、印加電圧に対する液晶の応
答速度はデータが書き換えられる速度よりも著しく遅い
ため、データのＲＡＭ１〜ＲＡＭ４への書き込みタイミ
ングは画像の表示タイミングと全く非同期にすることが
できる。
【００５０】なお、各画素領域のＲＡＭ１〜ＲＡＭ４の
メモリセル６ａの構成は、図２（Ａ）に示したＳＲＡＭ
型に限られず、図２（Ｂ）に示すようなＤＲＡＭ型とす
ることもできる。 ＤＲＡＭ型の場合には、データの電
位は保持容量６ｆに印加されることになり、印加された
電位はインバータ６ｅ及びインバータ６ｄを介して出力
されることになる。 ＤＲＡＭ型を用いた場合には、リ
フレッシュ動作が必要となるが、第１の基板上における
メモリセル６ａの面積を微細なものにすることができる
ため、ＲＡＭ１〜ＲＡＭ４の高集積化が可能となる。
【００５１】なお、ＤＲＡＭの場合は、図１のデータ線
対から、Ｄ１１’，Ｄ２１’， Ｄ３１’，Ｄ４１’を
除き、更にトランスファーゲート７を除き、図２のイン
バータ６ｅを除くことができ、そうすることにより、各
画素のデータ保持手段はＦＥＴ５、容量６ｆ、相補型イ
ンバータ６ｄで構成できる。
【００５２】次に、以上のようにして各画素領域に４ビ
ットのＲＡＭ１〜ＲＡＭ４に書き込まれた階調データ
を、液晶セル１１に印加する画素電圧として反映させる
方法について説明する。
【００５３】従来から、複数ビットにデジタル化された
データに基づいて、電圧等のアナログデータを得る方法
として、一般に選択期間での印加電圧レベルを階調デー
タに対応させて制御する方法が用いられている。
【００５４】しかし、本発明のように、各画素領域内に
多ビットのＲＡＭ１〜ＲＡＭ４を備える場合に、各画素
ごとに更に印加電圧レベルの制御を行う手段を設ける
と、画素の高精細化、液晶装置の小型化及び高解像度化
が困難となることが考えられる。
【００５５】そこで、本実施形態では、画素電極１０
ａ，１０ｂ，１０ｃ，１０ｄを図３に示すように各画素
内で４分割し、各々の面積比を１：２：４：８となるよ
うに構成した。
【００５６】そして、最下位ビットのＲＡＭ１と面積
「１」の画素電極１０ａを、また、次の位のビットのＲ
ＡＭ２と面積「２」の画素電極１０ｂを、また、次の位
のビットのＲＡＭ３と面積「３」の画素電極１０ｃを、
更に最上位ビットのＲＡＭ４と面積「４」の画素電極１
０ｄを、各々接続して構成した。
【００５７】従って、ＲＡＭ１〜ＲＡＭ４に「０」〜
「１５」の階調データが書き込まれた場合には、図４に
斜線で示すように、階調データに応じた面積の画素電極
１０ａ，１０ｂ，１０ｃ，１０ｄに、 ＲＡＭ１〜ＲＡ
Ｍ４のメモリセル６に記憶された「１」のデータが印加
されることになる。
【００５８】但し、液晶に印加する電圧は、液晶の劣化
を防止するために所定周期で極性が反転する交流電圧で
ある必要がある。
【００５９】そこで、本実施形態では、ＲＡＭ１〜ＲＡ
Ｍ４と画素電極１０ａ，１０ｂ，１０ｃ，１０ｄとの間
に、図３（Ａ）に示すようにオンオフ波形選択回路１３
を設け、液晶に対して交流電圧を印加している。
【００６０】オンオフ波形選択回路１３は、図３（Ｂ）
に示すように、スイッチ回路になっている。表示制御回
路（図示せず）から出力されるオン波形ＯＮＷとオフ波
形ＯＦＦＷを一致検出回路７ａからの信号によって選択
するものである。
【００６１】従って、ＲＡＭ１〜ＲＡＭ４の出力が
「１」、即ちハイレベルの電圧である場合には、オンオ
フ波形選択回路１３においてオン波形ＯＮＷが選択さ
れ、画素電極１０ａ，１０ｂ，１０ｃ，１０ｄに供給さ
れる。
【００６２】一方、 ＲＡＭ１〜ＲＡＭ４の出力が
「０」、即ちローレベルの電圧である場合には、オンオ
フ波形選択回路１３においては、オフ波形ＯＦＦＷが選
択され、画素電極１０ａ，１０ｂ，１０ｃ，１０ｄに供
給される。
【００６３】ここで、本実施形態における、オン波形Ｏ
ＮＷとオフ波形ＯＦＦＷについて詳しく説明する。
【００６４】本実施形態においては、図１に示すよう
に、対向電極１２に交流化信号源２０を接続し、図５に
示すように一走査期間毎に＋３．０Ｖと０Ｖに交互に切
り換えられるパルス信号を供給するように構成した。そ
して、オフ波形ＯＦＦＷとして、図５に示すように対向
電極１２に供給するパルス信号と同位相のパルス信号を
用い、オン波形ＯＮＷとして、図５に示すように対向電
極１２に供給するパルス信号と逆位相のパルス信号を用
いた。
【００６５】つまり、対向電極１２に対して図５に示す
ようなパルス信号を供給すると共に、画素電極１０ａ，
１０ｂ，１０ｃ，１０ｄに対して当該パルス信号と同位
相のパルス信号のオフ波形ＯＦＦＷを供給すると、対向
電極１２と画素電極１０ａ，１０ｂ，１０ｃ，１０ｄの
間の電位差は無くなり、液晶セル１１に対しては電圧が
印加されない状態となる。しかし、オン波形ＯＮＷとし
て対向電極１２に供給するパルス信号と逆位相のパルス
信号を画素電極１０ａ，１０ｂ，１０ｃ，１０ｄに供給
すると、対向電極１２と画素電極１０ａ，１０ｂ，１０
ｃ，１０ｄの間の電位差は常に３Ｖとなるが、一走査期
間毎に電圧の方向が異なることになり、交流駆動が行わ
れることになる。
【００６６】このように、本実施形態によれば、第１の
基板上に形成した回路の動作電圧を３．０Ｖとし、その
回路のゲート耐圧を３．０Ｖ＋αとした場合でも、液晶
を交流駆動できるので、パターンを微細化した場合でも
良好に液晶を駆動することができる。また、前記回路の
動作電圧（電源電圧）を低電圧にできるので、消費電力
を大幅に低減できる。
【００６７】そして、以上のようなオン波形とオフ波形
が、図４のように階調データに対応した面積の画素電極
１０ａ，１０ｂ，１０ｃ，１０ｄに印加されるため、各
画素内において、階調データに対応した面積の領域にお
いて液晶の配光状態が変化し、図４に示すように、人間
の視覚特性に適合した良好な階調表示が行われることに
なる。
【００６８】以上のように、本実施形態によれば、各画
素において階調データを保持するためのＲＡＭ１〜ＲＡ
Ｍ４を設けたので、階調データの値が変わらない限り、
各画素における階調データの書き換えを行う必要がな
く、ＲＡＭ１〜ＲＡＭ４に対する階調データの一度の書
き込みを行うだけで、液晶に対して適切な電圧を印加す
ることができる。従って、従来のような一走査期間毎に
保持容量あるいは液晶容量に書き込んだ電圧を一旦放電
させ、更に新たな電圧を印加するという工程を不要とす
るので、低消費電力化を図ることができる。
【００６９】また、前記ＲＡＭ１〜ＲＡＭ４は、従来の
ような１ビットではなく、複数ビットで構成され、更
に、各画素毎に階調表示回路を備えて、当該複数ビット
のＲＡＭ１〜ＲＡＭ４に保持された階調データに対応し
た面積の画素電極１０ａ，１０ｂ，１０ｃ，１０ｄに、
オン波形のパルスを印加するように構成したので、各画
素毎に独立して階調表示を行うことができる。つまり、
あたかも階調データをフレームメモリに書き込む処理と
同様の処理を行うだけで階調表示が可能となり、階調表
示制御を容易に行うことができる。
【００７０】また、対向電極１２には交流電圧信号を印
加すると共に、交流化信号源２０からの前記交流電圧信
号の位相を逆位相と同位相に切り換えることにより、画
素電極に印加するオン波形とオフ波形の切り換えを行う
ように構成したので、画素電極に対して電圧の供給を行
うゲート手段の耐圧を従来よりも低下させることがで
き、微細なパターン化を実現することができる。
【００７１】従って、本実施形態によれば、高解像度と
高輝度を両立できるという反射型液晶装置の利点を生か
しつつ、低消費電力で、容易かつ良好な階調表示を行う
ことができる。
【００７２】なお、画素電極の形状は、図３（Ａ）に示
したものに限られる訳ではなく、例えば図６（Ａ）に示
すように、上下左右対称な形状としても良い。また、分
割された画素電極の面積比がＲＡＭ１〜ＲＡＭ４のビッ
トの重みの比と等しければ、正方形に限られず、他の形
状でも良い。
【００７３】また、上述した例では、分割された各画素
電極は、各々が異なる面積を有していたが、本発明はこ
れに限れるものではなく、例えば図６（Ｂ）に示すよう
に、画素電極をＲＡＭによって表現される１０進数の最
大値と等しい個数、各々の面積が等しくなるように構成
しても良い。図６（Ｂ）に示す例では、 ＲＡＭ１〜Ｒ
ＡＭ４が４ビットなので、画素電極（一例として、２
０．２５μｍ×２０．０μｍ ）を１５個に等分割して
画素電極１０ａ〜１０ｐとした。この場合には、ＲＡＭ
１〜ＲＡＭ４に書き込まれたデータを２進−１０進にデ
コードするデコーダー１４を、 ＲＡＭ１〜ＲＡＭ４と
オンオフ波形選択回路１３との間に接続する。
【００７４】以上のように、画素電極の分割形状には、
様々な種類のものを用いることができるが、図３（Ａ）
のように分割した場合には、画素の階調表示重心移動が
より少なくなる。また、図６（Ａ）のように分割した場
合には、画素の階調表示重心移動が無くなる。ここで階
調表示重心を、図３（Ａ）のように分割した場合を用い
て説明する。図３（Ａ）のように分割した場合の様々な
階調表示は、図４に示されている。ここで、斜線で示さ
れた部分がオン波形ＯＮＷを選択し、白ぬきで表示され
ている部分はオフ波形ＯＦＦＷを選択しているとする。
階調重心は、図４の階調表示０（すべてオフ）の場合に
は、１０ａ、１０ｂ、１０ｃ、１０ｄを合わせた四角形
の重心に階調重心はある。階調表示１４の場合には、オ
フ波形ＯＦＦＷは、画素電極１０ａでのみ選択されてい
る。この場合には、階調重心は、画素電極１０ａの四角
形の重心にある。つまり、オフ波形ＯＦＦＷを選択して
いる画素電極全体の幾何学重心を階調重心として定義し
ている。この階調重心の移動が少ない方が、人間の目に
とっては、画像全体として違和感が無い。これは、新聞
印刷に用いられる網点画像に用いられる技法と同じ原理
に基づいている。図３（Ａ）の場合には、従来の長方形
を集めた場合よりも階調重心の移動は少ない。さらに、
本発明者は、図６（Ａ）に示すように画素電極を分割し
た場合には、どのような階調を表示しても、この階調重
心の全く変わらない画素分割を発明した。
【００７５】このように、画素電極を分割して１画素ご
との面積階調を行う場合には、画素の重心移動がより少
なく、あるいは重心移動を無くすることにより、人間の
視覚特性として違和感のない階調表現を行うことができ
る。
【００７６】また、階調データ保持手段は、上述したよ
うなＲＡＭで構成する必要はなく、図７（Ａ）に示すよ
うなラッチ回路３０，３１で構成しても良い。ラッチ回
路３０，３１は、相補型クロックドインバータ３０ａ，
３０ｂ，３１ａ，３１ｂ及び相補型インバータ３０ｃ，
３１ｃにより構成されている。これらのラッチ回路３
０，３１によれば、図７（Ｂ）に示すようにクロック信
号ＣＬの立ち下がりでデータＤ１，Ｄ２をラッチするこ
とができ、出力データＭ１，Ｍ２とすることができる。
図７（Ｂ）に示す例では、２ビット分のラッチ回路を備
えており、４階調の階調表現が可能である。
【００７７】このようなラッチ回路３０，３１は、 Ｒ
ＡＭよりも簡単な回路構成とすることができ、基板上に
おける専有面積の減少による画素の微細化が可能とな
る。
【００７８】（第２の実施形態）次に、本発明の第２の
実施形態を図８及び図９に基づいて説明する。なお、第
１の実施形態との共通箇所については同一符号を付して
説明を省略する。
【００７９】本実施形態の反射型液晶装置は、図８に示
すように、第２の基板１３０４ａと、第１の基板１３０
４ｂとを備え、第１の基板１３０４ｂには、金属の導電
膜が形成されたポリイミドテーブ１３２２にＩＣチップ
１３２４を実装したＴＣＰ（Tape Carrier Package）１
３２０が接続されている。ここでＩＣチップ１３２４
は、第１の基板１３０４ｂに内臓されている回路を補助
する目的で取り付けられている。第１の基板１３０４ｂ
へすべての回路が内蔵される場合には、必要のないもの
である。
【００８０】本実施形態においては、このように構成さ
れる液晶装置を液晶ライトバルブ１００Ｂ（１００Ｒ，
１００Ｇ）として反射型プロジェクタに用いる。
【００８１】図９は本実施形態の反射型プロジェクタの
構成を示す図である。本実施形態の反射型プロジェクタ
は、図９に示すように、光源ランプ２００から出射され
た光（概ね白色光）は、クロスダイクロイックミラーか
らなる色分解ミラー２０１により青色光Ｂと赤色光Ｒ・
緑色光Ｇに分光される。また、各光はミラー２０２を介
して偏光ビームスプリッタ（ＰＢＳ）２０３に入射さ
れ、ＰＢＳ２０３によりＳ偏光光が色光変調用の反射型
液晶ライトバルブ１００Ｂ，１００Ｒ，１００Ｇに入射
される。入射された色光は、各ライトバルブの第２の基
板１３０４ａから液晶層に入射し、反射型の各画素電極
にて反射され、再び液晶層を透過して出射される。この
液晶層を透過する際に、各画素電極と対向電極間に印加
されていた実効電圧に応じて、入射されたＳ偏光光の偏
光軸がＰ偏光軸とＳ偏光軸との間で各画素毎に回転制御
される。ＰＢＳ２０３では反射型液晶ライトバルブ１０
０Ｂ，１００Ｒ，１００Ｇから戻ってきたＳ偏光成分は
反射しＰ偏光成分を透過する。従って、各ＰＢＳ２０３
からは、液晶ライトバルブ１００Ｂ，１００Ｒ，１００
Ｇから出射された光の偏光軸の回転程度に応じた光量の
色光が透過してくる。この光量が、各色光に割り当てら
れた階調レベルに応じた光量（透過率）に相当する。各
ＰＢＳ２０３を透過した色光は、色合成プリズム２０４
内にＸ字状に形成された青色光反射・赤色光反射の波長
選択反射層により、青色光Ｂと赤色光Ｒが反射され、緑
色光Ｇが透過されて、カラー光が合成されて射出され
る。このカラー光を投射レンズ２０５によりスクリーン
２０６に投射する。
【００８２】このような構成においても、液晶ライトバ
ルブ各画素のＲＡＭに記憶させたデータにより階調表示
が行われるので、液晶層に印加される電圧の切り換え回
数は従来の液晶ライトバルブに比べて少なくなり、正確
な階調表示を行うことができる。従って、従来よりも高
品質のカラー画像を投射することが可能である。
【００８３】以上のように、本発明の反射型液晶装置
は、ノート型のパーソナルコンピュータ、小型ＶＴＲカ
メラ、あるいはテレビ等の画像表示部だけでなく、カラ
ー液晶プロジェクタにも用いた場合でも、高解像度かつ
高輝度で、良好な階調表示を行うことができる。
【００８４】
【発明の効果】以上詳細に説明したように本発明によれ
ば、各画素を規定する反射型の画素電極を、各画素内で
複数に分割すると共に、該画素電極の下層に多ビットの
階調データ保持手段を備え、階調データ保持手段に保持
させた多ビットの階調データに基づく階調レベルを、接
続手段により、前記複数分割された画素電極の各画素内
における面積比として表すように、前記データ保持手段
の各ビットと前記複数分割された画素電極の各々とを対
応付けて接続するように構成したので、各画素に対する
階調データの書き込み回数を減少させることにより、低
消費電力化を図ることができると共に、各画素毎に人間
の視覚特性に適合した階調表示を行うことができるの
で、良好な画像表示が可能である。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る反射型液晶装置の
概略図である。
【図２】 本発明の一実施形態に係る反射型液晶装置に
おけるメモリセルの構成を示す回路図であり、（Ａ）は
メモリセルをＳＲＡＭで構成した場合の回路図、（Ｂ）
はメモリセルをＤＲＡＭで構成した場合の回路図であ
る。
【図３】 本発明の一実施形態に係る反射型液晶装置に
おける階調データ保持手段及び接続手段並びに画素電極
の構成を示す図である。
【図４】 本発明の一実施形態に係る反射型液晶装置に
おける階調データに基づく画素電極の選択パターンを示
す図である。
【図５】 本発明の第１の実施形態に係る反射型液晶装
置における対向電極に印加される波形及び画素電極に印
加されるオン波形とオフ波形を示す図である。
【図６】 本発明の一実施形態に係る反射型液晶装置に
おける画素電極の他の態様を示す図であり、（Ａ）は上
下左右対称に構成した場合の図、（Ｂ）はＲＡＭにより
表される１０進数の最大値の個数に画素電極を等分割し
た場合の図である。
【図７】 （Ａ）は本発明の一実施形態に係る反射型液
晶装置における階調データ保持手段の他の態様であるラ
ッチ回路の回路図、（Ｂ）は（Ａ）の回路の動作タイミ
ングを示すタイミングチャートである。
【図８】 本発明の第２の実施形態に係る液晶ライトバ
ルブとしての反射型液晶装置の概略構成を示す斜視図で
ある。
【図９】 図８の液晶ライトバルブを用いた反射型プロ
ジェクタの概略構成を示す模式図である。
【符号の説明】
１、２，３，４…ＲＡＭ ５、７…スイッチング素子 ６…メモリセル ８…ワードライン制御回路 ９…ビットライン制御回路 １０ａ，１０ｂ，１０ｃ，１０ｄ…画素電極 １１…液晶セル １２…対向電極 １３…オンオフ波形選択回路 １４…デコーダー ２０…交流化信号源 ３０、３１…ラッチ回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１の基板と、 光透過性を有し該第１の基板に対向して設けられた第２
    の基板と、 前記第１の基板に、マトリクス状に各々の画素毎に設け
    られ、かつ各画素毎に複数分割された反射型画素電極
    と、 前記第１の基板と前記第２の基板の間に挟持された液晶
    と、 前記第１の基板上の前記画素電極が形成された層よりも
    下層に、前記各々の画素毎に形成され、複数ビットの階
    調データを保持する階調データ保持手段と、 前記階調データ保持手段に保持された複数ビットの階調
    データに基づく階調レベルを、前記複数分割された反射
    型画素電極の各画素内における面積比として表すよう
    に、前記データ保持手段の各ビットと前記複数分割され
    た画素電極の各々とを対応付けて接続する接続手段とを
    備えることを特徴とする反射型液晶装置。
  2. 【請求項２】 前記画素電極は、各画素内において前記
    データ保持手段のビット数と等しい数に分割され、各々
    の画素電極の面積比が前記データ保持手段の各ビットの
    重みの比と等しく設定されており、前記比を示す値が互
    いに等しい前記データ保持手段の各ビットと前記各々の
    画素電極とを接続することを特徴とする請求項１に記載
    の反射型液晶装置。
  3. 【請求項３】 前記画素電極は、各画素内において前記
    データ保持手段の各ビットにより表される１０進数の最
    大値と等しい数に等分割されており、前記データ保持手
    段と前記各々の画素電極とを接続し、前記データ保持手
    段の各ビットにより表される１０進数と等しい個数の画
    素電極を選択することを特徴とする請求項１に記載の反
    射型液晶装置。
  4. 【請求項４】 前記階調データ保持手段は、スイッチン
    グ素子を用いて形成されたスタティックＲＡＭ（ＳＲＡ
    Ｍ）あるいはダイナミックＲＡＭ（ＤＲＡＭ）であるこ
    とを特徴する請求項１乃至請求項３のいずれか一項に記
    載の反射型液晶装置。
  5. 【請求項５】 前記階調データ保持手段は、スイッチン
    グ素子を用いて形成され、クロック信号に同期して動作
    するラッチ回路であることを特徴する請求項１乃至請求
    項３のいずれか一項に記載の反射型液晶装置。
  6. 【請求項６】 前記複数分割された画素電極の分割は、
    どのような階調を表示した場合にも階調重心が同じ位置
    であることを特徴する請求項１乃至請求項３のいずれか
    一項に記載の反射型液晶装置。
  7. 【請求項７】 請求項１乃至請求項５の何れか一項に記
    載の反射型液晶装置を備えたことを特徴とする反射型プ
    ロジェクタ。
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