JPS58121867A

JPS58121867A - ランレングス復号化装置

Info

Publication number: JPS58121867A
Application number: JP340482A
Authority: JP
Inventors: Kazumoto Iinuma; 飯沼　一元
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-01-14
Filing date: 1982-01-14
Publication date: 1983-07-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はランレングス符号化されたデータタリから元の
データを復号するランレ。ングス珈号化装置に関する。

ランレングス符号化は、ファクシミＩＪ　ｓ＝号のデー
タ圧縮をはじめ、種々のデータ圧縮に用いられている。

例えはファクタｚりの国際標準方式として休出されてい
るモデファイト−ハフマン符号化（＊ｖＩ　Ｈ符号）は
その代表的なものである。

通常のファクシミリでは、Ａ４版のＷ稿を伝送するのに
３０秒程度の時間がかかるため、復号にも同程度の時間
がかかつても問題はなく、復号化装置は臀に＾連でおる
必要はないが、ランレングス符号化によって圧縮し九デ
ータをメモリに記憶し、これを必要に応じて復号化して
テレビディスプレイに表示するような使い方をする場合
には、俵弓°に蓋する時間Ｆｉ短かいことが要請される
。

次に、ＭＨ付号化されたＡ４原摘の圧縮データを０．１
〜０．２秒で復号化することを目標として具体しηを考
えて見る。ｌ走査−の画素数は１７２８で、１１１！１
１！０の走査線数は約２３００であるから、酩一本数に
約４メカピツトである、データ圧縮率が１０でめる場合
は、圧縮データ数は０．４メガビゞ　　　ットとなる。

復号化のプロセスは、圧縮データをメ七りから読み出し
解読して、個々の白又は黒のラン蔑を表わすデータに分
−する第１段階と、ラン長を表わすデータから各自系の
白黒に対応する復号データを発／＋、させる第２段階と
から成る。動作クロ、ツタの周波数をｆメガヘルツとし
、ｌクロックで１データずつ解読するとすれば、第１段
階に碩する時間ＴＩは０．４７ｊ秒である。そして、１
クロツクで１画素の復号データを発生させれば第２段階
に要する時間Ｔ！は４／ｆ秒を賛する。例えばクロック
周波数ｆが１０メガヘルツの場合７１＝００４秒、Ｔ、
＝０．４秒となるから前記目標に１到達しない。目標値
０．１秒に到達するためには、クロック周波数を４０メ
ガヘルツにする必擬がめり、特殊な超高速の回路素子が
必要となるため、装置が高価になる。

本発明の目的は、超高速の回路素子を用いないで、両速
の復号化をム］能とするランレングス復号化装置を提供
することにある。

本発明の復号化装置は、ランレングス符号化されたデー
タ列をｍ￥ｊ！ｔ、シて個々のラン長を表わす２進デー
タを順次出力する符号解読回路を伽えて、該符号解読回
路の出力値の示すビット数の白又は黒信号を復号して逐
次画面メモリに蓄積させるランレングス復号化装置にお
いて、前記符号解読回路出力値のｎｃ２以上の整数）未
満の端数がセットされる下位カウンタと、上位値がセッ
トされる上位カウンタと、前記路ビット未満の端数の復
号データを記憶させるためのシフトレジスタと、腋シフ
トレジスタＶＣ格納されている復号済みデータの数をカ
ウントする潮数カウンタと、１フン長ととに出力を反転
する７リツプフロツプと、前記シフトレジスタの出力お
よび上記７リツグ７０ッグ出力を人力する２ｓビット人
カ路ビット出力のセレクタと、該セレクタのルビット出
力を並列に書き込む画面メモリと、前記上位カウンタの
出力状態および前記端数カウンタの出力状態を入力して
一定の輪部式による出力により前記シフトレジスタのシ
フト動作および前記メモリの書込みを制御しかつ前記下
位カウンタおよび上位カウンタのカウント制御ならびに
前記端数カウンタのクリヤ等を行なう論理回路とを備え
て、復号済みデータに路ビット未満、つ端数がなく復号
すべきデータがルビット以上のときは亀ビットずつまと
めて復号データを前記メモリに壷き込み、上記以外のと
きＵ１ビットずつ復号して前記シフトレジスタに蓄積さ
せ復号済みデータがルビット揃った時点で前記メモリに
並列に書き込むことを特徴とする。７次に、本発明につ
いて、−面を参照して詳細に説明する。

第１図は、本発明の一実施例を示すブロック図である。

すなわち、メモリ１内に格納されているランレングス符
号化されたデータ列（以下圧縮データと呼ぶ）は、符号
解読回路２から供給される読み出しパルス１０１によっ
て読み出される１、メモリ１の出力信号１０２Ｕ、符号
解読回路２で解読゛され、個々のラン長が２進数で出力
される。符号解読回路２は、従来用いられている１ビツ
トずつ順次復号するタイプの回路を用いても、圧動率が
高い場合は、全体の復号化時間に与える影替は少ない。

従って、本実施例では公知の符号解読回路を使用してい
る。

符号Ｓ軌回路２の出力１ｇ号のうち、下位ビット出力を
カウンタ３に、上位ビット出力をカウンタ４に供給する
。１カウンタ３および４は、符号解読回路２から与えら
れるロードパルス１１４によって人力値を一時格納する
。今、簡単のために、ラン艮の最大を１５とし、符号解
読回路２の出力信号は４ビツトとする。そして、後述す
るメモリ１１に同時に誉込む並列ビット数路を４とする
と、上記出力信号のうち下位２ビット出力１１０，１１
１をカウンタ３に、残シの上位２ビツト出力１１２゜１
１３ｔ−カウンタ４に格納することになる。カウンタ３
のビット数層は、後にメモリ１１に並列入力させるビッ
ト数ルに対応している。カウンタ３゜４は、カウントイ
ネーブル端子ＥＰに論ｓ＠１”が与えら扛、かつ、端子
ＥＴに論理＃１１が与えらノｔたとき、クロック端子Ｃ
Ｋに与えられるクロックパルス１１９によって、１クロ
ツクに１ずつカウントダウンするカウンタで６９、カウ
ント値が＠θ″になったときＣＲ端□子にキャリ信号を
出力する。カウンタ３のキャリ信号はオア回路３２を介
してカウンタ４のＥＴ４子に入力させる。カウンタ４の
キャリ信号１１５は、符号解読回路２へ復号完了信号と
してフィードバックさせると共に、インバータ５を介し
て自身のＥＰ４ｉ子およびカウンタ３のＥＰ端子へ入力
させる。従って、カウンタ１およびカウンタ４の内容が
＠′０°″　になると、キャリ信号１１５が１１′とな
り、インバータ５の出力は＠θ″′となってカウンタ４
はカウントを停止する。

論理回路３７は、４つの入力Ｘ１〜Ｘ４と３つの出力２
１〜２．を有する論理回路であり、入出力論理の関係は
下記式によって与えられる。

Ｚ＋　＝　Ｘ＋　（Ｘｓ　＋　Ｘｓ　＋　Ｘ４）　　　
・・・・・・・・・・・・・・・・・・・・・・・・（
１）Ｚｔ　”　Ｘｔ・Ｘｍ’・Ｘ４　　　　　・・・・
・・・・・・・・・・・・・・・・・・・・（２）Ｚｍ
＝Ｘｔ・Ｘｓ・Ｘａ＋Ｘｔ・Ｘｓ”Ｘ４−・−”・・１
３）そして、入力Ｘ、には前記インバータ５の出力を入
力させ、入力Ｘ、にはカウンタ４のカウント出力（２ビ
ツト）の各ビット出力をオア回路３１で結合して入力さ
せる。また入力Ｘｓ　、　Ｘ４には、端数カウンタ３６
の２ビツト出力が入力されている。

入力Ｘ１が＠１”であることは、復号データの発生中で
あることを意味し、ｘ、が＠Ｏ”であること社、圧＃Ｉ
６アータの′Ｐｓ′＃Ｊｆ、中でおって復号データは発
生していないことを示す。Ｘ鵞が１０″でるることは、
復号すべきデータ数は４以下でＴｏｔｌ、Ｘｔが＠ｌ”
であることは復号すべきデータ数が４以上であることを
示す。ｉ　友、Ｘｓ　＝　Ｘ４　＝　０であれば復号済
みの端数データは無いことを示し、Ｘ、−Ｘ、＝１でめ
れば、復号済みの端数データが３個レジスタ３４に残っ
ていることを示す。

論理回路３７のＺｔ比出力ＮＡＮＤゲート３８の制御毎
号とされ、ｚ１出力が１１′のとき該ゲートが開かれ、
クロックパルス１１９がシフトレジスタ３４のクロック
端子ＣＫに供給される。論理ｌ！ｊ路３７の２．出力は
、オア回路３２を介して前記カウンタ４のＥＴ端子へ供
給され、インバータ３３を介して前記カウンタ３のＥＴ
端子へ供給される。また、セレクタ３５のセレクト端子
Ｓへ選択制御１６号として与えられる。２．出力は、Ｎ
ＡＮＤケート３９を開き、クロックパルス１１９を通過
させてメモＩ７１１の壷込み制御端子ＷＤへ供給させる
。また、上記２ｍ出力をインバータ３０で反転させて端
数カウンタ３６のクリヤ端子ＣＬに入力させている。

シフトレジスタ３４は、ＮＡＮＤゲート３８を通過した
シフトクロックパルスによって、Ｄ端子に与えられる論
理状態をセットし、かつ、シフト動作する。シフトレジ
スタ３４のＤ端子の論理は、フリップフロップ８の９出
力によって与えられる。

フリップフロップ８は前記符号解読回路２の出力するロ
ードパルス１１４によって１ランごとに交互に反転する
。７リツプフロツプ８の出力Ｆｉまた、セレクタ３５の
Ｂ、〜Ｂ４端子およびＡ、端子にも供給されている。苓
しクタ３５のＡＨ−ＡＩ　４子には前記シフトレジスタ
３４の９．〜Ｑ、端子が接続されている　そして、セレ
、クタ３５は前記１ｆ！１ｌｊｉ回路３７の２．出力に
よりセレクト端子ＳＫ供給される論理に従って端子Ａ、
〜Ａ４の入力信号又キ端子８１〜Ｂ４の入力信号のいず
れかを選択し、出力Ｙ１〜Ｙ４から並列に出力する。メ
モリｌｉｄ、セレクタ３５の並列出力Ｙ１〜Ｙ４を入力
り、〜Ｄ、に並列に入力し、前記ＮＡＮＤゲート３９か
ら構成される装置みパルスによって書込む。タイミング
発生器９はメイｉ７グバルス１１９を発生し、符号解読
回路２から与えられる１フィン終了信号１２１によっで
ラインスタートパルス１！！Ｏを作成し出力する。

ラインスタートパルス１２０によって、フリップ７０ツ
ブ８および端数カウンタ３６はクリヤされ、符号解読回
路２は符号解読を開始する。

次に、本実施例の動作についで第１図および第２図を参
照して説明する。第２図は第１図の主要各部における信
号またはカウンタの内容等を示すタイムチャートである
。今、タイイングパルス発生器９から第２図（ａ）　Ｋ
示すようなラインスタートパルス１２０が出力されると
、フリップフロップ８および端数カウンタ３６は初期状
態にクリヤされ、符号解読回路２Ｆｉ動作を開始する。

符号解読回ｖｌＩ２は、貌出しパルス１０１をメモリ１
０ＲＤ端子に供給し、メモリ１に格納されている圧縮デ
４　　−夕をａｙｃ出し、解読する。第、１番目のラン
長を解読すると第２図（ｄ）に示すようなロードパルス
１１４を出力し、２進数で表現されたラン長データをカ
ウンタ３および４にロードする。今、ｇｉ６目の白侶号
のラン長が３であり、第２着目の黒ＩＭ号のラン長が１
１、第３番の白毎号のラン長が６であるものとする。解
、読回路２の出力は１査目のラン長３に対して＠００１
１’″であるから、カウンタ３には１１”（２進表示）
が、カウンタ４には′ＯＯ′がロードされる。カウンタ
３，４は、例えば日本電気製のμｐＢ７４１６３（商品
名）のような同期型カウンタが使用されていて、カウン
ターにデータがロードされるのは、ロードパルスが出た
次のクロックパルスの立上り時刻である。

クロックパルスは、第２図（Ｃ）に示されているから、
カウンタにデータ１１１”（以下１０進表示で′″３”
　と表示する）がロードされるのは、第２図・（ｆ）に
示された時刻になる。カウンタ３−にデータ″′３″が
ロードされると、そのＣＲ出力は１０”となり、カウン
タ、４のＪＴ端子の論理は′Ｏ”　となる。各カウンタ
は、ＥＴが１”でカウント値が０′のときキャリ出力Ｃ
Ｒに１１”を出力し、その他のときはキャリ出力ＣＲｔ
ｉ”Ｏ″′であるから、カウンタ４のＣｔｔ出力すなわ
ちキャリ信号１１５ｔ−ｉ　ｇ　２図（ｅ）に示すよう
に０′になる。次に、カウンタ３の内容は、第２図（ｆ
）に示すようにクロックパルスごとに１減算されて３ク
ロツク目で＠θ″になる。カウンタ３の内容が１０″に
なると、キャリ出力ＣＫが”１″となり、オア回路３２
を介してカウンタ４のＥＴ端子に１′を供給する。　カ
ウンタ４の内容は＠０”であるから、このときキャリ出
力ＣＲからキャリ信号１１５に１′を出力する。キャリ
信号１１５が＠１”に力゛ると、インノ（−タ−５の出
力が１０′とな９カウンタ３および４のｋＰ端子の論理
が１０１になって、カウントを停止する。従ってキャリ
出力１１５ｒｊ第２図−）に示すように３クロック期関
′″０”になる。この間論理回路３７のＸ、入力の論理
は＠ｌ”で、まえ、Ｘ。

人力は“θ′でおシ、Ｘｓ　＊　Ｘ４　／ｄ　＠１１”
ではないから、ｌｌ）〜１３１弐Ｋｊす、Ｚ＊　＝　１
　、　Ｚ鵞＝　Ｏ＊　Ｚｓ＝０である。従って、ＮＡＮ
Ｄゲート３８は關かれて、第２図６）に示すように３個
のシフトクロックパルスがシフトレジスタ３４のＣＫ＃
子に入力する。今、フリップフロップ８のＱ出力は白（
ＩＪ＃ｊｉを示す論理ｎ　Ｏ＊であり、シフトレジスタ
３４のＤ端子入力は０′であるから、シフトレジスタ３
４は、前記シフトクロックごとにＤ端子の論理＠０”を
セットし、逐次シフト動作して、出力Ｑｓ〜Ｑ。

にそれぞれ１０”を出力する。シフトレジスタ３４の出
力Ｑ、゛〜Ｑ、は、それぞれセレクタ３５の入力人、〜
Ａ、に入力させる。セレクタ３５は論理回路３７の２．
出力が１０”でおるから、入力Ａ、〜Ａ４を選択して出
力Ｙ、−Ｙ、に出力させる。しかし、今ＮＡＮＤゲート
３９は閉じているから画面メモＩＪＩＩＫは書込みパル
スが供給されていない。すなわち、復号データが４ビッ
ト揃ったことを示すＺ、が６０”の間は画面メモリ１１
には復号データは畳込まれない。一方、この間に、端数
カウンタ３６のＥＰ端子は＠１”であジ、第２図（ｇ）
に示すようにＣＫ端子に入力するクロックパルス１１９
をカウントしている。そして、３１固目のクロッ２１６
号によシカウンタ３０内科が１０”となり、キャリ信号
１１５が＠１”となり、インバータ５の出力は′″θ″
′となり、１４数カウンタ３６のカウント値は３となる
。このとき、論理回路３７は、Ｘ１＝Ｏ。

Ｌ　−０＊　Ｘｓ　＝　１　ｅ　Ｘ４　＝　１となり、
出力Ｚｌはやはり″０”である。そして、今やＸｓ　＝
１　＊　Ｘ４　＝１となって、復号済みの端数データが
３個レジスタ３４に残っていることを示している。

一方、前記キャリ信号１１５のｅｌ”によシ符号解読回
路２が次のラン長の解読を開始し、出力１１０〜１１３
に２進データで出力し、ロードパルス（第２図け）参照
）を出し、カウンタ３および４にロードする。今、ラン
長ｔｉ＠ｌｌ’（１０進表ボ）であるから、カウンタ３
には＠３”が格納されカウンタ４にＦｉ＠８”が格納さ
れる。カウンタ３および４に合ｉｉ”ｌｌ”（１０進表
示）が格納されると、第２図（ｅ）　Ｋ示すようにキャ
リ信号１１５が１０”になる。従ってインバータ５の出
力がｅｌ”となり論理回路３７のＸ１人力が＠１ｍとな
る。今、Ｘｔ　＝　１　、　Ｘｌ　＝　１　、　Ｘｓ　
＝　Ｘ４　＝　１　ｉ”あるから、第２図０）に示すよ
うに論理回路３７の出力Ｚｓがｅｌ”になり、ＮＡＮＤ
ゲート３９を開く、従って、画面メモリＩＩＫＭ２図（
ｋ）に示すように督込みパルスが与えられる。このとき
、セレクタ３５の端子Ｓは、論理回路３７の出力ｚ宜に
よって論理″０”であるから、セレクタ３５は入力端子
Ａ＊　−Ａ４の入力信号を出力Ｙ１〜Ｙａ　Ｋ出力して
いる。入力端千人、〜Ａｓは前述のシフトレジスタ３４
の出力Ｑ。

〜Ｑ、　（いずれも＠０”）であシ、入力端子Ａ４には
、縞２図（１）に示すようなフリップフロップ８の出力
Ｑにより＠１”が入力している（フリップフロップ８＃
ｉロードパルス１１４によって反転しているから）。こ
の結果セレクタ３５の出力Ｙ、〜Ｙ、の信号は＠０００
１°”であり、この信号は４ビット並列に画面メモリ１
１にセットされる。

次のクロックでカウンタ３は１だけ減算し、カウンタ４
と３の合計は第２図（ｆ）に示すように＠１０”となる
。一方、出力ｚ易の＠１′″がインバータ３０によって
反転し、端数カウンタ３６がクリヤされて、第２図−）
に示すようにその内容が＠θ″となり、論理回路３７０
入力Ｘａ　、　Ｘ４の論理は共に′０″となる。すなわ
ち復号済みデータに端数がないこと金示している。従っ
て、第２図（ｉ）　Ｋ示すように出力ｚ電がｌ”となる
。ｚ鵞がｌ”になると、オア回路３２を介してカウンタ
４のＥＴ端子が＠１”となり、インバータ３３によって
、カウンタ３のＥＴ端子は１０”となる。今、インノく
一夕５の出力Ｆｉ１ビであり、カウンタ４のＥＰ端子Ｆ
ｉ”ｌ”であるから、カウンタ４は、クロックツ（ルス
ごとにカウント値を４ずつ減算する。すなわち、第２図
（、ｆ＋に示すように、“ｌＯ”→＠６″→”２”　と
減少する。この間、第２図（１）に示すような出力為に
よって、セレクタ３５は、入力Ｂ、〜Ｂ４を選択して出
力Ｙ、〜Ｙ４に出力しているから、画面メモリ１１には
、ＮＡＮＤゲート３９から供給される書込みパルスごと
に、４ビツトずつ同時に入力端子１〕１〜０４の１ｄ吋
を誉き込む。この誉込みは２回行なわれるから、連続８
個の黒データが書き込まれることになる。そして、カウ
ンタ４の内容が＠０”になったとき、−理回路３・７の
Ｘ、入力が′″Ｏ”Ｋなる。今、Ｘ、＝１であるから、
出力ｚ１が＠１″となり、ＮＡＮｉ）ゲート３８が開か
れて、クロックパルス１１９が通過し、第２図（ｂ）に
示すようにシフトクロックが２個シフトレジスタ３４に
入力する。シフトレジスタ３４は、フリップフロップ８
の出力′″１”會クロックごとに読込みシフト動作する
。一方端数カウンタ３６はこの間に２個のクロックパル
スをカウントしてその内容は第２図（ｇ）に示すようＫ
　”２”になシ、カウンタ３はクロックごとに減算して
＠Ｏ′″となる（同図げ））。カウンタ３が＠Ｏ″にな
ると、キャリ信号１１５か′″１”となり（同図（ｅｌ
）、符号解読回路２が次の解読動作を開始し、解読結果
をカウンタ３および４にロードする。今ロードされた値
は＠６”　（第２図（ｆ））である。

カウンタに１６″がロードされるとキャリ信号１１５は
＠０１１１となり（′第２図（ｅ））、論理回路３７（
ｉＤＸ、入力は′″１”とナル。又、Ｘｍ＝　１　、　
Ｘｍ＝　０　、　Ｘ４＝　Ｉ　？ある。この結果、論理
回路出力Ｚ＋−Ｚｓ＃′ｉ、Ｚ１＝１、　ｚ、＝ｏ　、
　ｚ、＝ｏである。従って、書込みパルスは出ないで、
シフトクロックパルスがでる。このときフリップフロッ
プ８の出力Ｆｉ″ｍＯ”に反転（第２図（ｊ））ｔ、て
いるから、シフトレジスタ３４のＱ。

出力に６０″かセットされ−Ｑ＊、Ｑ＝には以前に読み
込んだ１１”がシフトされる。すなわちシフトレジスタ
３４０も〜Ｑ、出力は″１１０”となる。一方、カウン
タ３，４の数値の合計＃ｉ５とな夛（第２図げ））、端
数カウンタ３６の数値は＠３”となる（同図（ｇ））。

端数カウンタ３６の数値が＠３”になると、ｘ、＝１　
、　Ｘ、＝１　トナルカラ、ｚ、＝１トなり（同図（ｊ
））　　書込みパルスが出力される（同図＆））。今、
セレクタ３５は、Ｚ鵞＝　ＯＫよシこのときＯＡ、〜入
の論理すなわち”１１００”を選択出力しているがら、
−薗メモリｌ　ＩＫ＃ｉ＠１１００″が書き込まれる１
、また、次のクロックでカウンタ３はｌ減算して０とな
り、端数カウンタ３６はクリヤされて′″０”となる。

これにより、Ｘ、＝Ｏ，ｘ４＝Ｑとなシ、出力Ｚ、＝　
１となる（同図（１））。Ｚｔ＝　Ｉ　Ｋなると、カウ
ンタ３のＥＴ端子は１０′となシ、カウンタ４のｇＴ端
子は１１′″となる。ま光、Ｚ、−ｔｔｃよシセレ３　
　フタ３５Ｖｉ、入力ＢＳ−Ｂ、會選択して出方Ｙ鴛〜
Ｙ４に出力している。今フリップ７ｐツブ８の出方は―
ｏ靜であるから、出力Ｙ、〜ｙ４Ｆｉ＠ｏｏｏｏ”であ
る、メモリ１１は、次の書込みパルスによって、上記論
理”ｏｏｏｏ”を書き込む。一方メモリ４が１４′″減
算されて＠０″となシ（同図（ｆ））、キャリ信号１１
５を出す（同図（ｅ））。これＫよりＸ、＝Ｏとなシ、
Ｘ。

も０であるから、ｚ、＝　ｏ　、　ｚ、＝　ｏとなり（
同図（１）、す））、また、符号解読回路２は次の解読
動作を開始する。符号解読回路２が、１ラインの終り【
示すＦＩＯＬ符号を解読すると、第２図（ｂｌに示すよ
うな１ライン終了信号１２１をタイミングパルス発生器
９に送出し、ｌラインの復号を終了する。

その後、タイミングパルス発生器９は簀びラインスター
トパルスを発生し、上述と同様に次のラインの解読およ
び復号が行なわれる。

以上の動作を要約すると、符号解読回路２が圧縮符号を
解読して、ラン長を表わす２進データを出力し、該２進
データを）位２ビット（メモリ１１への同時書込みビッ
ト数ｎが４ビツトのとき）と上位ビットに分１て、それ
ぞれカウンタ３および４ＫＯ−ドする。そして、カウン
タ３のカウント値が′″０”でないときつまりｎビット
未満の端数があって、カウンタ４の内容が″０′″であ
るときは、そのときのフリラグフロップ８の出力する（
白又黒を慈味する）′０”又は＠１”の論理をシフトレ
ジスタ３４に書き込ませる。シフトレジ×り３４に書き
込まれた白又は黒の情報数は、端数カウンタ３６でカウ
ントされ、またカウンタ３の内容はシフトレジスタ３４
への書込みごとに１減算される。シフトレジスタ３４の
保有する白黒↑＃報は信号済みデータでりって４未満の
端数でめる。そして、復＠開ナータが４ビット揃った特
産でセレクタ３５から出力されて、Ｉｄｉｌｉｌｉメモ
リｌｉｔこ４ビツト並列に書込まれる。同時に前記端数
レジスタ３６Ｆｉクリヤされる。端数レジスタ３６に端
数が残っているときは、カウンタ４の内容が１０″でな
いとき、すなわち信号すべきデータが路ビット以上あ゛
るときでも、１ビツトずつ復号して前記シフトレジスタ
に蓄積させ、信号済みデータが４ビット揃った時点で上
記同様にメモリ１１に並列に書き込ませる４、このとき
、カウンタ４の内容が＠Ｏ″でなければ、セレクタ３５
の８１〜Ｂ、入力を選択して引続きＩｄｉｌＩｆＯメモ
リ１１に４ビツト畳き込ませ、カウンタ４の内容が０に
なるまで同様に４ビツトずつまとめてメモリ１１に誉き
込ませる。カウンタ４の内容が０”になったあとは、カ
ウンタ３のカウント値が１０″になるまでシフトレジス
タ３４に書キ込み、カウンタ３の内容が１０″になると
カウンタ４からキャリ信号１１５を出力して符号解′ｖ
ＬＮ路へ送り、次の符号解読がなされる。

上述の制御は、論理回路３７の４人力Ｘ、〜為の論理組
合に従って、出力２．〜２．が決定されることによって
、ゲー）３８．３９が開閉され、また端数カウンタ３６
がクリヤされること等によって行なわれる。

すなわち、本実施例においては、４ビツト未満の端数の
復号済みデータはシフトレジスタ３４に蓄積しておいて
、次の復号データが退加さｎて４ピツ）Ｋなった時点で
同時に画面メモリに誉き込み、４ビツト未満の端数の信
号データがないときは、４ビツトずつまとめて復号して
メモリに書き込む（ただし復号すべきデータが４ビツト
未満のときは１ビツトずつ復号して前記シフトレジスタ
へ蓄積する）から、すべてＯ復号データをシリアルに１
ビツトずつメモリに書き込む従来方式に比して格段に高
速で復号することができる効果がある。

なお、上述の実施例では、簡単の九め画面メモ゛す１１
への直列書込み数路を４ビツトとしてｉｔ＃ｉしたが、
実際にはルーＳａＷが適当である。この場合はカウンタ
３および端数カウンタ３６Ｆｉ３ビツトカウンタであり
、シフトレジスタ３４．セレクタ３５．論理回路３７等
もそれに対応させて構成される。

本発明において、襲寓８とした場合、前述の第２表階の
復号化の時間Ｔ、は次のようになる。ル＝８であるから
端数の平均値は４である。今平均ラン長を５６ビツトと
すれば、８Ｘ６＝４８ビツトの前後に平均４ビツトずつ
の端数データがある。

促って、１ラン長５６ビツトのデータ復号に、４＋６＋
４＝１４クロツクを要することになる。換目すれば１ク
ロツクで平均４データずつ発生することができる。今ク
ロック周波数をｌθメガヘルツとするとＴ、　−０，１
秒とすることが司Ｉｉ巨でめる。

以上のように、本発明においては、ランレングス符号化
された圧縮データを符号解読回路で個々のラン長を表わ
す？進データに解読し、該ラン長を路ビット単位のラン
長と謁未溝の端数とに分けてそれぞれカウンタにロード
し、復号済みデータの端数分を記憶するためのシフトレ
ジスタを備えて、端数の復号データは該シフトレジスタ
に一旦格納しておき、該シフトレジスタに端数の復号デ
ータが格納されていないときに、復号すべきデータがル
ビット以上でるるときは自又は黒の情報を路ビットずつ
まとめてメモリに書き込ませ、それ以外のときは１ビツ
トずつ復号して前記シフトレジスタに蓄積させて復号デ
ータが路ビット［つた時点で旙ビット並列Ｋｍ面メモリ
に誉き込ませるように構成したから、復号ビット数の前
後の端数以外は１クロツクで路ビットずつ復号され、前
後の熾数＃ｉｌクロックで１ビツトずつ復号することが
できる。従って、前記符号解読回路の出力値の示す数の
復号データを１ビツトずつ発生させる従来のランレング
ス復号化装置に比して、格段に一連に復号することが可
能である。なお、上記復号は、高価な超高速の回路素子
を使用しないから安価に提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例の動作を説明するための主要各部の信号又は
記憶内容を示すタイムチャートでおる、図に紛いて、１・・・メモリ、２・・・符号解読回路、
３・・を位カウンタ、４・・・上位カウンタ、５，３０
゜３３・・・インバータ、８・・・フリップフロップ、
９・・・タイミングパルス発生器、１１・・・−面メモ
リ、３１．３２・・・オア回路、３４・・・シフトレジ
スタ、３５・・・セレクタ、３６・・・端数カウンタ、
３７・・・論理回路、３８．３９・・・ゲート、１１４
・−・ロードパルス、１１５・・・キャリ信号、１１９
・・・クロックパルス、１２０・・・ラインスタートパ
ルス、１２１・・・ｌライン終了信号。

Claims

【特許請求の範囲】

シンレングス符号化されたデータ列を解読して個々のラ
ン長を表わす２進データを順次出力する付号解胱回路を
備えて、該符号解読回路の出力値の下すビット数の白又
は黒信号を復号して逐次画面メ七りに蓄積させるランレ
ングス復号化鉄量にνいて、前６Ａ２符号解読回路出力
値の農（２以上の幀級）未満の端数がセットされる下位
カウンタと、上位置がセットされる上位カウンタと、前
記ルビット木満の端数の復号データを記憶させるための
／フトレジスタと、該シフトレジスタに格納されている
復号所みデータの数をカウントする端数カウンタと、１
ラン長ごとに出力を反転するフリツノフロップと、前記
シフトレジスタの出力および上記フリップフロップ出力
を入力する２％ビット人カルビット出力のセレクタと、
該セレクタの鶏ビット出力を並列に資き込む画面メモリ
と、前６己上位カウンタの出力状態および前記端数カウ
ンタの出力状態を入力して一定の論理式による出力によ
り前記シフトレジスタのシフト動作および前記メモリの
書込みを制御しかつ前記下位カウンタおよび上位カウン
タのカウント１ｌｉｌＪ（ｉｌｌならびに前記端数カウ
ンタのクリヤ等を行なう論理回路とを備えて、復号済み
データにルビット未満の端数がなく復号すべきデータが
ルビット以上のときはルビソトずつまとめて復号データ
を前記メモリに曹き込み、上記以外のときは１ビツトず
つ複合して前記シフトレジスタに蓄積させ復号済みデー
タがルビット揃った時点で前記メモリに並列に壷き込む
ことを特徴とするランレングス仮号化装ｗ、。