JPS60502080A - ランレングスコ−ディングのためのファクシミリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ランレンツ”スコーーインノ゛のた　のファクシ≧１この発明はファクシミリ装 置に関するものであり、特に、２進的にディジタル化された画情報をランレング スコードヘコート化するための電子装置に関するものである。

発明の背景 ファクシミリは、画情報、特に文書の画情報が走査され、電子的に伝送され、受 信され、かつ遠隔地で再生されるシステムである。ディジタルファクシミリシス テムでは、文書の１頁が小さな領域または画素の格子に分割される。画素の゛色 ″′に依存して、すなわち、その領域が黒か否かによって、画素が１″または′ Ｏ″の電気的な情報ビットにディジタル化される。各領域が十分に小さければ、 その格子の解像度は十分に優れており、画および文書情報が正しく伝送されるこ とができる。成る国際規格はＡ４サイズの文書、すなわち、２１０’ｍｍ幅で２ ９７ｍｍ長さのシートを、水平方向に１ｍｍ当たり８画素（またはそのシートを 横切２て１７２８＞および垂直方向に１ｍｍ当たり３．８画素の画素密度に分割 する。

ファクシミリシステムは線ごとに電気光学装置で文書を走査して伝送のための電 気的なデータを発生する。しかしながら、文書の１頁から発生されるデータの量 は非常に大′きい。たとえば、Ａ４サイズで上述した解像度のシートに対して、 約２００万ビツトの情報が伝送されかつ受信されるのに必要どされる。伝送時間 は長くかかり、応じてコストが高くなる。

それゆえに、情報を伝送する種々の方法がファクシミリ情報のより効率的でより 高速な伝送のために追及されて（１）る。１つのそのようなアプローチはランレ ングスコーディングである。ランレングスコーディングでは、情報の各走査ライ ンが色単位に細かく分けられ、それらは１つの色の隣接する画素の単位である。

この方法では、色単位の良さ、すなわち、画素、つまり白または黒、の数がコー ド化されて伝送される。実験的なデータから、特定のランレングスおよびそれら の色の発生する頻度が決定されてもよ（１゜たとえば、一般に白または黒のラン レングスは、おそらく文書に書込む部分となる黒の色単位よりも、文書に生じる 傾向が大きい。このような頻度の決定により、最も第６ｓ頻度で生じるこれらの 色単位が最も短いコードを有し、最小の頻度で生じる色単位が最長の］−ドを有 するように、１つのコードが作り出されることができる。これによって、ファク シミリデータは、スピードを増しコストを下げる最大効率で、伝送されることが できる。

１つのランレングスコードは、変形されたハフマン（Ｈｕｆｔｍａｎ）コードで あり、これは国際規格推奨のＣＣＩＴＴＴ、４の一部である。一般に、このコー ディング（よ元のデータ容量の５分の１から８分の１になった典型的な文書のデ ィジタル情報を含むことができる。ディジタルコーディング規格の説明のために 、プロシーディンゲス　オブ・ザ・ＩＦＥＥ、第６８巻第７号、１９８０年７月 の第８５４頁ないし８６７頁のアール・ハンターおよびエイ・エイチ・Ｄビンラ ンによる“国際ディジタルファクシミリコーディング規格″を参照されＩζい。

この文献はここに参照することによって援用する。国際規格推奨はまた、上述し たランレングスコーディングを含む２次元コーディング手順を呈示する。本件の 発明者はまたＣＣＩＴＴ　Ｔ、４推奨に基づいてコーディング方法および装置を 発明したλ′２次元ファクシミリコーディングのための方法および装置″という 名称の、本願出願人により同日付で提出された特許出願、アメリカ合衆国連続番 号第□を参照する。

ソリッドステート走査装置の開発もまた走査速度を増大し、それにより画素情報 光たり数ミリ秒から１ミリ秒の数分の１秒の走査時間が可能である。したがって 、最も最近のファクシミリ装置は、線ごとに高速電気−光学走査装置で文書を処 理しかつラインメモリへ、発生されたディジタル化されたデータを記憶する。こ れらのデータは、次いで、］−ド化され効率的な伝送のため圧縮される。

これまでは、ファクシミリ装置は、一般に、データをラインメモリから直列にロ ードしかつそのデータを直列にエンコードし、または圧縮する。ラインメモリデ ータを並列にロートする装置でも、色単位のランレングスをビットごとに逐次的 にカウントすることによって直列的に圧縮を行なう。このアプローチは高速ラン レングスコーディングに対する障害である。

他方、この発明は、画データがラインメモリから並列【こロードされかつ並列に エンコードされる装置である。クロック速度における増大を伴うことなく、先行 技術のものよりも、圧縮されたコードワードを発生するための時間を力λなり促 進する。この発明はランレングスデー夕をコード化するより高速でより経済的な 方法である。

先行技術は、ラインメモリからの走査されたデータを直列データに変更する必要 がある。別々のクロック信号で、走査されたデータにおける各色単位の走査され たデータのランレングスがカウントされる。たとえば、走査ライン当たり１７２ ８ヒツトを想定づると、少なくとも１７２８クロック信号が、１回の走査ライン における色単位のランレングスを決定するのに必要とされる。

それに対して、本願発明（よ、走査されたデータが直切１データに変換される必 要がない。むしろ、走査されたデータはラインメモリから入力レジスタへ並列に ロードさ１１　ｒ）Ｘつ各色単位のランレングスへ並列にコード化される。デー タを圧縮するためのクロックサイクルの数はそのデータにおける色単位の数に依 存し、データにおける画素信号の数に依存するものではない。１個の色単位のみ 、すなわち白または黒のみのラインにおいて、原理的には、データのランレング スを１サイクルで決定することができる。実際に、要求されるクロックサイクル の数もまた１回に処理されるべきビットの数に依存する。ピッ１〜数が８である と想定すると、１個の色単位のラインは２１６＜１７２８÷８）のクロックサイ クルで処理される。

データの８ヒツト当Ｉζす３個の色単位の平均値を有する典型的な走査線におい て、この発明はデータを、６４８（１７２８／８の３倍）クロックサイクルで圧 縮する。これは先行技術の設計により要求される１７２８サイクルよりもはるか に優れている。実用に際しては、効率における利点が優れている、なぜならばほ とんどの文書は８画素内では３個の色単位よりも少ない色単位を有するからであ る。

この発明はクロックサイクルタイムを増大することなく、先行技術装置よりもは るかに高速でデータを処理することができるので、近代的なＬＳＩ（大規模集積 回路）技術に対しても極めて適している。コードに集積化さ゛れた半導体製品の ファクシミリ装置の実現により、ファクシミリ装置の価格が下げられかつ一般に 装置の信頼性が増大される。

したがって、この発明は先行技術を越えて多数の利点を有する。

発明の概要 この発明は、ディジタル化された画データのラインにおける色単位のランレング スをコード化するためのファクシミリ、装置を提供することによってこれらの結 果を達成し、この発明のこのファクシミリ装置は、画データの連続するブロック に並列に応答してデータブロックにおける色単位のランレングスを発生づるため の手段と、発生手段に応答して１よりも多いデータブロックにおける色単位のラ ンレングスを発生するための結合手段と、発生手段と結合手段とに応答して予め 定められる］−１−で、ブロックに独立て色単位のランレングスを発生するため の第１のコード化手段とを有する。

結合手段は連続的なデータブロックにおける色単位の部分のランレングスを総和 することによって１よりも多いデータブロックにおける色単位のランレングスを 発生器る。

この発明の他の局面は画素のラインにおける色単位のランレングスをコード化す るためのファクシミリ装置であり、各々の画素は２逓信号にディジタル化されて おり、かつファクシミリ装置は制御信号を発生ずる制ｉ！ＩＩ論理を有する。

ファクシミリ装置は制御信号に応答して画素信号の連続するブロックを並列に受 信しかつ保持けるだめの第１のレジスタと、制御信号に応答しかつ第１のレジス タに結合されて、信号ブロックにおける各色単位のランレングスを表わす信号を 逐次的に発生するための手段とを有する。ファクシミリ装置はまた信号発生手段 に結合される第１の加算手段と、加算手段に結合されてそこから信号を保持しか つそこへ信号を通ずための第２のレジスタ手段とを有する。第２のレジスタ手段 は第１の加算手段とともに作動して、制御信号に応答して、最後と最初の色単位 の色が同じであることを条件として、第１の信号７１コツクにおける最後の色単 位のランレングスと、次に続く信号ブロックにおける最初の色単位のランレング スとを総和する。最後に、ファクシミリ装置は、制御信号に応答しかつ第２のレ ジスタ手段に結合されて、第２のレジスタ手段のランレングス信号から予め定め られるコードで色単位のランレングスをコード化するための第１のコード化手段 を有し、それによって色単位のランレングスは信号ブロックと無関係にコード化 される。

図面の簡単な説明 この発明のより良い理解は、次の図面および以下の詳細な説明を参照することに よって達成される。

第１図はこの発明の全体的なアーキテクチャを示す。

第２図は走査ラインの画素および対応するディジタル化された信号を図解的に示 す。この図面はまた、ディジタルデータが入力データとしてこの発明にどのよう に導入されるかを示す。

第３図は第１図に示すランレングス発生器ニレメン１〜の一実施例の構造を示す 。

第４図は第３図のランレングス発生エレメントの動作を示す。

第５図はこの発明の動作のフローチャートである。

第６図は第３図に示す累積されたランレングス発生器ユニットの詳細回路である 。

第７図および第８図は第６図における２個のＲＯＭのための入力〜出力テーブル を示す。

第９図は第６図に示す回路に用いられる代替の回路を示す。

第１０図は第６図に示す第２のＲＯＭに代わって用いられる他の代替の回路であ る。

第１１図は第１図に示すランレングス発生器エレメントの代替の実施例を示ず。

第１２図は第１１図に示すＲＯＭの出力信号の構成を示す。

第１３図は第１１図の回路の動作を示ず。

第１４図は第１図に示すランレングスロー１〜化エレメントの入力および出力ラ インの図である。

第１５図は色単位の非常に長いランレングスをコード化するための第１図のニレ メンｉ−に対する付加的な回路のための図である。

発明の実施例の詳細な説明 第１図は、ディジタル化された画情報がラインメモリ（図示せず）から受信され る、この発明の全体的なアーキテクチャを示す。この図面およびここに示される 他の図面において、括弧で囲まれた数字は種々の信号経路に近接して配置されて いる。これらの数字は゛″幅°′、または信＠軽路によって並列に運ばれる情報 のビット数を示す。

第２図はスタート点としての左側の画素１から、終端点としての右側の最後の画 素１７２８までの画情報の代表的なラインによって、ラインメモリのデータのソ ースを示す。

画情報は走査されてＯおよび１のデータにディジタル化され、０は白の画素を表 わし１は黒の画素を表わす。

最初の８個のディジタル化されたデータはデータブロック１の部分であり、次の ８個のはデータブロック２を形成し以下同様である。最後の８個はブロック２１ ６を形成する。見られ得るように、画データのこの類型的なラインは白および黒 の色単位の交互のシーケンスにより形成されており、第１の色単位は白であり、 ２個の単位が長く、第２の色単位は黒であり２個の単位が長く、第３は白で３個 であり、第４の色単位は黒であり２個で、第５の色単位は白であり１個であり、 第６の色単位は黒であり１個であり、第７は白で４個などである。第４の色単位 、すなわち黒で２個の単位が長いものは、データブロック１および２により分割 されそれによりこの色単位がランレングス１のデータブロック１における最後の 色単位、ランレングス１のデータブロック２における第１の色単位とに分けられ るということに気付くはずである。

画情報の下の次のライ〕は、同様に走査されかつディジタル化されて、処理およ び伝送のためラインメモリヘロードされる。これは、最後のラインの最終の色単 位までラインごとに続き、文書の１頁を完了する。

この発明は、データブロックがラインメモリを走査するデータブロックが第１図 の入力レジスタ１２へ入るのでディジタル化されたデータを処理する。データブ ロック（よ逐次的に、８−ビット幅のデータ経路４２を介してランレングス発生 器エレメント３０へ移動され、ランレングス発生器エレメント３０は、与えられ たデータブロックに対して、逐次的に、そのデータブロックにおける各色単位の ２進（直でランレングスを発生する。各色単位のランレングス信号は、ランレン グスコードレジスタ（ＲＬＣＲ）１４へ接続される加算器１３の１組の入力端子 によって受信され、レジスタ１４は加算器１３の動作の結果を記憶する。

通常の動作において、加算器１３はランレングスコードレジスタ１４において記 憶するためデータブロックの色単位のランレングス信号を通す。ランレングス信 号は、次（１で、レジスタ１４からデータ経路４６を介してランレングスコータ １５へ離され、コータ１５は、出力とじと特定のランレングスおよび邑のための 特定のコードワードを送る。

しかしながら、もし色単位がデータブロックにおける最後の色単位であれば、レ ジスタ１４はその内容を即座にコータ１５へ手離さない。入力レジスタ１２から の次のデータブロックがランレングス発生器３０ヘロードされる。次のデータブ ロックにおける第１の色単位のランレングスが、先行するデータブロックにおけ る最終の色単位と同じ色を有するということが決定されれば、２個の色単位が実 際に２個のデータブロック間で延びる１個の色単位である。最後の色単位のラン レングス信号が経路４５に沿って加算器１３の入力端子の第２の組へ送り戻され 、次のデータブロックの第１の色単位のランレングス信号が経路４３によって加 算器１３の第１の組の入力端子に現われる。加算の結果はランレングスコードレ ジスタ１４へ入れられる。たとえば、第２図のデータブロック１および２に対し ては、加算器１３は１′″および“１″を加えて第４の色単位のランレングスの ため”　２　”を得る。

次のデータブロックの第１の色単位が全体のデータブロックを横切って延びれば 、総和された結果は、第３のデータブロックが前の２個の色単位と同じ色として その第１の色単位を有しているということがわかれば、データ経路４５に沿って 加算器１３へ送り戻されるであろう。これは、データブロックの１つが第２の色 単位を有するまで、すなわち、多フロックの色単位が終わるまで続く。この点で 、ランレングスコータ１５が能動化され、ランレングスコードレジスタ１４の内 容がコート化されかつ出力データとして手離される。

第１図のエレメントの動作およびこれらの動作のタイミングは制御論理ユニット １６によって行なわれる。制御論理１６は一般化された制御ライン２０によって エレメントと通信しかつタイミングを合わすためライン２６上でクロック信号を 受信づる。以下の特定の回路において、これらの制御ラインが説明されかつ個別 に番号を付される。制御論理１６はプログラマブル論理アレイ（ＰＬ△）または リードオンリメモリ（ＲＯＭ）として実現され、かつ以下の詳細な説明に従って 当業者によって設定されることｈ＜できる。幾分具なる制御を必要とするこの発 明の１以上の実施例があるので、異なる制御論理は、参照数字１６にアルファベ ットのサフィックスを付すことによって区別する。

第３図は第１図のランレングス発生器エレメント３０の１つの形式のエレメント の詳細図である。第４図は第３図のエレメントの動作を示す。ランレングス発生 器３ＣＮよ８−ビット並列経路４２上で入力レジスタ１２からの内容を並列に受 信するエクスクル−シブＯＲ回路３３を有する。

制御論理１６Ａからの制御ライン２１上の信号に応答して、エクスクル−シブＯ Ｒブロック３３は入力レジスタ１２力１らの信号をそのまま通すかまたはそれら を反転させる。このデータは累積されたランレングス発生器（ＡＲＬＧ）３５に よって受信されて、データブロックにおける各制御ユニットの累積されたランレ ングスを発生する。累積され／こランレングスは特定の色単位と、そのデータブ ロックにおける他のすべての先行する色単位とのランレングスの総和である。

累積されたランレングス発生器３５は累積ランレングスレジスタ（ＡＲＬＲ）３ ６および加算器３８の入・力端子へ接続される。累積ランレングスレジスタ３６ の出力端子（ま３−ビット経路５６によって、２の補数ユニット３７の入力端子 へ接続され、かつフィードバック経路５７によって、発生器３５の他の絹の入力 端子へ接続される。同一の信号は経路５６および５７を進む。２の補数ユニット ３７の出力端子は経路５８によって加算器３８への第１の組の入力端子へ接続さ れる。

ランレングス発生器エレメント３０を通じての制御論理１６Δによる制御および タイミングは、邑フラグ制御ライン２１、他の信号制御ライン２３および２重制 御ライン２２．２８によって達成される。ライン２１上の制御信号は各クロック サイクルで”　１　”および”　ｏ　”の間を交互に代わって、エクスクル−シ ブＯＲユニット３３によって入力レジスタ１２におけるデータについての反転／ 通過機能を与える。発生器３５からのライン２３上の制御信号は、データブ１］ ツクの最終の色単位が処理されているとき制御１１論理１６△に知らせる。２重 制御ライン２２は発生器３５のタイミングおよび動作を制御する。同様に、レジ スタ３６のロードおよびクリア機能は２重ライン２８上の信号によって制御され る。制御論理１６Ａはまた２重制御ライン２５を有し、ランレングスコードレジ スタ１４および］−ダ１５に対する２重制御ライン２４をクリアしかつ能動化す る。ライン２４の一方は、］−ダ１５に、その入力端子のランレングス信号が白 か黒かどうかを知らせ、他方の制御ライン′はコーグ１５がその機能を行なうこ とができるようにする。

入力レジスタ１２への制御ライン２７上の信号によって、レジスタ１２はライン メモリからのデータ信号を１］−ト４−ることができる。

第３図のランレングス発生器３０の動作が第４図に示される。第４図において、 第１のデータブ［１ツクにおける色単位の各々のランレングスが４個のクロック サイクルで発生される一例が用いられる。ラインにおりる第１のデータブロック が処理されるべきであるので、第３図の累積ランレングスレジスタ３６および第 １図のランレングスコードレジスタ１４は、それぞれ制御ライン２８および２５ 上の信号によってクリアされかつＯ″にセットされる。その後で、レジスタ３６ はデータブロックにおける各制御ユニットの後でクリアされかつレジスタ１４は データラインの各色単位の後クリアされる。しかしながら、２個のクリア信号は 通常は一致しており、これは１個のデータブロックの終わりおよび次のブロック の始まりのときの場合ではない。レジスタ１４は、次のデータブロックが入力レ ジスタ１２にロードされかつそのブロックにおける第１の色単位の色が決定され た後まで、そのデータを保持しなければならない。

ディジタル化されたデータの各ラインのスタート点のため、制御論理１６Ａおよ び他の制御は、第１の色単位は白であるものと想定する。それゆえに、制御ライ ン２１上の色フラグ信号はＯで始まり、その後、各色単位およびクロックサイク ルごとに交互に代わる。第１のデータブロックにおける第１の色単位が黒であれ ば、“０パランレングスがコード化されかつ第１の色単位でランレングスとして 伝送される。

例におけるサイクル１において、第１のデータブロックが入力レジスタ１２ヘロ ードされた後、ライン２１上の色フラグ信号によるエクスクル−シブＯＲ回路３ ３はディジタル化された画素信号をそのまま累積ランレングス発生器３５へ通す 。累積ランレングス発生器３５は”　２　”の出力信号を２進値で発生する、な ぜならば第１の色単位は本当に白だからである。信号は累積ランレングスレジス タ３６へ進む。これはデータブロックが始まるときであるので、累積ランレング スレジスタ３６はクリアされておりがっ０である。

加算器３８は前の色単位の累積ランレングスを、データブロックにおける次の色 単位のランレングスから減算するように作動覆る。この態様で、次の色単位のラ ンレングスが得られる。したがって、累積ランレングス発生器３５おヨヒレシス タ３６の内容、すなわちサイクル１において“０″を受ける２の補数ユニット３ ７の出力信号に基づく加算器３８の動作により、”　２　”の１０進値が得られ る。

エレメント３０は第１のブロックにおける第１の色単位のランレングスを発生し ている。

サイクル２において、ライン２１上の色フラグ信号は交互に１に変わり、エクス クル−シブＯＲ回路３３は入力レジスタの内容を反転させる。累積ランレングス 発生器３５は゛４パの値を発生し、これはデータブロックにおける第２の色単位 の累積ランレングスである。累積ランレングスレジスタ３６はサイクル１から２ ″の値を保持し、これらの信号は２の補数回路３７によって作動され続ける。加 算器３〃ヤのように′４″がら“２″を減算して値”　２　”を得る。ランレン グスコードレジスタ１４はこの値をランレングス信号ダ１５へ送り続ける。

サイクル３はユニット３５により発生される゛７パの累積ランレングスを有し、 他方累積ランレングスレジスタ３６は前のサイクル２の累積ランレングスを保持 する。加算器３８はこれらの２つの数字間の差、ずなわら゛７′′マイナス″′ ４″すなわち′３”を発生ずる。この値ＩＩ　３　＋１はコーディングのためラ ンレングスレジスタ１４へ進む。

サイクル４において、値”　８　”は累積ランレングスレジスタ３５によって発 生される。累積ランレングスレジスタ３６はサイクル３からの′″７′′の値を 含み、かつそれゆえに、加算器３８＜”８”マイナスパフ”′）は１″の値を発 生する。ランレングスコードレジスタ１４は、先のサイクル１−３に対して、信 号を」−グ１５へ子離しているが、”　１　”のこの値を記憶する。

制御論理１６Ａは、サイクル４が、単に発生器３５の最も高いオーダの出力ライ ン０３にプぎない、制御ライン２３によるデータブロックにおける最後の色単位 を含むということを決定覆る。値”　８　”に達すると、Ｏ８は１てなければな らない。その場合、制御論理１６△は、前のサイクルにおい−Ｃなされ−Ｃいた ようにレジスタ１４をクリアせず、またはデコーダ１５をも能動化しない。

代わりに、制御論理１６Ａはライン２７上の制御信号を入力レジスタ１２へ送り 、かつ次のデータブロックは入力レジスタ１２ヘロートされて完全に再度このブ ロックにおける色単位のランレングスを発生するプロセスを開始づ−る。

ライン２１上の色フラグ信号はこのとき変更されない。第４図に４３いて、第２ のデータブロックの第１の色単位のための第１のサイクルはサイクル１′として 示される。累積ランレングスレジスタ３５は１″の値を発生し、他方累積ランレ ングスレジスタ３６は”　ｏ　”の値ヘリセットされている。加算器３８は“１ ″の差を発生する。しかしながら、この第１の色単位は前のデータプロッタの最 後の色単位と同じ色、ずなわら黒を有する。それゆえに、２個のランレングスは 加算器１４によって総和され、入力経路４３上のサイクル１−に対しては”　１ 　”であり、フィードバック経路４５上のサイクル４に対しては′１″であり、 かつその結果”　２　”は、コーグ１４へ送られる前にランレングスレジスタ１ ４ヘロードされる。もしこの第１の色単位が白であったならば、ＩＩ　Ｏ１１の 値がレジスタ１４ヘロードするためレジスタ３５に値を加算するように発生され たであろう。

このように、ブロック３０はこれらのデータブロックの各々において色単位のラ ンレングスを発生する。

上で議論したランレングス発生器３０を備えた第１図において図解された全体シ ステムの動作のフローチャー１〜が第５図に詳細に示される。

第６図において、累積ランレングス発生器３５の回路インプリメンテーションが 示される。この回路は１個のＲＯＭ５０．５１を有し、これらはＯＲグー１〜５ ３１−５３７およびＡＮＤゲート５２１−５２７によって相互接続される。ＲＯ Ｍ５０．５１は制御ライン２２Ａ上の信号によって能動化される。回路は、エク スクル−シブＯＲエレメント３３からＩＯ，１？で示される入力信号を受ける。

ＲＯＭ　５０は、入力として、第３図に示されるフィードバック経路５７上のＢ ｏ−８２信号を受ける。これらの信号は、累積ランレングスレジスタ３６に記憶 される、先の色単位の累積ランレングスに対応覆る。第７図の入力−出力テーブ ルに従ってかつこれらの入力信号ＢｏＢ、に応答してセットされるＲＯＭ５０は 、入力信号ｌ０−１７のためのマスクを形成する信号を発生する。

レジスタ３６が空、すなわち、Ｏ”であるとき、ＲＯＭ５０の出力信号Ｇ、’Ｇ ７によって、ＡＮＤゲート５２１−５２７のすべてが゛′１″１″号を発生する １−とが−Ｃきるようにすることができる。入力端子上の１の人力信号は、その オーダの出力端子およびより高いオーダの出力端子に”　１　”出力信号を発生 する。たとえば、もしＩ、がＩＩ　１　ＩＩであれば、△３−△７が１″である 。レジスタ３６が成る数字、たとえば３を含むとき、出力信号、Ａｏ−Ａ２信号 がＯである。最も低いオーダに現われるＲＯＭ５０からの１は、残りの出力信号 １．−Ｉ、がそのオーダの出力およびより高いオーダの出力に゛１″信号を生じ るのを確実にする。

第４図の例のサイクル１に対して、ＡＮＤゲート６２１−５２７の各々は、ＲＯ Ｍ５０がら゛′１″１″備えた少なくとも１個の入力端子を有する。入力信号Ｉ ｏ　Ｉ７゜”　ＯＯ１１０００１”によって、ＯＲゲート５３１−５３７および ＡＮＤゲート５２１−５２７（７）出力信号ハ”　００１１１１１″′になる。

出力信号ＡＯＡ７は、したがって、それぞれ”００１１１１１１”および’００ １１１１１”である。

信号Ａｏ−Ａ７はＲＯＭ５１によって受信される。第８図における入力−出力テ ーブルに示されるように、ＲＯＭ５１は、入力信号△ｏ　Ａ　７における０の数 が出力信号０＋＋−０３に２進で現われるようにセットされる。この例において 、０ｏ−０，は”　００１０　”に等しい。第８図の逆順序付けされた２進出力 テーブルにおいて０１は０″てあり、０１は１″であり、０２はＩＩ　Ｏ１１で ありがっ０３はＯ″である。

第４図にａ５いて、サイクル２において、レジスタ３６は今ＩＩ　２１１または ２進値で“’００１０”の値を含む。経路５７は３個の低次ビットを発生器３５ へ運ぶので、ＲＯＭ５０は入力信号ＢＯＢ２として”　０１０　”を受（プる。

第６図のテーブルを参照することによって、入力信号のこの組合わせは、第１の ２個の出力信号Ｇ１．Ｇ２は”　ｏ　”であるのに対し、残りの出力信号Ｇ、− Ｇ、は１″であることを示す。同時に、エクスクル−シブＯＲブロック３３は、 第２の色単位、当初は黒、が白としてまたはＩ２およびＩ３上の“Ｏ″信号して 現われるように、入力レジスタ１２におけるすべての信号を反転させる。入力信 号Ｉ４が１°′であるので、ＯＲゲート５３４−５３７に対する出力信号のすべ ては′１″であり、他方、ＯＲゲート５３１−５３３のための出力信号はＯ″で ある。それゆえに、ＡＮＤゲート５２１−５２４のための出力信号はＯ″であり かつ残りのＡＮＤゲート５２５−５２７は１′°である。出力信号Ａｏ−八〇は ”　ｏ　”であり、信号Ａ４−Ａ。

は１′′である。第８図は、出力信号０ｏ−０３は０１ｏ　ｏ　”であること、 すなわちＲＯＭ５１’＼の入力として４個のＯがあるということを意味する。こ のような態様で、第６図に示す回路はデータブロック内での色単位の累積された ランレングスを発生する。

第６図に示す回路のいくつかの代替例が第９図に示されており、ＲＯＭ５０はレ ジスタ５２により置換えられている。レジスタ５２は累積ランレングスレジスタ ３６からのフィードバック信号を必要としない。代わりに、レジスタ５２はＡＮ Ｄゲート５２１−５２７から直接その入力信号をとる。レジスタ５２への１サイ クルにおける入力信号△０−Ａ６は次のサイクルでそれぞれのレジスタ５２の出 力信号Ｑ、−０７として現われる。制御ライン２２Ａ上の信号によってＡＯＡ？ 倍信号レジスタ５２へ導くのを可能にし、かつ前のＡｏ　Ａ？倍信号Ｑ、−０７ 出力信号として現われるのを可能にする。ライン２２Ｂ上の信号はレジスタ５２ をクリアする。

第１０図は第６図のＲＯＭ５１に代わるものを示す。第１０図の回路はエクスク ル−シブＯＲゲート５４１．５４７およびインバータ５４８を用いることによっ て組合わせ的論理を用いる。■タスクルーシブＯＲゲート５４１−５４７の出力 端子は、出力信号０ｏ−０３を発生ずるＯＲゲート５５０−５５２の入力端子を 形成する。Ｏ００出力信はインバータ５４８によって発生される。

第１図のランレングス発生器エレメント３０の他の実施例が第１１図に示される 。ＲＯＭ３１は、入力レジスタ１２から、入力信号Ｉｏ　Ｉ？、すなわちデータ ブロックの信号を受ける。ＲＯＭ３１は同時に５１個の信号を発生する。これら の信号は６個の信号からなる８グループ、ここではＯＡ　−ＯＨとして示すもの と、経路２００に沿って制御論理１６Ｂへ進む３個の制御信号Ｎｏ　Ｎ２とによ って形成される。各グループの信号０Ａ−ＯＨは信号１ｏ　−Ｉ７により表わさ れるデータブロックにおける８個の可能な色単位のうちの１つに対応する。

信号の各グループは特定の色単位の長さを示す信号ＲＯ−Ｒ，を有する。第５の 信号Ｗ／Ｂは、色単位が白か黒かどうかを示し、ｈｌつ、第６の信号Ｎ／６は特 定の色単位がそのデータブロックにおける最後の色単位であるかどうかを示す。

制御信号Ｎｏ−Ｎ２は、制御論理１６Ｂに対して、入力レジスタ１２からの特定 のデータブロックにおける色単位の実際の数を示す。第１２図はＲＯＭ３１の出 力信号の形態を示す。

制御論理はサフィックス゛Ｂパにより示されている、なぜならばそれは前に議論 した制御論理１６△とは異なって形成されなければならないからである。しかし ながら、第１図に開示されるシステムの動作はランレングス発生器３０のこの新 しい実施例の動作に合うように適当に変更された累積ランレングス発生器〈△Ｒ ＬＧ）３５および累積ランレングスレジスタ＜ＡＲＬＲ）３６を参照して、第５ 図のフロー′チャートによって示されると同じ方法で作動する。

このように適合させることは以下の説明によって明らかとなろう。

ＲＯＭ３１から、出力信号のグループは１．各色単位の４個のランレングス信号 Ｒｏ−Ｒ３がマルチプレクサ３２へ送られ他方インジケータ信号、Ｗ／Ｂおよび Ｎ／Ｌ、の各々が制御論理１６Ｂへデータ経路２０１−２０８上で送られるよう に、分割される。マルチプレクサ３２への制御ライン２０９上の制御信号によっ て各クロックサイクルで制御論理１６Ｂは、逐次的に、色単位の各々のランレン グス信号を選択して、加算器１３への経路４３上の出力信号として現われる。

第１３図は第１１図に示す実施例動作を示す。例のデータブロックにおける色単 位の数は４であり、それにゆえに信号グループ０Ａ−ＯＤのみが満たされる。信 号ＮＯ−Ｎ２は２進値で”　４　”を示す。ＯＡグループの信号は、第１の色単 位のランレングスが２進で”２”　（００１０”　）であり、色は白であり＜Ｗ ／Ｂ信号がＯ′′であり〉、かつＯＡ倍信号対応する色単位はデータブロックに 現われる最終色単位でない（Ｎ／Ｌ信号が１″である〉ことを示す。

第２および第３の色単位はグループＯＢおよびＯＣのための同様な信号を発生す る。

グループＯＤに対応覆る最後の色単位は’１”（２進で”０００１”）のランレ ングスを有し、黒色であり（Ｗ　、’Ｂ倍信号′１″である）、かつＮ／Ｌ信号 は、それがデータブロックの最後の色単位であるということを示す”　ｏ　”に 等しい。ＲＯＭ３１はまた制御経路２００上に’１００”を発生して、４個の色 単位がデータブロックにあるということを制御論理１６Ｂへ示す。

ライン２６上の各クロックサイクルでの制御１１論理１６Ｂは、マルチプレクサ ３２へ、３−ビット幅の制御経路２０９上に制御信号を送る。逐次的に、グルー プ０Ａ−ＯＢ。

ＱＣ，ＯＤのランレングス信号Ｐａ−Ｒ３４ｔ、各リーイクルごとに経路４３上 の出力信号として選ばれる。

さらに、制御論理１６Ｂは制御ライン２４および２５を有する。前に議論したよ うに、２個の制御論理ライン２４は、制御信号を運びランレングスコークＲＯＭ １５を能動化しかつこのＲＯＭ１５に、コード化されるべき色単位の白／黒状態 を知らせる。２個の制御ライン２５はランレングスコードレジスタ１４をロード しかつクリアする。このように、第１１図に示す実施例は、第３図に示す実施例 と同じ形式で、ランレングス発生器３０として作動する。しかしながら、第１１ 図の実施例の成る考察は、ＲＯＭが、１３にビット（２８アドレス×５１−ビッ トワード〉以上のメモリ空間を有しなければなｒうないＲＯＭ３１のために要求 されるということである。

第１４図は第１１図のランレングスコーク１５を概略的に示す。コーク１５は、 ＲＯＭとして示されるが、またプログラマブル論理アレイであってもよい。ＲＯ Ｍ１５への入力信号は、データラインにおける各色単位のランレングス信号であ る。これらのランレングス信号はランレングスコードレジスタ１４に保持される 。コータ１５はまたライン２４上の制御信号を受りて、コータ１５を能動化しか っ色単位はコーディングの目的のためどのような色かを決定づる。

第１４図のＲＯＭ１５の形態は先に議論したＣＣＩ王Ｔ］、４で推奨される規格 の変形されたハフマンコードのためのものである。色単位が０がら６３個の画素 のランレングスを有するために、対応する″終了コードワード″が発生される。

６４よりも大きいまたは６４に等しい色単位のために、″やり直しコードワード ″およびパ終了コード″が発生される。やり直しコードワードは６４の倍数でラ ンレングスを示し、これは、色単位ランレングスの実際のランレングスよりも小 さいがまたは等しい。終了コードワードはランレングスにおける差、これは０も 含むが、を運ぶ。

通常の規格では、変形されたハフマンコードは最大１７２Ｂのランレングスのや り直しコードワードを与える。より大きな用紙やより高い解像度のためには、変 形されたハフマンコードは２５６ｏまで拡大されたやり直しコードワードのため のテーブルを有する。

上述した装置において、０がら４０９５までのランレングスが、ＲＯＭ１５によ るコーディングのために可能である。このことは可能である、なぜならばランレ ングスコードレジスタ１／４は１２ビツト幅でありかつ対応するデータ経路’１ ．４，４５．および４６たがらである。以下に説明する変形例では、この発明は 適当に、そのような長いランレングスを処理するように適合される。

この変形例は、２５６０の画素よりも大きなランレングスのために、２５６０の ためのやり直しコードがコード化されるようなものである。残りのランレングス は−ｈｉｆｆｌした１対のコードワードによりコード化される。しかしながら、 残りのランレングスがなおも２６２３　（２５６０＋６３＞よりも大きければ、 ２５６０のための他のやり直しコードがコード化される。これは、残りのランレ ングスがやり直しコードワードおよび終了コートワードによってコード化される まで続く。

付加的な動作ステップが第５図に示される。これらのステップは点線６１で囲ま れている。余分なステップの配置が示されるとおりである。”　ＲＬ　ＣＲマイ ナス２５６０　”のステップを行なうために、より多くの回路が要求される。

これらが第１５図に示される。図面から明らかなように、これらのエレメントは 、ランレングス発生器３０と、加算器１３との間に挿入される。第１２図に示さ れるように、選択されたコードは、ランレングスコードのための国際規格に合う ように変形されたハフマンコードである。

他の変形例は、１２ビツトから、１６ビツトまでの、第１図のデータ経路４４． ４５．４６を増大させるべきでもよい。付加的な４個のビットは画情報の１本の ラインに対して１６倍以上の情報を与える。したがって、より高い解像度が達成 されかつ幅の広い文書が伝送されることができる。もちろん、コーグ１５および レジスタ１４が応じて増大されなければならない。

上述した装置に対する他の可能な変形は、データブロックにより多くのピットを 処理することができるように入力レジスタ１２をより幅広く作ることである。こ のような変更は、装置の他の部分のためより幅広い信号経路および増大された回 路を包含する。しかしながら、入力レジスタ１２をあまりに幅広く作ることに対 する配慮は、増大されたビット数を処理するためにさらに回路が必要であるとい うこと、およびこの発明により得られる利点が減少するということである。入力 レジスタが幅広くされれば、多数のより多くの色単位がより大きなデータブロッ クに現われるであろう。このことは、データを処理するためデータブロック当た りより多数のサイクルが必要であることを意味する。

前述の発明は特定の実施例に関して説明されたが、こｉ＋らの実施例は本願発明 を制限り−るために意図されたものではなく、むしろそれを明瞭にし説明するた めに意図されたものＣある。この発明の範囲は添付の請求の範囲から決定される べきものである。

Ｆ１ａ−５ ダ５ やす画しコートワード　ヤく了コードソートＦＩＧ、　／４

Claims (1)

1. 【特許請求の範囲】 １．　ディジタル化された画データのラインにおける色単位のランレングスをコ ード化するためのファクシミリ装置であって、 前記画データの連続するブロックに並列に応答してデータブロックにおける色単 位のランレングスを発生するための手段と、 前記発生手段に応答して１よりも多いデータブロックにおける色単位のランレン グスを発生するための結合手段と、前記発生手段および前記結合手段に応答して 、前記ブロックとは独立に、色単位のランレングスを予め定められるコードで発 生するための第１のコード化手段とを備えた、ファクシミリ装置。 ２、　前記結合手段は、連続するデータブロックにおける前記色単位の部分のラ ンレングスを総和することによって、１以上のデータブロックにおける色単位の ランレングスを特徴する請求の範囲第１項の記載のファクシミリ装置。 ３、　前記結合手段は、第１のブロックにおける最後の色単位のランレングスと 、第２のブロックの最初の色単位のランレングスとを、前記最後および最初の色 単位の色が同じであることを条件として、総和することによって、少なくとも２ 個の連続するデータブロックにおける色単位のランレングスを発生ずる、請求の 範囲第１項記載のファクシミリ装置。 ４、　前記結合手段は、 前記発生手段に結合される加算手段と、前記加算手段に結合されて、前記第１の ブロックにおける前記最後の色単位のランレングスを保持するだめの手段とを備 え、 それによって前記加算手段は前記保持手段からの前記最後の色単位のランレング スと、前記発生手段からの前記第２のブロックにおける前記最初の色単位のラン レングスとを、前記最後および最初の色単位の色が同じであるという判断をした ときに総和する、請求の範囲第３項記載のファクシミリ装置。 ５、　前記発生手段は データブロックにおける各色単位のランレングスを並列に発生するための手段と 、 前記並列発生手段に結合されて前記色単位の前記ランレングスを逐次的に選択す るための手段とを備えた、請求の範囲第１項記載のファクシミリ装置。 ６、　前記並列コード化手段はＲＯＭを含む、請求の範囲第５項記載のファクシ ミリ装置。 ７、　前記発生手段は データブロックにおける各色単位の累積されたレングスを逐次的に発生するため の手段と、 前記逐次的発生手段に結合されて前記蓄積されたランレングスから各色単位のラ ンレングスを決定するための手段とを備えた、請求の範囲第１項記載のファクシ ミリ装置。 ８．　画素のラインにおける色単位のランレングスをコード化するためのファク シミリ装置であって、各画素は２進信号にディジタル化され、前記ファクシミリ 装置は制御信号を発生ずる制御論理を発生し、 前記制御信号に応答して前記画素信号の連続するブロックを並列に受信しかつ保 持するための第１のレジスタ手段と、 前記制御信号に応答しかつ前記第１のレジスタ手段に結合されて、信号ブロック におｔプる各色単位のランレングスを表わす信号を逐次的に発生ずる′ｌこめの 手段と、前記信号発生手段に結合されｇ第１の加算手段と、前記加算手段へ結合 されて、そこからの信号を保持しかつそこへ信号を通ずための第２のレジスタ手 段とを備え、前記第２のレジスタ手段は前記第１の加算手段とともに作動して、 第１の信号ブロックにおける最後の色単位のランレングスと、次の隣接する信号 ブロックにおける最初の色単位のランレングスとを、前記制御信号に応答して前 記最後Ｊ５よび最初の色単位の色が同じであることを条件として、総和し、かつ 前記制御信号に応答しかつ前記第２のレジスタ手段に結合されて１、前記第２の レジスタ手段のランレングス信号から予め定められるコードで前記色単位のラン レングスをコード化するための第１のコード化手段をさらに備え、それによって 、前記色単位のランレングスが前記信号ブロックと無関係にコード化される、フ ァクシミリ装置。 ９、　前記ランレングス信号発生手段は、前記第１の１ノジスタ手段に結合され て、信号ブロックにおける各色単位のランレングス信号を並列に発生するための ＲＯＭと、 制御信号に応答しかつ前記ＲＯＭに結合されて、前記色単位のランレングス信号 を逐次的に選択するだめのマルチプレクサ手段とを備えた、請求の範囲第８項記 載のファクシミリ装置。 １０、前記ランレングス信号発生手段は、前記制御信号に応答しかつ前記第１の レジスタ手段に結合されて、ブロックの色単位の累積されたランレングスを表わ す信号を逐次的“に発生するためあ手段と、前記累積されたランレングス信号発 生手段に結合されて、前記累積されたランレングス信号に対応する前記色単位の ランレングスを表わＪ信号を発生するための手段とを備えた、請求の範囲第８項 記載のファクシミリ装置。 １１、　前記累積されたランレングス発生手段は、第１の色単位のランレングス を表わす第１の信号に応答して、前記第１の色単位のランレングスを表わす第２ の信号を発生するための手段と、 前記第１のレジスタ手段と前記第２の信号発生手段とに結合されて、前記第１の 色単位の次に続く色単位のランレングスを表わす信号を発生するための論理手段 と、前記論理手段に結合されて、前記次に続く色単位の前記累積されたランレン グス信号を発生するための手段とを備えた、請求の範囲第１０項記載のファクシ ミリ装置。 １２、　前記第１の色単位のランレングスを表わす前記第２の信号と、前記次の 連続する色単位のランレングスを示す前記信号は７およびＯのユニットの形式で あり、１およびＯの数は色単位の累積されたランレングスを示す、請求の範囲第 １１項記載のファクシミリ装置。 １３、　前記第２の信号発生手段は、前記制御信号に応答しかつ前記論理手段に 結合されるレジスタを備−え、前記レジスタは前記論理手段への入力信号として 色単位のための前記論理手段により発生される信号を保持して次の連続の色単位 のための信号を発生ずるような態様で、前記制御信号に応答しかつ前記論理手段 に結合される、請求の範囲第１２項記載のファクシミリ装置。 １４、　第２の信号発生手段は、前記制御信号に応答しかっ色単位の累積された ランレングス信号に応答して前記論理手段のための前記第２の信号を発生するた めのＲＯＭを含む、請求の範囲第１２項記載のファクシミリ装置。 １５、　前記ランレングス信号発生手段は、前記累積ランレングス信号発生手段 に結合される第２の加算手段と、 前記制御信号に応答しかつ前記加算器および前記累積ランレングス信号発生手段 に結合される第３のレジスタ手段とをさらに備え、前記第３のレジスタ手段は前 記第２の加算手段への入力信号として第１の色単位のための累積されたランレン グス信号を保持するような態様で結合されており、前記第２の加算手段は、前記 次の連続Ｊる色単位のため累積ランレングス信号発生手段からの累積ランレング ス信号と、前記第１の色単位のため前記第３レジスタ手段からの累積ランレング ス信号とに応答して前記第１の色単位に対する次に続く色単位のためのランレン グス信号を特徴する請求の範囲第１０項記載のファクシミリ装置。 １６、　前記第３のレジスタ手段に結合ぎれて、前記第２の加算手段への前記入 力信号のため前記第３のレジスタ手段によって保持される前記信号の２の補数を 発生するための手段をさらに備えた、請求の範囲第１５項記載のファクシミリ装 置。