JP2752488B2 - ブロック内のデータのエンコードおよびデコードする方法ならびにこの方法を実行するエンコードおよびデコード装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、各々が最大ｎビットからなる固定数のデー
タ語から構成されているブロックにデータをエンコード
およびデコードする方法ならびにこの方法を実行するエ
ンコード装置およびデコード装置に関する。

ブロックは、例えば、コサイン変換による一連のイメ
ージのエンコードの結果としての８×８または16×16コ
サイン変換係数の表でありうる。そのような表は多数の
ゼロ係数から成っている。ノンゼロ係数は、係数の絶対
値の関数として減少する出現の確率をもっている。従来
は、これらの係数は、短いコード語で出現の確率の高い
係数を表すハフマン・エンコードなどの可変長エンコー
ドを用いてエンコードされた。ハフマン・エンコード
は、最も頻度の高い値の出現確率と最も頻度の低い値の
出現確率の間の差が大きい場合に効率がよい。しかし、
一方において、この方式のエンコードは出現確率の差が
あまりない語のエンコードには効率がよくない。

可変長エンコードの他の方式が、1986年４月２日から
４日の日本の東京でのピクチャー・コーディング・シン
ポジウムPCS86の148頁から149頁に記述されている。そ
の方式は下記の通りである。

−ｉ個の有効ビットをもつすべての語をグループにし
たNo.iクラス（ｉ＝１からｎまで）に語を分類すること
により各ブロックを構成する一連のデータ語の編成。

−ｉ＝１からｎまでの各No.iクラスのノンゼロ値の語
の連続的な転送。この場合、最上位のビットの転送は削
除し、各転送語はそのブロック内の語の位置をマークす
るアドレスをともなっている。このアドレスは、エンコ
ードされる語の絶対アドレスから、同じクラスにエンコ
ードされる語として先にエンコードされた最後の語の絶
対アドレスを差し引くことによって計算された相対アド
レスである。ついで、この相対アドレスはハフマン・エ
ンコードによってエンコードされる。

ｉ＝１からｎまでの各No.iクラスおよび各転送データ
語のためのデコードは、 −最上位のビットの再構成すること。

−各転送データ語の絶対アドレスをエンコードされた
アドレスから引き出すこと。

および、このように再構成された転送語およびその絶
対アドレスから、なにも語が転送されていない絶対アド
レスへゼロ値の語を挿入することによってデータ語のブ
ロックを再構成することである。

本発明の目的は、転送データの量を更に減少させるた
めに、この既知の方法を改善するエンコードの方法を提
供することである。

本発明の目的は、既知の方法のごとく、相対アドレス
を計算することにより、ブロック内のデータ語の位置を
マークする絶対アドレスをエンコードし、さらに、この
相対アドレスを、それから相対アドレスの値より小さく
て、デコードの瞬間に転送しないで決定されうる数を差
し引くことによって減少することにある。

この方法の利点は、相対アドレスの値を減少すること
により転送されるデータの量が減少し、そのことが、従
来のテレビジョン・イメージに対してリアルタイムで動
作できる簡単な装置で実施できることである。この方法
で得られる平コード語の平均長は、転送されるデータ語
が分散した統計的分布をもつ場合の理論的最小数に近
い。

本発明によれば、ブロック内のデータのエンコードと
デコードの方法は、各ブロックは、最大ｎビットからな
る固定数のデータ語で構成されており、各ブロック中の
語の位置は、連続的値をもつ絶対アドレスと呼ばれる一
連のアドレスによりマークされている。エンコードは、 −ｉが１からｎまでのｎ個のNo.iクラス語を分類する
ことで、No.iクラスはｉ個の有効ビットをもつすべての
語をグループにしたものである。

−クラス毎に、絶対アドレスの増加の順序に従って、
ノンゼロ値をもつ語を転送し、最上位のビットの省くこ
とで、各語は可変長コードでエンコードされた転送アド
レスと呼ばれるアドレスをともなっている。

デコードは、 −クラス毎に、語およびその転送アドレスを記憶する
こと。

−各語の最上位のビットを再構成すること。

−各転送語の絶対アドレスをその転送アドレスから再
構成すること。

−語が転送されていない絶対アドレスにゼロ値の語を
挿入することによって、値と絶対アドレスが再構成され
た語を基にして、データ語を再構成すること。

また次のことを特長とする。

各転送アドレスを決定するために、エンコードでは、
エンコードされる語の絶対アドレスから、先に同じクラ
スでエンコードされている最後の語の絶対アドレスを差
し引くことによって、いわゆる相対アドレスを計算す
る。ついで、相対アドレスから、エンコードされる語と
先に同じクラスでエンコードされた最後の語の間でエン
コードされている語の数を差し引くことによって、転送
アドレスを計算する。

−また、転送アドレスを基にして各転送語の絶対アド
レスを再構成するために、デコード −ｉが１からｎまでのNo.iクラスでまだデコードされ
ていない最初の語用の仮定相対アドレスを、この語と一
緒に転送されたアドレスに、デコードされる語と先に同
じクラスでデコードされた最後の語との間でデコードさ
れ、また、デコードされる語のクラスの数以下の数をも
つクラスに属する語の数を加算することにより計算す
る。

−ついで、各クラスでまだデコードされていない最初
の語用の仮定絶対アドレスを、仮定相対アドレスおよび
先にその語と同じクラスでデコードされた最後の語の絶
対アドレスを加算することによって計算する。

−同じ最小絶対仮定アドレスをもつ数個の語がある場
合は、最小の数のクラスに対応する仮定絶対アドレスを
選択することにより、最小値をもつ仮定絶対アドレスを
選択する。選択されたアドレスは、対応語のデコードさ
れた絶対アドレスを構成する。

以下の説明と添付の図面によって本発明がよりよく理
解され、詳細が明らかになるであろう。

第１図は本発明の方法によってエンコードされる８×
８コサイン変換係数のブロックの一例を示す。

第２図はブロック中に、変換係数の位置をマークする
一連の連続絶対アドレスを定義する走査の順を示す。

第３図はブロック中の変換係数の絶対アドレスの表を
示す。

第４図はNo.1、No.2、No.3の３つのクラスの第１図中
の変換係数の分布を示す。

第５図はこの例における変換係数のエンコードの種々
のステップを示す。

第６図はこの例における変換係数のデコードの異なっ
たステップを示す。

第７図は、本発明によるエンコード装置の実施態様の
ブロックダイヤグラムを示す。

第８図は、本発明によるデコード装置の実施態様のブ
ロックダイヤグラムを示す。

第１図に示されているエンコードされるデータ語のブ
ロックは、８×８画素のブロックの変換でえられた８×
８コサイン変換係数のブロックである。ゼロ値はブラン
クで表されている。表の左上の係数はイメージの低空間
周波数に対応し、一方右下の係数は高空間周波数に対応
し一般にゼロ値である。係数は一次元の表のように連続
的に処理されることを可能にする前以て決められた走査
経路に沿って連続していると考えられる。係数の連続が
長いゼロ値の連続で終るように、走査経路は第２図で示
すようにジグザグの形になるようにする。

第３図は第１図の変換係数の絶対アドレスの表であ
り、第２図に示された走査順に走査されたものである。

この例では、エンコードされる語は３ビット最大であ
る。本発明の方法の第１段階は、係数を３クラスに分類
することである。すなわち、それぞれ、1,2,3の有効ビ
ットをもつ係数をグループにしたNo.1、No.2およびNo.3
のクラスに分類することである。これらの各クラスは、
８×８次元の表で表される。第４図のNo.1、No.2および
No.3のクラスが示されている。

ノンゼロ係数は数が増加する順に従ってクラス毎に転
送されるが、最上位のビットは、同一クラス内ではすべ
ての係数について同じであるので省略される。ノンゼロ
係数は転送されないので、転送される各係数の位置を示
すアドレスを転送する必要がある。転送されるデータを
少くするために、ハフマン・エンコードを用いてこのア
ドレスをエンコードすることが考えられる。しかし、ハ
フマン・エンコードを効率的にするために、絶対アドレ
スは、すべてが互いに異なっておりハフマン・エンコー
ドの効率の妨げになるので転送されてはならない。転送
される係数の絶対アドレスと先に転送されている係数の
絶対アドレスとの差を計算して得られた相対アドレス
は、考えている２つの係数がそのブロックの中で接近す
るので、小さくなる利点がある。しかし、転送されるデ
ータ量を減少するために、相対アドレスの値を減少する
ことによって、アドレスのエンコードをさらに改善する
ことは可能である。

このために、本発明の方法は、考えた瞬間と相対アド
レスを計算する基準としてアドレスが使われた係数がエ
ンコードされた瞬間との間、すなわち、エンコードされ
る係数として同じクラスの中に先にエンコードされた最
後の係数のエンコード後に、エンコードされる係数のク
ラスの数より少い数の他のすべてのクラスにエンコード
されている係数の数を相対アドレスから差し引くことに
よって、相対アドレスの値を減少させることである。

１つのクラスの係数がすべてエンコードされると、本
方法は、続けて次のクラスに属するノンゼロ値の係数の
エンコードを行う。この時クラスは増加する有効ビット
数の係数に対応する増加数の順に考えられる。この例の
説明で後にでてくるように、クラスの連続エンコードの
ためにこの優先順位をとることは、低い数のクラスが高
い数のクラスより、多くのノンゼロ係数を収容するので
相対アドレス値をより効果的に減少することができる。

第５図は、８×８係数のブロックのこの例のエンコー
ドを説明している。最小のラインは、第２図に示された
順に走査した場合の係数の連続とその各々の絶対アドレ
スを表している。第２のラインは、No.1クラスに属する
係数を示している。これらの係数は単一有効ビットであ
る。単一値だけが示されており、その値は001である。
第３のラインは、No.2クラスの係数である。第４のライ
ンは、No.3クラスの係数である。各係数の下に続けて示
してあるのは、その絶対アドレス値、同一クラスに先に
エンコードされた最後の係数に関する相対アドレス値、
および、最後が上述の相対アドレスをもとに計算された
転送アドレス値である。

点線の矢印は係数が連続的にエンコードされる順序を
表している。この順序は絶対アドレスの増加する順序に
対応している。絶対アドレス０、虚数は他の係数と同様
の計算方法で、１に等しい絶対アドレスをもつ係数のた
めの相対アドレスと転送アドレスを計算できるように追
加された。

クラスの構成によって、１つの係数は１つのクラスに
だけ属する。その他のクラスでは、同一の絶対アドレス
は１つの係数を含まない。

第５図において、点線の四角は、ノンゼロ係数が点線
の四角で示されているクラスの数より低い数のクラスに
あるという事実からえられる情報を表している。この情
報は各相対アドレス値の減少と、点線の四角で示されて
いるクラスの係数用に転送されたアドレスを得るのに使
われる。逆に、このデータは絶対アドレスを引き出す前
に転送されたアドレスから相対アドレスを検索するため
にデコードする時に使われる。

例えば、No.1クラスの絶対アドレス１に係数001があ
れば、No.2クラスおよびNo.3クラスの絶対アドレス１に
は係数が確実にないことが確認である。同様に、No.2ク
ラスの絶対アドレス３に係数010があれば、No.3クラス
の絶対アドレス３には、特に係数が確実にないことが確
認できる。同様に、No.1クラスの絶対アドレス５に係数
001があれば、No.2クラスおよびNo.3クラスの絶対アド
レス５には係数が確実にないことが確認できる。

これらの係数が存在しないことは、それらを転送しな
いでデコードすることによりわかる。本発明による方法
はこれらの重複データを利用する。例えば、No.3クラス
の絶対アドレス８へ係数100をエンコードする間は、前
以てこのクラスにエンコードされた他のノンゼロ係数が
ないので、この係数の相対アドレスも８に等しい。

この相対アドレスは、絶対アドレス０と絶対アドレス
８の間にこのNo.3クラスに３つの空のアドレスがあるこ
とがわかったときから、３つの点線の四角に対応する３
ユニットだけ減少できる。

ノンゼロ係数の転送アドレスをこのように計算できる
ようにするには、考えられた瞬間と先のノンゼロ係数が
同一クラスにエンコードされた瞬間との間に、考えたク
ラスの数より低い数のクラスにエンコードされたノンゼ
ロ係数の数を知る必要がある。本方法は、エンコードさ
れる次の係数の相対アドレスから差し引くことのできる
数を、No.2およびNo.3クラスの中でそれぞれに数える２
つの変数C2およびC3の値を考慮することにある。C2はノ
ンゼロ係数がNo.2クラスにエンコードされる毎にゼロに
リセットされ、またノンゼロ係数がNo.1クラスにエンコ
ードされる毎に増加するカウンタの内容である。C3はノ
ンゼロ係数がNo.3クラスにエンコードされる毎にゼロに
リセットされ、またノンゼロ係数がNo.1またはNo.2クラ
スにエンコードされる毎に単位づつ増加するカウンタの
内容である。原則としてNo.iクラスのカウンタは、No.i
クマラスのノンゼロ係数がエンコードされる毎にゼロに
リセットされ、ｉより厳密に小さい数のクラスの中の１
つにノンゼロ係数がエンコードされる毎に、単位づつ増
加する。当然、No.1クラスに対応する変数C1はない。な
ぜならば、１より小さい数をもったクラスはないからで
ある。さらに、No.1クラスでは、各転送アドレスは、そ
れに対応する相対アドレスに等しい。

第５図は各ノンゼロ係数が点線の矢印で表されている
経路に沿ってエンコードされる間のC2およびC3値の進展
を示している。例えば、C3の値は、絶対アドレス１にあ
り、No.1クラスに属する係数001のエンコードの間に増
加し、ついで、絶対アドレス３にあり、No.2クラスに属
する係数010のエンコードの間に増加し、さらに絶対ア
ドレス５にあり、No.1クラスに属する係数001のエンコ
ードの間に増加する。C3の値はC3の値３がこの係数で転
送アドレスを計算するのに使われた後、絶対アドレス８
にあり、No.3クラスに属する値100のエンコードの間に
ゼロにリセットされる。

No.iクラスにおいて、ノンゼロ係数が与えられたアド
レスであれば、厳密にｉより小さい数をもったクラスの
中のこれと同じアドレスには確かに係数がないことが結
論される。しかし、以下のデコードの説明で明らかにな
るように、デコードの瞬間には相対アドレスは転送アド
レスからは再構成されなかったので、相対アドレスの値
を減少するためにこの情報は使われない。

No.1クラスは最も高い出現の確率をもつ最低値001の
係数に対応する。クラスにNo.1、No.2、No.3の順に優先
権を与え、逆の順ではないという事実は変数Ciを高い値
にし、したがって、転送される情報量を減少させる転送
されたアドレスの値を多く減少させることができる。こ
のことは、第５図で明らかである。No.1クラスの係数は
No.2およびNo.3クラスの係数より数が多いのでその相対
アドレスおよび転送されたアドレスは少い。また、C2お
よびC3の値は比較的高く、図において点線の四角が多く
なっている。そしてNo.2およびNo.3クラスに対する転送
されたアドレスの値が減少する結果となっている。

この実行例において、転送アドレスは、転送される前
にハフマン・エンコードでエンコードされる。それらは
統計的に強く値１の附近にグループ化されており、効率
的なハフマン・エンコードを可能にしている。２つの分
離ブロックに対応する係数とアドレスは、係数とアドレ
スの正当な連結によって模倣されないようにえらばれた
ブロック間分離記号で分離されて転送される。

当然、別クラスに対応するエンコードされたデータ
は、デコードの時、異なったクラスに属する係数を区別
できるように分けられなければならない。本発明による
方法には２つの変った方法がある。第１の係数と各クラ
スのアドレスとともに、係数と転送されたアドレスの正
当な連結によって模倣されないようにえらばれたクラス
間の分離記号語を転送することであり、第２はハフマン
・コードによってエンコードすることである。第２の変
化させた方法によれば、後者は各クラスの係数とアドレ
スの前に、転送されたノンゼロ係数の数を与える２進語
を転送することである。

デコードの目的は、各係数の正確な値とその絶対アド
レスを返還することである。ノンゼロ係数の再構成は、
転送された値に追加有効ビットを付加すれば十分である
から非常に簡単である。一方、転送されたアドレスから
絶対アドレスを再構成することはより複雑である。これ
を以下に説明する。それは、転送された係数がデコード
されていない絶対アドレスにある係数のゼロ値を割り当
てることによってゼロ係数を再構成することである。

転送された係数は、絶対アドレスの増加の順、すなわ
ち、エンコードと同じ順にデコードされなければならな
い。しかし、絶対アドレスは、デコードの前には知られ
ていない。

特に、デコードされる最初の係数は、No.1クラスの最
初に転送されたものか、No.2クラスの最初に転送された
ものか、あるいは、No.3クラスの最初に転送されたもの
でありうる。

ノンゼロ係数のデコードとは、 −クラス毎に、転送されるにしたがって、係数および
転送される前のハフマン・エンコードの逆のデコードさ
れた転送アドレスを記憶すること。

−最上位ビットにより、各転送係数の正確な値を再構
成すること。

−各クラスにまだデコードされていない最初の係数に
対する仮定の相対アドレスを計算し、次に各クラスにま
だデコードされていない最初の係数に対する仮定の相対
アドレス、すなわち、仮定の絶対アドレスと関係のある
係数のクラスで先にデコードされた最後の係数の絶対ア
ドレスの合計に等しいものを計算し、そして、すべての
クラスに対して計算されたものの中から、最小値をもつ
仮定の絶対アドレスを確定絶対アドレスとすることによ
って、その転送アドレスから各転送語の絶対アドレスを
再構成することである。同じ値をもついくつかの仮定絶
対アドレスがある場合は、この方法は同じ仮定絶対アド
レスをもつ係数を含んでいるクラスの中から、最小の数
をもっているクラスの中から、最小の数をもっているク
ラスに対応する仮定絶対アドレスを選択する。

このように選択されたアドレスに対応する係数は最終
的にデコードされたと考えられ、選択されたアドレス
は、デコードされた係数のブロックの中でその絶対アド
レスを構成する。

第６図は、第１図で与えられたコサイン変換係数のブ
ロックの例のデコードに対して本発明による方法を実行
した場合を図解している。

この図は、それぞれNo.1、No.2およびNo.3クラスに属
する転送された係数に対応する３つの表から成ってい
る。これらの表は、各々再構成された係数のもとで、そ
の転送アドレスの値、最終的相対アドレスの値および最
終的絶対アドレスの値を示している。したがって、この
図は仮定の相対アドレスの値および絶対アドレスの増加
の順である、最初の係数の順を検索するためのデコード
の間に使われる仮定絶対アドレスの値を示すものではな
い。

係数のデコードの順は点線の矢印で表されている。こ
の図はまた、２つの値の進展を表している。すなわち、
Ｃ′２およびＣ′３はNo.2およびNo.3クラスに対応しC2
およびC3値のエンコード中の機能と似た機能をもってい
る。Ｃ′２値はNo.2クラスに属する転送係数がデコード
される毎にゼロにリセットされる。それはNo.1クラスの
係数がデコードされる毎に統一的に増加する。Ｃ′３値
はNo.3クラスに属する転送係数がデコードされる毎にゼ
ロにリセットされる。それは、No.1またはNo.2クラスに
属する転送係数がデコードされる毎に統一的に増加す
る。当然、Ｃ′２およびＣ′３値はブロックのデコード
開始時にゼロにリセットされる。

この例においては、最初にデコードは、仮定の相対ア
ドレスを計算し、ついでNo.1クラスに属する最初の転送
係数、No.2クラスに属する最初の転送係数およびNo.3ク
ラスに属する最初に転送係数それぞれのための仮定絶対
アドレスを計算することである。No.1クラスに属する最
初の転送係数の値は001でそのアドレスは１である。１
以下の数のクラスはないから、仮定相対アドレスは転送
アドレス１に等しい。仮定により、考えられた係数はN
o.1クラスの最初のものであるから、その仮定絶対アド
レスは、その仮定相対アドレス１に等しい。変数Ｃ′２
およびＣ′３はその時当初のゼロ値を保持している。

No.2クラスでは、最初の転送係数の値は010で、転送
アドレスは２である。変数Ｃ′２はゼロに初期設定され
ているので、仮定相対アドレスは、転送アドレス２に等
しい。仮定により、考えられた係数は、No.2クラスの最
初の転送係数であるから、その仮定絶対アドレスは、仮
定相対アドレス２に等しい。その時、変数Ｃ′３は、当
初のゼロ値を保持している。

No.3クラスでは、最初の転送係数の値は100で、その
転送アドレスは５である。変数Ｃ′３はゼロに初期設定
されているので、仮定相対アドレスは、転送アドレス５
に等しい。仮定により、考えられた係数は、No.3クラス
の最初の転送係数であるから、その仮定絶対アドレス
は、仮定相対アドレス５に等しい。デコードではついで
これらの３つの仮定絶対アドレスの中で最小のものを選
択する。最小のものは、１に等しく、値001の係数に対
応し、No.1クラスに属する。その仮定絶対アドレスは、
最終的なものとされる。この係数はデコードを完了した
と考えられて、この方法は、変数Ｃ′２およびＣ′３を
単位づつ増加する。

この方法は、ついでNo.1クラス、No.2クラスおよびN
o.3クラスでまだデコードされていない最初の転送係数
それぞれのための仮定相対アドレスまた仮定絶対アドレ
スを決定する。No.2クラスの最初の係数およびNo.3クラ
スの最初の係数の仮定相対アドレスおよび絶対アドレス
は、先に変数Ｃ′２およびＣ′３が増加していた時同じ
係数について計算したものと等しくないことに注目しな
ければならない。

No.1クラスでは、まだデコードされていない最初の転
送係数の値は001で、その転送アドレスは４である。No.
1クラスでは、相対アドレスは転送アドレスに等しいの
で、仮定相対アドレスは転送アドレス４に等しい。No.1
クラスにはすでにデコードされた係数があるので、仮定
絶対アドレスは５である。No.2クラスでは、まだデコー
ドされていない最初の転送係数の値は010で、その転送
アドレスは２である。変数Ｃ′２は１に等しいので、仮
定相対アドレスは３に等しい。No.2クラスには、まだデ
コードされた係数がないので、仮定絶対アドレスは３に
等しい。No.3クラスでは、まだデコードされていない最
初の転送係数の値は100で、その転送アドレスは５であ
る。変数Ｃ′３は１に等しいので、仮定相対アドレスは
６に等しい。No.3クラスで前もってデコードされた係数
はないので、仮定絶対アドレスは、仮定相対アドレス６
に等しい。

デコードはつぎにこれら３つの値、5,3および６の中
で最小の仮定絶対アドレスはどれかを決定する。最小の
仮定絶対アドレスをもった係数は、したがって、No.2ク
ラスに属する値010の係数である。その最終的絶対アド
レスはしたがって３に等しい。この方法は、最後に、変
数Ｃ′２をゼロに再初期設定し、変数Ｃ′３を値２を与
えて統一的に増加する。

この方法はついで、それぞれ、No.1クラス、No.2クラ
スおよびNo.3クラスにおいて、仮定相対アドレスおよび
までデコードされていない最初の転送係数のための仮定
絶対アドレスを決定する。No.1クラスでは、までデコー
ドされていない最初の転送係数の値は001で、その転送
アドレスは４である。No.1クラスにはすでにデコードさ
れた係数があるので、その仮定相対アドレスは４に等し
く、その仮定絶対アドレスは５に等しい。No.2クラスで
は、までデコードされていない最初の転送係数の値は01
1で、その転送アドレスは８である。変数Ｃ′２はゼロ
に等しいので、その仮定相対アドレスは８に等しく、N
o.2クラスにはすでにデコードされた係数があるので、
その仮定絶対アドレスは９に等しい。No.3クラスでは、
まだデコードされていない最初の転送係数の値は100
で、転送アドレスは５である。変数Ｃ′３は２に等しい
ので、その仮定相対アドレスは７に等しい。No.3クラス
には前もってデコードされた係数がないので、その仮定
絶対アドレスは７い等しい。

この方法はついで、5,9、および７の中でどれが最小
の仮定絶対アドレスかを決定する。保持される絶対アド
レスはしたがって５である。デコードされた係数はした
がって値001の係数でその最終的絶対アドレスは５で、N
o.1クラスに属する。変数Ｃ′２およびＣ′３はついで
統一的に増加され、それぞれ値１および３を仮定する。

この方法はついで、No.1クラス、No.2クラスおよびN
o.3クラスでそれぞれまだデコードされていない最初の
転送係数のための仮定相対アドレスおよび仮定絶対アド
レスを決定する。No.1クラスでは、まだデコードされて
いない最初の係数の値は001で、転送アドレスは５であ
る。その仮定相対アドレスはその転送アドレス５に等し
い。その仮定絶対アドレスは、先にNo.1クラスでデコー
ドされた係数が最終的絶対アドレス５であるので、10に
等しい。No.2クラスでは、まだデコードされていない最
初の係数の値は011で、転送アドレスは８である。変数
Ｃ′２は１に等しいので、その仮定相対アドレスは９に
等しい。その仮定絶対アドレスは12である。なぜなら先
にNo.2クラスでデコードされた係数の絶対アドレスが３
であるからである。No.3クラスでは、まだデコードされ
ていない最初の係数の値は100で、転送アドレスは５で
ある。変数Ｃ′３は３に等しいので、その仮定相対アド
レスは８に等しい。No.3クラスには先にデコードされた
係数がないので、その仮定絶対アドレスは８に等しい。
デコードはついで、10,12、および８の中から最も小さ
い仮定絶対アドレスを選択する。したがって、デコード
される係数は、値100の係数でその絶対アドレスは８
で、No.3クラスに属する。変数Ｃ′３はゼロに再初期設
定される。変数Ｃ′２は値１を保持する。

この方法はついで、No.1クラス、No.2クラスおよびN
o.3クラスでそれぞれまだデコードされていない最初の
係数のための仮定相対アドレスおよび仮定絶対アドレス
を計算する。No.1クラスでは、まだデコードされていな
い最初の係数の値は001で、転送アドレスは５である。
その仮定相対アドレスは、その転送アドレス５に等し
い。No.1クラスで先にデコードされた係数の最終絶対ア
ドレスは５であるので、その仮定絶対アドレスは10に等
しい。No.2クラスでは、まだデコードされていない最初
の係数の値は011で、転送アドレスは８である。変数
Ｃ′２の値は１であるので、その仮定相対アドレスは９
に等しい。先にデコードされた係数の最終絶対アドレス
は３であるので、その仮定絶対アドレスは12である。N
o.3クラスでは、まだデコードされていない最初の係数
の値は101で、転送アドレスは６である。変数Ｃ′３が
ゼロであるので、その仮定相対アドレスは６に等しい。
No.3クラス中の先の係数の確定絶対アドレスは８である
ので、その仮定絶対アドレスは14に等しい。

この方法はついで、10,12、および14の中で最小の仮
定絶対アドレスを決定する。デコードされる係数は、値
が001の係数で、その最終的絶対アドレスは10で、No.1
クラスに属している。変数Ｃ′２およびＣ′３は統一的
に増加され、それぞれ値２および１を仮定する。

ノンゼロ係数のデコードは、同様な方法で、どのクラ
スにもデコードされる係数がなくなるまで行われる。

第７図は、本発明の方法を実施するためのエンコード
装置の実施態様のブロックダイヤグラムである。この例
は下記のもので構成されている。

２つの入力接続 14および15−それぞれコサイン変換
係数の１連の値と１連の論理同期信号を受信する。

絶対アドレス・カウンタ １ クラス選択回路 ２ 最上位ビットを抑制するための装置 ３ シーケンサ ４ ３つのアドレス計算装置 ５、６、７ ノンゼロ係数メモリといわれるメモリ ８ 転送アドレスメモリといわれるメモリ ９ ハフマン・エンコーダ 10 分離記号発生器 11 並列／直列変換装置 12 エンコードされた一連の２進データを供給する出力接
続 13 入力接続14は、回路２の入力と装置３の入力に接続さ
れる。回路２の出力は、装置３の入力、シーケンス４の
入力、メモリ８とメモリ９に共通の書込アドレス入力の
２ビットに接続される。これらの２ビットはメモリ８中
のページ81,82または83およびメモリ９中のページ91,92
または93を選択する。メモリ８およびメモリ９は、それ
ぞれ３つの係数のクラスに対応する３つのページから成
立っている。入力接続15はカウンタ１およびシーケンサ
４の入力に接続される。カウンタ１の出力は、シーケン
サ４の入力およびアドレス計算装置5,6および７の各入
力に接続される。装置5,6および７の第１の出力は、そ
れぞれシーケンサ４の３つの入力に接続される。装置5,
6および７の第２の出力は、メモリ８およびメモリ９に
共通な書込アドレス入力に接続される。装置5,6および
７の第３の出力は、メモリ９のデータ入力に並列に接続
される。

シーケンサ４の第１の出力は、メモリ８およびメモリ
９に共通の読取アドレス入力に接続される。装置３の出
力はメモリ８のデータ入力に接続される。メモリ８の出
力は装置12の入力に接続される。メモリ９の出力はハフ
マン・エンコーダ10の入力に接続される。エンコーダ10
および分離記号発生器11の出力はそれぞれ装置12の２つ
の入力に接続される。装置12の出力はエンコード装置の
出力となり出力接続13に接続される。メモリ８およびメ
モリ９はシーケンサ４の出力に示されていないリンクに
よって接続されている書込制御入力および読取制御入力
をもっており、それらはクロック信号H5およびH6をそれ
ぞれ受けとる。

アドレス計算装置5,6および７は３つのクラスの係数
用の転送アドレスADTをそれぞれに計算することを意図
したものである。それらは、メモリ８およびメモリ９の
３ページのそれぞれの３ページのノンゼロ係数と転送ア
ドレス書込むためのP2、P2およびP1で示した書込アドレ
スをも計算する。これら３つの装置は、同じような方法
でつくられる。例えば、No.3クラスのアドレス計算用の
装置５は、メモリ・アドレスポインタ20、No.1およびN
o.2クラスでエンコードされた係数のカウンタ21、２つ
の減算器23と24、３つのレジスタ22、25および26とから
なっている。

装置５の入力は、レジスタ22のデータ入力と減算器23
の第１入力で構成されている。減算器23の第２入力は、
レジスタ22の出力に接続されている。減算器23の出力は
減算器24の第１入力に接続されている。減算器24の第２
入力は、カウンタ21の出力に接続されている。減算器24
の出力は、レジスタ26のデータ入力に接続されている。
レジスタ22にはシーケンサ４により供給される信号R3を
受けるゼロリセット入力およびシーケンサ４により供給
される信号H3を受けるクロック入力がある。カウンタ21
には、シーケンサ４により供給される信号R2を受けるゼ
ロリセット入力およびシーケンサ４の出力により供給さ
れるクロック信号H2を受けるクロック入力がある。

メモリアドレスポインタ20には、装置５の第１出力で
あり、またレジスタ25のデータ入力に接続されている出
力がある。レジスタ25の出力は、装置５の第２の出力で
ある。レジスタ26の出力は、装置５の第３の出力であ
る。レジスタ25および26は、シーケンサ４の出力により
供給されるクロック信号H4を受けるクロック入力を各々
もっており、また、シーケンサ４の出力により供給され
る妥当性検査信号VALを受ける妥当性検査入力を夫々も
っている。ポインタ20にはそれぞれにゼロリセット信号
R1およびクロック信号H1を受ける２つの制御入力があ
る。これらの信号はそれぞれシーケンサ４の２つの出力
によって供給される。シーケンサ４の出力とアドレス計
算装置5,6および７を構成する要素との接続は図に示さ
れていない。

シーケンサ４は、エンコード方法の一連のステップを
実行するようにエンコード装置のすべての要素を制御す
る。シーケンサ４は、入力接続15にあたえられる同期信
号を用いてエンコードされるようコサイン変換係数の到
着に同期している。この同期信号は、エンコードされる
各係数のパルスを含んでいる。それはまた、エンコード
される係数を数え、また入力接続14にあたえられる係数
の順序に対応して絶対アドレス値ADAを一連のものとす
るために絶対アドレスカウンタ１により利用される。各
絶対アドレス値ADAはアドレス計算装置5,6および７の入
力にあたえられる。装置５から７の中の１つは、転送ア
ドレス値ADTをADAの関数として決定するために、エンコ
ードされる係数のクラスに応じてシーケンサ４により制
御される。

エンコードされる各係数Ｋは、この係数の有効ビット
数を決定し、この有効ビット数を表現する２進語CLを供
給するためにクラス選択回路２にあたえられる。ゼロ係
数は虚のNo.0クラスに割り当てられ、CL値は０である。
２進語CLはアドレス計算装置5,6および７の中の１つを
検査するために、エンコードされる係数のクラスに対応
して、シーケンサ４に適用される。それはまた、メモリ
８のメモリの単１ページおよびメモリ９のメモリの単１
ページを検査するために、メモリ８および９の書込アド
レス入力にあたえられる。最後に、それは、エンコード
される係数Ｋを表現する２進語中の最上位ビットを除く
ために装置３の入力にあたえられる。

このように変更された２進語Ｋはメモリ８の中、すな
わち、CLにより選択されたページのシーケンサ４によっ
て検査されたアドレス計算装置により供給された書込ア
ドレスに記憶される。その転送アドレスADTは、同時に
メモリ９の中の同じアドレスに記憶される。

例えば、エンコードされる係数Ｋが３つの有効ビット
から成っている場合、シーケンサ４は値３の２進語を受
けとり、それがNo.3クラスに対応するアドレス計算装置
６を検査する。装置６は、メモリ８および９の書込アド
レス入力に２進語Ｋ′のメモリ８への書込および転送ア
ドレスADTのメモリ９への書込を可能にするアドレス補
数を供給する。書込みはシーケンサ４により供給される
クロック信号H6により制御される。書込アドレスは、メ
モリ８およびメモリ８の中のNo.3クラスに対応するメモ
リページ83中で占有されているメモリ位置の数を数える
ポインタ20によって決定される。ポインタ20はエンコー
ドされる係数の各ブロックの開始時にゼロリセット信号
R1により初期設定される。各書込中にそれは、クロック
信号H1により増加される。ポインタ20で数えられた値P3
は一方ではシーケンサ４の入力に供給され、また他の一
方ではレジスタ25の入力に供給される。それは、クロッ
ク信号H4の動作のもとでレジスタ25に記憶される。シー
ケンサ４は、レジスタ25の出力を検査して、メモリ８お
よびメモリ９へ書込アドレスを供給するために妥当性検
査信号VALを供給する。

レジスタ22および減算器23は、絶対アドレスADAから
相対アドレスADRを計算することを可能にする。レジス
タ22は、エンコードされる係数の各ブロックの開始時に
信号R3によりゼロにリセットされる。それは、先にエン
コードされまたNo.3クラスに属する係数の絶対アドレス
値を記憶する。シーケンサ４は、それをNo.3クラスに属
する各係数のエンコード操作の終りに、レジスタ22に記
憶されている値を復元するために信号H3とともに供給す
る。カウンタ21は、エンコードされる係数の各ブロック
の開始時およびNo.3クラスに属する各係数のエンコード
の終りに、信号R2によりゼロにリセットされる。それ
は、No.1クラスに属する係数あるいは、No.2クラスに属
する係数のエンコードの間に信号H2により単位づつ増加
される。このようにして、No.3クラスに属する先の係数
がエンコードされた時から、No.1およびNo.2クラスにエ
ンコードされた係数を数える変数C3の値を供給する。

減算器24は転送アドレスADTを供給するためADRとC3の
差を計算する。この値はクロック信号H4の動作のもとで
レジスタ26に記憶され、レジスタ26が妥当性検査信号VA
Lを受けた時メモリ９のデータ入力に供給される。転送
アドレス値は、シーケンサ４によって供給される書込制
御信号H6の動作のもとで、係数の切り捨てられた値Ｋ′
がメモリ８に記憶されると同時に、メモリ９に記憶され
る。

ノンゼロ係数は、前述のいかなる動作も起きない虚の
No.1クラスに属する。メモリ８および９には何も記憶さ
れない。

No.1クラス用のアドレス計算装置７は、変数C2および
C3に対応する変数C1の値が常にゼロであるため、カウン
タ21も減算器24も構成しない。

絶対アドレス値ADAが64になると、８×８係数のブロ
ックのすべての係数が処理されたことを意味する。値P
1、P2およびP3はその時、それぞれNo.1、No.2およびNo.
3のクラスの係数の数に等しくなっている。シーケンサ
４はADAの値が64に等しいことを検出し、各クラスの係
数の数P1、P2、P3を知る。そして、ノンゼロ係数を対応
する転送アドレスとともに転送するために、メモリ８お
よび９から一連の読取りを行うことを指令する。シーケ
ンサ４は、No.1クラスからNo.3クラスまで、クラス毎
に、メモリ８およびメモリ９からの読取りを制御する。
シーケンサ４は、No.1クラスに対応するページのアドレ
ス１からアドレスP1まで、No.2クラスに対応するページ
のアドレス１からアドレスP2まで、およびNo.3クラスに
対応するページのアドレス１からアドレスP3までの一連
の読取りアドレスを供給する。

各読取りは、シーケンサ４がメモリ８および９に供給
する読取りクロック信号H5により制御される。したがっ
て、メモリ８は装置12へ移動した最上位のビットをもつ
係数の値Ｋ′を供給する。メモリ９は転送アドレス値AD
Tをハフマン・エンコーダ10に供給する。分離記号発生
器11は各ブロックのエンコード開始時にブロック間分離
記号パターンを供給する。ついで、各クラスの係数およ
びアドレスの転送前にクラス間分離記号パターンを供給
する。装置12はこれらすべてのデータを直列の形で一定
速度で転送できる従来の並列／直列の変換装置である。
エンコーダ10、発生器11および装置12の実施態様は従来
のものであり、特殊技術の範囲内である。

第８図は本発明による方法の実施のためのデコード装
置の実施態様のブロックダイヤグラムである。この例は
下記のもので構成されている。

本発明の方法でエンコードされた一連のコサイン変換
係数、（転送された各係数は転送アドレスをともなって
おり、またブロック間分離記号およびクラス間分離記号
により分離されている）を直列の形で受け入れる入力接
続30, ハフマン・デコーダ 31, 最上位のビットの再構成用装置 32, 分離記号検出器 33, シーケンサ 34, ３セットのメモリ35,36および37、これらはそれぞれN
o.1,No.2およびNo.3クラスに対応する。

３つの仮定絶対アドレス計算装置38,39および40, アドレスとクラスの比較用回路 41, メモリ 42, ６つの入力と２つの出力のあるマルチプレクサ 43, デコード装置の出力を構成する出力接続 44, メモリ35,36および37のセットは、類似の構造であ
る。例えば、No.3クラス用のメモリ35のセットは、転送
アドレスメモリ60、転送係数メモリ61、メモリ60および
61の書込アドレス入力に接続された出力のある書込アド
レスポインタ62およびメモリ60および61の読取りアドレ
スに接続された出力のある読取りアドレスポインタ63と
から成っている。ポインタ62および63にはそれぞれ図示
されていない連結により、シーケンサ34の出力に接続さ
れているゼロリセット入力があって、制御信号R14およ
びR17をそれぞれ受信する。これらは、また、図示され
ていない連結によってシーケンサ34の出力に接続された
クロック入力があって、クロック信号H14およびH17をそ
れぞれ受信する。

ポインタ62および63の出力は、メモリ35のセットの中
の書込アドレスの値S3および読取りアドレスの値T3でそ
れぞれ供給するために図示されていない連結によってシ
ーケンサ34の２つの入力にそれぞれ接続されている。同
様にして、メモリ36のセットは、出力をこのメモリ36の
セットの中の書込アドレスの値S2および読取りアドレス
の値T2で供給するためにシーケンサ34の２つの入力に接
続されている。また、メモリ37のセットは、出力をこの
メモリ37のセットの中の書込アドレスの値S1および読取
りアドレスの値T1で供給するためにシーケンサ34の２つ
の入力に接続されている。

分離記号検出器33には、ブロック間分離記号を検出し
た時の論理信号とクラス間分離記号を検出した時の論理
信号で出力を供給するためにシーケンサ34の入力に接続
された出力がある。

デコーダ31、装置32および検出器33には、それぞれデ
コード装置の入力接続30に接続された入力がある。デコ
ーダ31には、メモリ60のデータ入力およびメモリ60と同
様のNo.2クラスとNo.1クラス用のメモリのデータ入力へ
接続された出力がある。デコーダ31は、受信するハフマ
ン・コード語に転送アドレスADTを供給する。装置32に
は、メモリ61のデータ入力およびメモリ61と同様のNo.2
クラスとNo.1クラス用のメモリのデータ入力に接続され
た出力がある。装置32はそれらに最上位のビットが再構
成された係数の値Ｋを供給する。メモリ60および61への
書込みは、シーケンサ34の出力から供給されるクロック
信号H9の制御のもとに同時に行われる。メモリ60および
61での読取りは、シーケンサ34の出力から供給されるク
ロック信号H10の制御のもとに同時に行われる。

メモリ36および37のセットは、同様な方法で、それぞ
れNo.2クラスに属する係数およびNo.1クラスに属する係
数用の書込クロック信号H17とH19および読取クロック信
号H18とH20によって制御される。

例えば、No.3クラスの係数の転送中に、転送アドレス
の値ADTおよび再構成された係数の値Ｋが転送されるに
つれて、それぞれメモリ60および61のクロック信号H14
で増加された書込アドレスポインタ62から供給されるア
ドレスS3に書込まれる。信号H14はシーケンサ34によっ
て、分離記号検出器33がNo.3クラスに対応するエンコー
ドされたデータの終りを検出するまで供給される。つい
で、シーケンサ34はNo.2クラスに対応するエンコードさ
れたデータを記憶するためにメモリ36のセットを制御す
る。ついで、No.1クラスに対応するエンコードされたデ
ータを記憶するためにメモリ37のセットを制御する。最
後に、検出器33がブロックに対応するエンコードされた
データの終りを検出し、実際のデコードが始まる。

装置38、39および40はそれぞれ、各クラスに転送され
た第１係数用の３つの仮定絶対アドレスADAH3、ADAH2お
よびADAH1を決定する。係数をデコードするために、シ
ーケンサ34は読取アドレスポインタ63およびそれに相応
するポインタの増加を制御しメモリ60と61および相応す
るメモリの読取りを制御する。各時点で、ポインタ63は
No.3クラスのまだデコードされていない第１係数が記憶
されているアドレスT3を表示する。ポインタ63は仮定絶
対アドレス値ADAH3が最終的絶対アドレスとして確認さ
れていない時は増加されていないので、次の係数のデコ
ードのためのまだデコードされていない同じ係数を意味
する同じ読取アドレス値T3を供給しつづける。

読取アドレス値T3が書込アドレスの最後の値S3になっ
た時、読取アドレス値T2が最後の書込アドレス値S2にな
った時および読取アドレス値T1が最後の書込アドレス値
S1になった時、シーケンサ34はポインタ63および相応す
るポインタをそれぞれ増加することを止める。記憶され
た係数がすべて実際にデコードされるとメモリ・セット
35から37は、係数の次のブロックをデコードするのに使
用できる。

メモリ60にはNo.3クラスの仮定絶対アドレス計算用の
装置38の入力に接続された出力がある。同様にして、N
o.2クラスおよびNo.1クラス用の相応するメモリの各々
にはそれぞれ装置39および40の入力に接続された出力が
ある。メモリ61の出力はマルチプレクサ43の入力に接続
されている。同様にして、No.2クラス用の相応するメモ
リの出力およびNo.1クラス用の相応するメモリの出力は
それぞれマルチプレクサ43の他の２つの入力に接続され
ている。マルチプレクサ43はこれら３つの出力から供給
される係数Ｋの値を選択して、メモリ42のデータ入力に
接続されている第１出力へ転送する。

No.3クラスの仮定絶対アドレス計算用の装置38は、デ
コードされた係数カンウタ50、２つの加算器51および5
2、レジスタ53から成っている。加算器51の第１入力は
装置38の入力に接続されている加算器51の第２入力はカ
ウンタ50の出力に接続されている。加算器52の第１入力
および第２入力は、それぞれ加算器51の出力およびレジ
スタ53の出力に接続されている。加算器52の出力は装置
38の出力とレジスタ53のデータ入力に接続されている。
カウンタ50には、各ブロックのデコード開始時とNo.3ク
ラスの係数がデコードされた時毎にシーケンサ34によっ
て供給される信号R15を受信するゼロリセット入力があ
る。カウンタ50の他の入力は、No.1およびNo.2クラスの
中の１つで、係数がデコードされる毎に、一単位づつそ
の内容を増加するために、シーケンサ34によって供給さ
れるクロック信号H15を受信する。

従ってカンウタ53は加算器51へ変数Ｃ′３の値を供給
する。加算器51は転送アドレス値ADTを受信する。加算
器51はついで仮定相対アドレス値ADRHを計算する。これ
は、先にNo.3クラスでデコードされた係数の最終的絶対
アドレスである絶対アドレス値ADADPに加算される。こ
のアドレスは、No.3クラスの係数用に計算された最終の
確定絶対アドレス値を記憶する機能をもつレジスタ53の
出力から供給される。レジスタ53は、各ブロックのデコ
ード開始時にシーケンサ34から供給される信号R16を受
信するゼロリセット入力および装置38から供給される仮
定絶対アドレスADAH3が最終的絶対アドレスとして確認
された時、シーケンサ34の出力から供給されるクロック
信号H16を受信するクロック入力とから成っている。

装置38の出力、装置39の相応する出力および装置40の
相応する出力は、それぞれマルチプレクサ43の３つの入
力に接続されている。マルチプレクサ43は、その３つの
入力の１つに送られてくる仮定絶対アドレス値をメモリ
42の書込アドレス入力に接続されている第２出力へ転送
する。装置38,39および40のこれらの３つの出力はコン
パレータ回路41の３つの入力にも接続されている。コン
パレータ回路41の出力はマルチプレクサ43の制御入力お
よびシーケンサ34の入力に接続されている。メモリ42の
出力はデコード装置の出力である出力接続44に接続され
ている。メモリ42は、さらに、それぞれ図示されていな
い連結によってシーケンサ34の４つの出力と接続してい
る、読取アドレス入力、読取クロック入力、書込クロッ
ク入力およびゼロリセット入力をもっている。

装置38,39および40は、それぞれに、仮定絶対アドレ
ス値ADAH3、ADAH2およびADAH1をコンパレータ回路41に
送る。これらの値は、仮定絶対アドレスが最小のクラス
の数を表す２進語Ｖをその出力に供給する回路41で比較
される。数個の仮定アドレスが等しい場合は、コンパレ
ータ41は等しい仮定絶対アドレスに対応するクラスの数
も比較する。かくして選択されたアドレスは確定絶対ア
ドレスを構成するのに妥当であるとされる。この２進語
は、仮定絶対アドレスおよびそのアドレスの妥当性を確
認されたクラスに対応する係数の値を転送するように、
マルチプレクサ43を制御する。マルチプレクサ43はつい
で、デコードされた係数の値Ｋおよび最終的絶対アドレ
ス値ADADをメモリ42に供給する。シーケンサ34は、係数
ＫをアドレスADADに記憶するためにアドレスADADの妥当
性確認後に信号H11をメモリ42の書込クロック入力に送
る。

メモリ42には、メモリ42のすべてのメモリ位置をゼロ
にリセットするために、各ブロックのエンコード開始時
にシーケンサ34から供給されるゼロリセット信号R8を受
信するゼロリセット入力がある。ゼロ係数は転送も、デ
コードもされないで、反対にゼロ値を含む対応メモリ位
置としてメモリ42中で再構成される。

ブロックのデコードの最後に、シーケンサ34は一連の
連続的読取アドレスをメモリ42の読取アドレス入力に供
給する。そして、エンコード装置の入力へ供給されてき
た順序で、ブロックの一連のコサイン変換係数を出力接
続44に返還するために、一連のクロック信号12を読取ク
ロック入力に供給する。

本発明の範囲は上述の装置の例に限定されない。多数
の変形したものが、この技術の範囲内に含まれている。
本発明によるエンコード方法の適用はイメージ圧縮の分
野に限定されない。この方法は、データ語のいかなる種
類のブロックにも適用でき、特に出現の確率が、Huff−
mannエンコードの有利な利用を可能にするような統計的
分布をもっていない場合に適用できる。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】ブロック中でデータをエンコードおよびデ
   コードする方法であって、各ブロックは、各々が最大ｎ
   ビットからなるデータ語の固定数により構成されてお
   り、また、各ブロックの語の位置が連続値をもつ絶対ア
   ドレスと呼ばれる一連のアドレスよりマークされてお
   り、前記エンコードが、 −ｉが１からｎまでのｎ個のNo.iクラスの語を分類する
   （ここでNo.iクラスとはｉ個の有効ビットをもつすべて
   の語をグループ化したものである）ことと、 −クラス毎に、絶対アドレスの増加の順序に従って、ノ
   ンゼロ値をもつ語を転送する（最上位のビットを省き、
   また各語は可変長コードでエンコードされた転送アドレ
   スと呼ばれるアドレスをともなっている）ことから成
   り、前記デコードが、 −クラス毎に、語およびその転送アドレスを記憶するこ
   とと、 −各語の最上位のビットを再構成することと、 −各転送語の絶対アドレスをその転送アドレスから再構
   成することと、 −語が転送されていない絶対アドレスにゼロ値の語を挿
   入することによって、値と絶対アドレスが再構成された
   語を基にして、データ語を再構成することと、 から成る方法において、 各転送アドレスを決定するために、前記エンコードが、
   エンコードされる語の絶対アドレスから、先に同じクラ
   スでエンコードされている最後の語の絶対アドレスを差
   し引くことによって、いわゆる相対アドレスを計算し、
   ついで、相対アドレスから、エンコードされる語と先に
   同じクラスでエンコードされた最後の語の間でエンコー
   ドされている語の数（Ci）を差し引くことによって、転
   送アドレスを計算し、 −かつ、転送アドレスを基にして各転送語の絶対アドレ
   スを再構成するために、デコードが、 −ｉが１からｎまでのNo.iクラスでまだデコードされて
   いない最初の語用の仮定相対アドレスを、この語と一緒
   に転送されたアドレスに、デコードされる語と先に同じ
   クラスでデコードされた最後の語との間でデコードさ
   れ、また、デコードされる語のクラスの数以下の数をも
   つクラスに属する語の数（Ｃ′ｉ）を加算することによ
   り計算することと、 −ついで、各クラスでまだデコードされていない最初の
   語用の仮定絶対アドレスを、仮定相対アドレスおよび先
   にその語と同じクラスでデコードされた最後の語の絶対
   アドレスを加算することによって計算することと、 −同じ最小絶対仮定アドレスをもつ数個の語がある場合
   は、最小の数のクラスに対応する仮定絶対アドレスを選
   択することにより、最小値をもつ仮定絶対アドレスを選
   択し、選択されたアドレスが、対応語のデコードされた
   絶対アドレスを構成することとから成ることを特徴とす
   る方法。
2. 【請求項２】特許請求の範囲１に記載した方法に於て、
   クラス毎にデータ語とそのアドレスを転送するために、
   データ語と２つの分離したクラスに対応するアドレスを
   分離し、データ語とアドレスのいかなる正当な連結によ
   っても模倣できない２進のクラス間分離記号語を各クラ
   スに転送することを特徴とする方法。
3. 【請求項３】特許請求の範囲１に記載した方法に於て、
   クラス毎にデータ語を転送するために、データ語と２つ
   の分離したクラスに対応するアドレスとを転送されるノ
   ンゼロ係数の数を示す２進語を各クラス用に転送するこ
   とにより区別することを特徴とする方法。
4. 【請求項４】特許請求の範囲１に記載された方法の実施
   のためにブロックのデータをエンコードするための装置
   に於て、各ブロックは、各々が最大ｎビットからなる一
   連のデータ語で構成されており、 −各語の有効ビット数を決定する手段（２）と、 −各メモリNo.i（81,82,83）にノンゼロ値をもちｉ個の
   有効ビットからなる語を記憶するためのｉが１からｎま
   での第１のｎ個のメモリNo.i（81,82,83）であって、前
   記の語が記憶される一方で最上位のビットを削除するメ
   モリと、 −ブロックの語の位置の関数として、各語用の絶対アド
   レスを計算する手段（１）と、 −ノンゼロ値をもつ各語の相対アドレスを、その絶対ア
   ドレスから、同じ第１メモリNo.i（81,82,83）に直前に
   記憶されている語の絶対アドレスを差し引くことによっ
   て計算する手段（22,23）と、 −第１メモリNo.i（81,82,83）のデータ語の最後の記憶
   以後、第１メモリNo.1からｉ−１（81,82,83）の各々に
   記憶されている語の数（Ci）を計算する手段（21）と、 −第１メモリNo.i（81,82,83）のデータ語の最後の記憶
   以後、第１メモリNo.1からｉ−１（81,82,83）に記憶さ
   れている語の数（Ci）を相対アドレスから差し引くこと
   によっていわゆる転送アドレスを計算する手段（24）
   と、 −第１メモリNo.1からｎまで（81,82,83）の中にそれぞ
   れ記憶されている語の相対アドレスを記憶するためのｉ
   ＝１からｎまでのｎ個の第２メモリNo.i（91,92,93）
   と、 −各語およびその相対アドレスを、第１および第２のメ
   モリ（81,82,83;91,92,93）からNo.1からｎの順序で連
   続的にそれぞれ読み取る手段（４）と、 −可変長コードに従って相対アドレスをエンコードする
   ことにより、語と相対アドレスを転送する手段（10から
   12）とより成る装置。
5. 【請求項５】特許請求の範囲１に記載された方法の実施
   のためにブロックのデータをデコードするための装置に
   於て、最上位のビットが削除されており、可変長コード
   に従ってエンコードされたいわゆる転送アドレスをとも
   ない、同数の有効ビットをもつすべての語をグループに
   することにより転送される一連のデータ語を受信し、 −エンコードされた相対アドレスの受信と可変長コード
   に従ってそれらのデコードのための手段（31）と、 −各転送語中の最上位のビットを再構成する手段（32）
   と、 −それぞれに、転送語およびその相対アドレスを記憶す
   るためのｎ個の第１およびｎ個の第２メモリ（60,6
   1）、（ここでｎは、語の有効ビットの最大数）であっ
   て、各第１メモリNo.i（60）はｉ個の有効ビットをもつ
   語を記憶しており、各第２メモリNo.i（61）がこれらの
   ｉ＝１からｎまでの語に対応する相対アドレスを記憶し
   ている第１および第２メモリと、 −ｉ＝１からｎまでの第１メモリNo.i（60）に関連した
   手段（38から40）であって、 −−第１メモリNo.i（60）の語の最後の読取以後、第１
   メモリNo.1からNo.i−１（60）で読取られた語の数
   （Ｃ′ｉ）を計数し、 −−まだ読取られていない第１語用の仮定相対アドレス
   を、第１メモリNo.i（60）の語の最後の読取以後、第１
   メモリNo.1からNo.i−１（60）で読取られた語の数を転
   送されたアドレスに加算することによって、ｉ＝１から
   ｎまでの各第１メモリNo.i（60）から計算する手段と、 −各第１メモリNo.i,i＝１からｎまで（60）のまだ読取
   られていない第１語のための仮定絶対アドレスを、仮定
   相対アドレスおよび先に第１メモリNo.i（60）から読取
   られた最後の語の絶対アドレスを加算することによって
   計算するための手段と、 −最小値に等しい仮定絶対アドレスをもつ数個の語があ
   る場合は、最小数をもつ第１メモリ（60）に対応するも
   のをできるだけ選ぶことによって前述の手段（38,40）
   で供給されたｎアドレスの中から、最小値をもつ仮定絶
   対アドレスである確立アドレスと呼ばれる絶対アドレス
   を選択する手段（41,42）と、 −−最終的絶対アドレスに対応する第１メモリ（60）か
   らこの最終的絶対アドレスに対応する語を読取り、それ
   を語のブロックを再構成するために絶対アドレスの増加
   する順序で第３メモリ（42）に記憶する手段（34）とよ
   り成る装置。