JPH0145793B2

JPH0145793B2 -

Info

Publication number: JPH0145793B2
Application number: JP57003403A
Authority: JP
Inventors: Kazumoto Iinuma
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-01-14
Filing date: 1982-01-14
Publication date: 1989-10-04
Also published as: JPS58121866A

Description

【発明の詳細な説明】本発明はランレングス符号化されたデータ列か
ら元のデータを復号するランレングス復号化装置
に関する。

ランレングス符号化は、フアクシミリ信号のデ
ータ圧縮をはじめ、種々のデータ圧縮に用いられ
ている。例えばフアクシミリの国際標準方式とし
て採用されているモデフアイド−ハフマン符号化
（MH符号）はその代表的なものである。

通常のフアクシミリでは、A4版の原稿を伝送
するのに30秒程度の時間がかかるため、復号にも
同程度の時間がかかつても問題はなく、復号化装
置は特に高速である必要はないが、ランレングス
符号化によつて圧縮したデータをメモリに記憶
し、これを必要に応じて復号化してテレビデイス
プレイに表示するような使い方をする場合には、
復号化に要する時間は短かいことが要請される。

次に、MH符号化されたA4原稿の圧縮データ
を0.1〜0.2秒で復号化することを目標として具体
例を考えて見る。１走査線の画素数は1728で、１
画面の走査線数は約2300であるから、総画素数は
約４メガビツトである。データ圧縮率が10である
場合は、圧縮データ数は0.4メガビツトとなる。
復号化のプロセスは、圧縮データをメモリから読
み出し解読して、個々の白又は黒のラン長を表わ
すデータに分離する第１段階と、ラン長を表わす
データから各画素の白黒に対応する復号データを
発生させる第２段階とから成る。動作クロツクの
周波数をｆメガヘルツとし、１クロツクで１デー
タずつ解読するとすれば、第１段階に要する時間
T₁は0.4／ｆ秒である。そして、１クロツクで１
画素の復号データを発生させれば第２段階に要す
る時間T₂は４／ｆ秒を要する。例えばクロツク
周波数ｆが10メガヘルツの場合T₁＝0.04秒、T₂
＝0.4秒となるから前記目標には到達しない。目
標値0.1秒に到達するためには、クロツク周波数
を40メガヘルツにする必要があり、特殊な超高速
の回路素子が必要となるため、装置が高価にな
る。

本発明の目的は、超高速の回転素子を用いない
で、高速の復号化を可能とするランレングス復号
化装置を提供することにある。

本発明の復号化装置は、ランレングス符号化さ
れたデータ列を解読して個々のラン長を表す２進
データを順次出力する符号解読回路と、該符号解
読回路の出力に送出されるラン長値に対応するビ
ツト数の白又は黒信号を復号して逐次画面メモリ
に蓄積させる回路手段とを備えたランレングス復
号化装置において、前記回路手段は、前記ラン長に示す並列のラン
長データとこのラン長の最大値に対応するビツト
数であつて白又は黒を表す同一内容の並列の復号
データとを一括して並列的に発生する手段と、前
記並列のラン長データおよび並列の復号データを
入力し前記ラン長データに対応する長さの復号デ
ータを有効な復号データとして並列的に配列して
前記画面メモリに対して書込パルスとともに出力
する配列変換回路とを含むことを特徴とする。

次に、本発明について、図面を参照して詳細に
説明する。

第１図は、本発明の一実施例を示すブロツク図
である。すなわち、メモリ１内に格納されている
ランレングス符号化されたデータ列（以下圧縮デ
ータと呼ぶ）は、符号解読回路２から供給される
読み出しパルス１０１によつて読み出される。メ
モリ１の出力信号１０２は、符号解読回路２で解
読され、個々のラン長が２進数で出力される。符
号解読回路２は、従来用いられている１ビツトず
つシリアルに符号解読するタイプの回路を用いて
も、圧縮率が高い場合は、全体の復号化時間に与
える影響は少ない。従つて、本実施例では公知の
シリアル符号解読回路を使用している（現在ビジ
ネスフアクシミリのMH符号復号回路で使用され
ているものであり説明は省略する）。

符号解読回路２の出力信号１０２のうち、下位
ビツト出力１１０，１１１をカウンタ３に、上位
ビツト出力１１２，１１３をカウンタ４に供給す
る。カウンタ３および４は、符号解読回路２から
与えられるロードパルス１１４によつて入力値を
一時格納する。今、簡単のために、ラン長の最大
を15とし、符号解読回路２の出力信号は４ビツト
とする。そして、後述するメモリ１１に同時に書
込む並列ビツト数ｎを４とすると、上記出力信号
のうち下位２ビツト出力１１０，１１１をカウン
タ３に、残りの上位２ビツト出力１１２，１１３
をカウンタ４に格納することになる。なお、ラン
長Ｎを復号したＮビツト連続の白又は黒の復号デ
ータをｎ（２以上の整数）ビツトの並列データを
ｋ（整数）回と残りｑ（ｎ未満の端数）ビツトの並
列データに分けて発生させる場合には、上記下位
カウンタ３は上位端数ｑを格納し、上位カウンタ
４には上記ｋを格納することになる。例えば、Ｎ
＝11、ｎ＝４とすればｋ＝２、ｑ＝３であるから
カウンタ４は“２”をカウンタ３は“３”を格納
する。すなわち、符号解読回路２の出力は２進表
示で“1011”であるから、下位２ビツト“11”
（２進表示）がカウンタ３に、上位２ビツト“10”
（２進表示）がカウンタ４に格納される。なお、
カウンタ３，４は、同期式のものであつて、ロー
ドパルスが印加されたとき次のクロツクパルスの
立上りでデータがカウンタにロードされる。例え
ば日本電気製集積回路μpB74163、μpB74669（商
品名）等を使用することができる。

カウンタ４は、カウンタ内容が“０”のときキ
ヤリ端子CRからキヤリ信号１１５に論理“１”
を出力し、カウント内容が“０”以外のときはキ
ヤリ端子CRの論理は“０”である。また、カウ
ントイネーブル端子EPに“１”が与えられたと
きクロツク端子CKに入力するクロツクパルス１
１９によつてカウント内容を“１”ずつ減算する
カウンタである。上記減算によりカウント値が
“０”になると、キヤリ信号１１５を“１”にし、
インバータ５を介してカウントイネーブル端子
EPを“０”にすることにより減算を停止する。
従つて、例えばカウンタ４に“２”がロードされ
ると２クロツク期間だけカウントイネーブル信号
が“１”になる（一般的に云えばｋクロツク期間
だけ“１”になる）。一方カウンタ３は、カウン
トイネーブル端子EPが接地されているため、ク
ロツクパルスによつて減カウントはしない。すな
わち、キヤリ信号１１５が“１”になりNAND
回路６を介してクリヤ端子CLに“０”が入力さ
れてクリヤされるまでは前記格納値を保持してい
る。カウンタ３はレジスタであつてもよい。

上記カウンタ３の出力（２ビツト）および前記
インバータ５の出力をセレクタ７に入力させ、セ
レクタ７は、インバータ５の出力が“１”のとき
は固定値“100”（10進法では“４”）を出力し、
インバータ５の出力が“０”のときはカウンタ３
の出力値を選択出力する。セレクタ７の出力は復
号データの有効数を示している。フリツプフロツ
プ８は、符号解読回路２の出力するロードパルス
でトリガされて反転するフリツプフロツプであ
り、ロードパルスごとに（白黒に対応する）“１”
又は“０”を交互に出力する。フリツプフロツプ
８の出力線は４本あるが、同時に“１”または
“０”になる。すなわち、白、黒画素に対応する
復号データは４ビツト（無効データを含むことも
ある）ずつ同時に出力される。

配例変換回路１０は、フリツプフロツプ８の４
ビツト出力（一般にはｎビツト）データ１４０
を、セレクタ７の出力信号１４１の示す有効デー
タ数ｍに従つて発生順に配列し４ビツトずつ（一
般にはｌビツトずつ）にまとめて並列に出力する
（後に詳述する）。画面メモリ１１は、配列変換回
路１０の出力する４ビツト並列の復号データ１５
０を、書込みパルス１０９によつて書き込む。

タイミングパルス発生回路９は、クロツクパル
ス１１９およびラインスタートパルス１２０を出
力し、クロツクパルス１１９によつて各部動作の
タイミングがとられ、ラインスタートパルス１２
０によつてフリツプフロツプ８および配列変換回
路１０をリセツトさせ、かつ符号解読回路２の動
作を開始させる。また、符号解読回路２からの１
ライン終了信号１２１を受けて、ラインスタート
パルス１２０を出力する。なお、カウンタ４のキ
ヤリー信号１１５は符号解読回路２にフイードバ
ツクされていて、符号解読回路２は、キヤリ信号
１１５が“１”になつた時点で、復号データの発
生が終了したことを知り、次の符号解読を開始す
る。そして、１ラインの終了を示すEOL信号を
解読すると１ライン終了信号１２１をタイミング
パルス発生器９に送出する。

配列変換回路１０は、例えば第２図に示すよう
に構成されている。すなわち、前記フリツプフロ
ツプ８の出力する４ビツトの復号データ（無効デ
ータを含む）１４０およびセレクタ７の出力する
有効データ数ｍを示す信号１４１（３ビツト）を
第１のシフタ７１およびモジユロ演算回路７３に
入力させる。シフタ７１は、入力端子I₁〜I₇のう
ち連続する３端子をシフトさせて出力端子O₁〜
O₃に接続する回路である。シフト数は入力信号
１４１によつて決定される。シフト数が“０”の
ときは入力端子I₁〜I₃を出力端子O₁〜O₃に接続
し、シフト数が“１”のときは入力端子I₂〜I₄
を、シフト数が“２”のときはI₃〜I₅を、シフト
数が“３”のときはI₄〜I₆を、シフト数が“４”
のときはI₅〜I₇をそれぞれ出力端子O₁〜O₃に接続
する。第１のシフタ７１の出力端子O₁〜O₃はレ
ジスタ７４に入力させ、レジスタ７４の出力は第
２のシフタ７２の入力端子I₇〜I₅に逆順で接続さ
れる。また、レジスタ７４の出力は第１のシフタ
７１の入力端子I₁〜I₃に接続し、前記復号データ
１４０は第１のシフタ７１の入力端子I₄〜I₇に入
力させる。復号データ１４０はまたシフタ７２の
入力端子I₄〜I₁に逆順で入力させている。シフタ
７１，７２は、入力線と出力線をつなぎかえるマ
ルチプレクサの一種であつて、例えばアドバンス
ト・マイクロデバイス（Advanced Micro
Device）社製のAm25S10（商品名）の様な回路素
子を使用することができる。

有効データ数ｍを示す信号１４１は、シフタ７
１のシフト制御に使用される他、モジユロ演算回
路７３に入力させる。モジユロ演算回路７３は、
レジスタ７５の出力信号１７５ａ，１７５ｂと前
記有効データ数ｍとを加算し、これをｎで割つた
余り数すなわちｎ未満の数値を信号１７３ｂ，１
７３ｃによりレジスタ７５に格納させ、加算結果
がｎ以上のときはキヤリ信号１７３ａを出力す
る。ｎ＝４の場合は、通常の２進加算器を用いる
ことができる。また、レジスタ７５は、復号デー
タが４ビツトずつ出力されたのちの余り符号の数
を示している。キヤリ信号１７３ａによりゲート
７６が開かれると、書き込みパルス１０９が出力
されてメモリ１１（第１図）に送られる。ゲート
７６のもう一方の入力にはクロツクパルス１１９
を入力させてある。また、レジスタ７５の出力値
は、第２のシフタ７２に送られ、第２のシフタ７
２のシフト数を指示する信号とされる。

次に、本実施例の動作について説明する。今、
１ラインの始めから３画素を白とし、次の11画素
を黒とし、その次の10画素を白とする場合を例に
とつて説明する。第１図のタイミングパルス発生
回路９から第３図ａに示すようなラインスタート
パルス１２０が出力されると、符号解読回路２が
起動され、フリツプフロツプ８および配列変換回
路１０が初期状態にセツトされる。符号解読回路
２は最初のランレングス符号を解読して“0011”
を出力し、かつ第３図ｄに示すようなロードパル
ス１１４を出力する。カウンタ３には“11”（２
進数）がロードされ、カウンタ４には“00”がロ
ードされる。カウンタ３とカウンタ４の値の合計
（カウンタ４の内容は４倍した値）は第３図ｇに
10進表示で示す。今、カウンタ４の内容は“０”
であるから、キヤリ信号１１５は第３図ｅに示す
ように“１”のままであり、符号解読回路２は直
ちに次のランレングス符号の解読を始める。一
方、キヤリ信号１０５の“１”によりインバータ
５の出力は“０”であり、セレクタ７はカウンタ
３の内容“11”（２進表示）を選択して配列変換
回路１０に送る。従つて、信号１４１の示す有効
データ数ｍは、第３図ｈに示すように“３”（10
進）となる。

今、フリツプフロツプ８の出力は“０、０、
０、０”であるが、このうち３ビツトのみが復号
データとして有効であり、最後の１ビツトは後述
するように、無効データとされる。フリツプフロ
ツプ１４０の出力データは（第２図の）シフタ７
１の入力端子I₄〜I₇に入力している。シフタ７１
の入力端子I₄〜I₇は第３図ｌに示すように“000
×”である。ここで×は実際には“０”である
が、後で無効となるデータであるから他のデータ
と区別して×と表現しておくことにする。そし
て、入力端子I₄〜I₆がシフト数３により出力端子
O₁〜O₃に接続され、レジスタ７４に“000”が格
納される。

一方、モジユロ演算回路７３（第２図）は、信
号１４１の示す有効データ数“３”と、レジスス
タ７５の出力値“０”とを加算した結果“３”を
レジスタ７５に格納する（第３図ｉ参照）。キヤ
リ信号１７３ａは“０”であるから書込みパルス
１０９は出力されない。そして、レジタ７５には
余り数“３”が格納されている。余つた３ビツト
の復号データは、第１のシフタ７１の入力端子
I₄，I₅，I₆から出力端子O₁，O₂，O₃に出力されて
レジスタ７４にとり込まれ保存される。レジスタ
７４の出力は、シフタ７１の入力端子I₁〜I₃にフ
イードバツクされているのでシフト数が０になつ
ても保持される。

次に、カウンタ３が次のクロツクでクリヤされ
て“０”となり（第３図ｈ）、カウンタ３と４の
合計値も“０”となる（第３図ｇ）。一方、符号
解読回路２が２番目のランレングス符号を解読し
て“1011”（10進表示では11）およびロードパル
ス１１４を出すと、カウンタ３に“３”（10進表
示）がカウンタ４に“２”（10進表示）が格納さ
れる。すなわち、３＋２×４＝11ビツトの連続し
た黒の復号データが要求される。カウンタ３とカ
ウンタ４の内容の合計値は第３図ｇに示すように
10進表示で11となる。カウンタ４に“２”が格納
されたことにより、（第１図の）キヤリ信号１１
５が“０”となり（第３図ｅ）、インバータ５の
出力によりセレクタ７の出力信号１４１は固定値
“100”すなわち10進表示では４となる（第３図ｈ
参照）。

今、フリツプフロツプ８は、ロードパルス１１
４によつて反転し、“1111”を出力しているから、
第２図の第１のシフタ７１の入力端子I₄〜I₇には
第３図ｌに示すように“1111”が入力している。
また、入力端子I₁〜I₃にはレジスタ７４の出力か
ら“000”が入力している（第３図ｌ参照）。一
方、第２のシフタ７２のI₇〜I₅は“000”であり、
I₄〜I₁は“1111”である。第３図ｌは、このとき
のシフタ７２の入力端子I₇〜I₁の論理状態をも示
している。

一方、モジユロ演算回路７３は、入力信号１４
１の値“100”（２進表示）とレジスタ７５の出力
値“11”（２進表示）とをモジユロ加算し、“11”
（10進表示では３）をレジスタ７５にセツト（第
３図ｉ参照）すると共にキヤリ信号１７３ａを出
力し、ゲート７６を開いて書込みパルス１０９が
メモリ１１に送られる。このとき、レジスタ７５
の出力値は３であるから、第２のシフタ７２は、
入力端子I₇〜I₄を出力端子O₄〜O₁に接続している
から、出力端子O₄〜O₁からは、第３図ｌに太線
で囲んだ部分“0001”が出力される。すなわち前
の余り３ビツトと今回の上位１ビツトの合計４ビ
ツトが出力される。メモリ１１は書き込みパルス
１０９によつて上記シフタ７２の出力信号１５０
を４ビツト並列に書込む。今回の残り３ビツト
は、第１のシフタ７１の入力端子I₅〜I₇から、入
力信号１４１で示されるシフト数４により、出力
端子O₁〜O₃に出力されてレジスタ７４に保存さ
れる。

次のクロツクで第１のシフタ７１の入力端子I₄
〜I₇に“1111”が入力し、I₁〜I₃には上記レジス
タ７４の出力“111”が入力するから、第１のシ
フタ７１の入力端子I₁〜I₇は第３図ｌに示すよう
に７ビツト全部“１”となる。モジユロ演算回路
７３は同様に入力信号１４１の示す値４とレジス
タ７５の出力３とを加えて、余り数３をレジスタ
７５にセツトし、キヤリ信号１７３ａを出力し、
書込みパルス１０９が出力される。このときレジ
スタ７５の出力は３であるから、シフタ７２は入
力端子I₇〜I₄を出力端子O₄〜O₁に接続し、出力端
子O₄〜O₁からは４ビツト並列に“１”が出力さ
れる。メモリ１１はこれにより４ビツト並列に
“１”を書き込む。第１シフタ７１の入力端子I₅
〜I₇に入力していた余り３ビツトの“111”は入
力信号１４１の示す値４によつてO₁〜O₃に接続
され、レジスタ７４に保存される。

一方、この間において、カウンタ４はクロツク
パルスによつて減カウントしていて、クロツクパ
ルスを２個カウントしたとき“０”となり、第３
図ｅに示すようにキヤリ信号１１５を出力し、イ
ンバータ５の出力を“０”とし、減カウントを停
止し、セレクタ７はカウンタ３の出力値“３”
（10進表示）を選択出力する。すなわち、次のク
ロツクにおける信号１４１の示す有効データ数ｍ
は“３”であり、第２図の第１のシフタ７１の端
子I₄〜I₇の論理は、“111×”となる。上記×は実
際には“１”であるが後で無効となるため×と表
現しておく。また、端子I₁〜I₃には、レジスタ７
４の出力値“111”が入力しているから、このと
き第１のシフタ７１の端子I₁〜I₇の論理は、第３
図ｌに示すように、“111111×”となる。従つて、
シフタ７２の端子I₇〜I₁の論理も同様である。一
方、モジユロ演算回路７３は、信号１４１の示す
有効データ数“３”とレジスタ７５の出力値
“３”とを加えることによりキヤリ信号１７３ａ
を出力し、書込みパルス１０９を出力する。この
ときレジスタ７５の出力値“３”により、第２の
シフタ７２は端子I₇〜I₄を端子O₄〜O₁に接続して
いるから、出力信号１５０は４ビツト並列の
“1111”となる。そして、モジユロ演算回路７３
のモジユロ加算値“２”がレジスタ７５にセツト
される（第３図ｉ参照）。一方、入力信号１４１
の値“３”により、第１のシフタ７１は入力端子
I₄〜I₆を出力端子O₁〜O₃に接続し、レジスタ７４
に“111”をセツトする。

符号解読回路２が次のランレングス符号を解読
して、ロードパルス１１４により、今度は、カウ
ンタ３に“２”（10進表示）が、カウンタ４に
“２”がセツトされる。すなわち合計値は２×４
＋２＝10である。セレクタ７は、２クロツクパル
ス期間固定値“４”を出力し、３クロツク目には
“２”を出力する（第３図ｈ参照）。今、フリツプ
フロツプ８は、再びロードパルス１１４で反転し
て、“0000”を出力している。従つて、第２図の
第１のシフタ７１の入力端子I₄〜I₇には“0000”
が入力し、入力端子I₁〜I₃には“111”が入力し
ている。すなわち、端子I₂〜I₇の論理は第３図ｌ
に示すように“110000”となつている。従つて、
シフタ７２の端子I₆〜I₁も同じ論理となる。モジ
ユロ演算回路７３は入力信号１４１の示す有効デ
ータ数“４”とレジスタ７５の出力値“２”とを
加算してキヤリ信号１７３ａを出力し、ゲート７
６から書き込みパルス１０９がメモリ１１に送ら
れる。このとき第２のシフタ７２はレジスタ７５
の出力値“２”によつて入力端子I₆〜I₃を出力端
子O₄〜O₁に接続しているから、第３図ｌに太線
で書込まれた信号“1100”を４ビツト並列に出力
し、画面メモリ１１に書き込ませる。一方、第１
のシフタ７１は、入力信号１４１の値“４”によ
つて、入力端子I₅〜I₇を出力端子O₁〜O₃に接続し
ていて、レジスタ７４には、“000”が格納され
る。

次のクロツクで、第１のシフタ７１の端子I₄〜
I₇に“0000”が入力し、端子I₁〜I₃にはレジスタ
７４から“000”が入力している。従つて第２の
シフタ７２の端子I₆〜I₁は“0000”であり、レジ
スタ７５の出力値“２”によつて出力端子O₄〜
O₁から４ビツト並列に出力される。モジユロ演
算回路７３は入力信号１４１の値“４”とレジス
タ７５の値“２”とを加えてキヤリ信号１７３ａ
を出力し、ゲート７６から書込みパルス１０９が
出力されて、画面メモリ１１は上記シフタ７２の
出力信号１５０を４ビツト並列に書き込む。すな
わち、“0000”が書き込まれる。

ここでカウンタ４の内容が“０”となり、キヤ
リ１１５が“１”となつて（第３図ｅ）、インバ
ータ５の出力が“０”となり（第３図ｆ）、セレ
クタ７はカウンタ３の出力を選択出力する。すな
わち、信号１４１の値は“２”となる（第３図
ｈ）。従つて、第２図のモジユロ演算回路７３は、
入力信号１４１の値“２”とレジスタ７５の出力
値“２”とを加算し、キヤリ信号１７３ａを出力
し、ゲート７６から書込みパルス１０９が出力さ
れる。このとき、レジスタ７５の出力値は“２”
であり、シフタ７２は入力端子I₆〜I₃を出力端子
O₄〜O₁に接続している。第２のシフタ７２の入
力端子I₆〜I₅にはレジスタ７４から“00”が入力
しており、入力端子I₄〜I₃には、フリツプフロツ
プ８の出力信号１４により“０”が入力している
から、シフタ７２の出力信号１５０は４ビツト並
列の“0000”であり、該信号が画面メモリ１１に
書き込まれる。モジユロ演算回路７３の演算結果
は、２＋２＝０であつて、レジスタ７５には
“０”がセツトされる（第３図ｉ）。

以上の動作により、メモリ１１には、３ビツト
の“０”と、11ビツトの“１”と、10ビツトの
“０”が書き込まれたわけである。そして、上述
の書き込みは、信号１４１の出す有効データ数ｍ
の復号データが並びかえられて、４ビツトたまる
ごとに画面メモリ１１に書き込まれ、残つた復号
データはレジスタ７４に保管しておき、次の復号
データと合わせて４ビツトずつ並列に書き込まれ
る。そして、１ラインの復号が終了し、符号解読
回路２が１ライン終了符号EOTを解読すると、
第３図ｂに示すような１ライン終了信号１２１を
出力し、タイミングパルス発生回路９は再びスタ
ートパルス１２０を出力して次のラインの解読お
よび復号が開始される。

上述の実施例はｎ＝４として説明したが、ｎは
任意の整数であつても同様な構成で実施出来る。
本発明によれば、復号化の第２段階において、Ｎ
ビツトの復号データの発生がｋ＋１回、すなわち
ｋ＋１クロツク時間で行なわれる。平均ラン長を
50、ｎ＝８とすれば、ｋは平均で６となるから、
７クロツク時間で復号できる。すなわち、１クロ
ツク時間に約７ビツトの割合で復号データを発生
することができる。従つて、クロツク周波数を10
メガヘルツとすれば、前記第２段階の時間T₂は
0.06秒となり、第１段階の時間T₁と合計して0.1
秒で１画面分を復号することが可能である。

なお、前述の第２図に示した配列変換回路は、
４ビツト（無効データを含む）の並列入力データ
１４０を無効データを除いた４ビツトの並列出力
データ１５０に配列変換する例について説明した
が、入力データｎビツト（無効データを含む）か
ら無効データを除いたｌビツトの並列出力データ
に配列変換して出力させることも可能である。こ
の場合は第１のシフタ７１は、入力端子数（ｎ＋
ｌ−１）ビツト、最大シフト数ｎ、出力端子数
（ｌ−１）ビツトのシフタとし、第２のシフタ７
２は、入力端子数2l−１ビツト、最大シフト数
（ｌ−１）、出力端子数ｌビツトのシフタを使用す
る。そして、余りビツト格納用のレジスタ７４
は、（ｌ−１）ビツトのレジスタとし、余りビツ
ト計数用のアキユームレータとモジユロｌの演算
回路を加えればよい。ただし、余りビツトが累積
してオーバーフローしないためには、ｌ≧ｎであ
ることが望ましい。例えば、ｌ＝８、ｎ＝８、標
本化速度を10メガヘルツとすれば、最大80メガビ
ツト／秒の復号化が実現できるから、高速処理に
極めて有利となる。

また、前述の実施例では、配列変換回路１０へ
入力させる復号データ１４０は、フリツプフロツ
プによつて１ランごとに交互に反転した“０”又
は“１”の４ビツト並列データとしたが、ラン長
Ｎの復号データが（Ｎ−１）個の“０”と１個の
“１”で構成される場合（変換点が“１”となる）
は、フリツプフロツプの代りにパターン発生器を
用いて、セレクタ７の出力１４１を受けて対応す
るパターンを発生するように構成すればよい。例
えば、信号１４１が“４”のときは“0001”を、
信号１４１が“３”のときは“001”を、信号１
４１が“２”のときは“01”を、信号１４１が
“１”のときは“１”を発生させるパターン発生
器である。

前述の実施例は、ランレングス符号の圧縮率が
高い場合には既述したように充分短い復号時間と
することが可能であるが、圧縮率が低い場合は、
符号解読回路２の処理時間を短縮させる工夫が必
要となる。そのためには、符号解読回路２を以下
に説明するような並列入力構成とすればよい。

第４図は、符号解読を高速に実行可能な並列型
の符号解読回路の１例を示すブロツク図である。
この場合、メモリ１の出力信号１０２は、例えば
４ビツトの並列データとされる。そして、出力信
号１０２はレジスタ２１およびシフタ２２の端子
I₄〜I₁に入力させる。レジスタ２１の出力はシフ
タ２２の端子I₇〜I₅へ入力させ、シフタ２２は後
述するレジスタ２８の出力によつてシフト数が制
御される。シフタ２２の出力端子O₄〜O₁をROM
２３のアドレス端子A₃〜A₀に接続し、ROM２３
のアドレス端子A₇〜A₄には、レジスタ２４の出
力信号が供給される。レジスタ２４の入力には、
ROM２３の出力するロードパルス１１４によつ
て制御されるゲート２５を介して、ROM２３の
ラン長出力信号１１０〜１１３を入力させる。ま
た、ロードパルス１１４とキヤリ信号１１５とを
入力するゲート３１の出力をレジスタ３０によつ
てタイミング調整し、レジスタ３０の出力によつ
てゲート２６を制御する。ゲート２６はロードパ
ルスが出力された次のクロツクで閉じられて、後
述する符号長データn′を強制的に零にするため、
符号解読が一時中断される。ROM２３の出力す
る符号長データn′は、ゲート２６を通つて演算回
路２７に入力させ、演算回路２７は該入力とレジ
スタ２８の出力とを演算した結果をレジスタ２８
に格納する。レジスタ２８の出力値は、次のクロ
ツクにおけるシフタ２２のシフト数の制御に使用
される。レジスタ２８の出力するシフト数を
m′としたとき演算回路２７は、m′−n′を演算し、
m′−n′＞０のときは、出力線１３２にy₁＝m′−
n′を出力し、出力線１３３にy₂＝“０”を出力す
る。m′−n′＜０のときは、y₁＝m′−n′＋４とし、
y₂＝“１”とする。y₂＝“１”により、ゲート２９
から読出しパルス１０１が出力される。前記
ROM２３は、第７図に示すように、アドレス端
子A₇〜A₁の示すアドレス位置に、解読したラン
長、ロードパルス出力の要否、符号長n′、および
１ライン終了符号か否かを示す１ライン終了信号
があらかじめ記憶されている。上記符号長n′は、
圧縮データ符号の符号長のうち、解読した部分の
符号長を示している。

次に、符号解読の動作について説明する。前提
として、ラン長１〜15に対する圧縮符号の符号語
が第５図に示すように定義されているものとす
る。同図において、各符号語の符号長が右欄に示
されている。また、１ライン終了符号EOLは、
“00000001”であつて、符号長は８である。

今、ラン長３、11、10の圧縮符号がこの順にメ
モリ１に格納されているものとすると、第５図よ
り、圧縮符号は、“10”、“0000101”および
“0000100”であり、これに１ライン終了符号
“00000001”が付加される。メモリ１から上記圧
縮符号列を４ビツトずつ並列に読み出すと、最初
の読出し信号１０２は“1000”であり、次は
“0010”であり、その次は“1000”その次は
“0100”である。１ライン終了符号EOLは、
“0000”と“0001”とに分けて出力される。

ラインスタートパルス１２０がレジスタ２４お
よび２８に印加され、これらのレジスタの出力は
零になり、符号解読回路は解読動作を開始する。
先ずメモリ１から出力される最初の４ビツト並列
データ“1000”は、第６図ｂに示すように、シフ
タ２２の入力端子I₄〜I₁に入力する。従つて、シ
フタ２２の出力O₄〜O₁には“1000”が出力され、
ROM２３のアドレス端子A₃〜A₀に供給される。
今、アドレス端子A₇〜A₄は零である。ROM２３
には、第５図に示したラン長符号語に対応して、
例えば第７図に示すようなテーブルが書き込まれ
ている。従つて、ROM２３の該当アドレス位置
から、ラン長“３”、符号長n′が“２”、ロードパ
ルス“０”が読み出される。ラン長“３”は出力
信号線１１０〜１１３によつてカウンタ２および
３（第１図）へ出力され、ロードパルス“０”に
よつてカウンタ２および３へ格納される。ロード
パルス“０”によつてゲート２５は閉じられてい
るから、レジスタ２４は“０”のままである。符
号長n′は、ゲート２６を通つて演算回路２７に送
られ、演算回路２７は出力線１３２にy₁＝m′−
n′＋４＝２を出力し、出力線１３３にy₂＝１を出
力する。従つて、レジスタ２８に“２”がセツト
され、かつ、ゲート２９が開かれ、第３図ａに示
すような読出しパルス１０１がメモリ１に送られ
る。

メモリ１から読み出された次の４ビツトの並列
データ“0010”は、第６図ｂに示すように、シフ
タ２２の端子I₄〜I₁に入力する。このとき、レジ
スタ２１は前の入力データのうちの後位３ビツト
分“000”を記憶していて、シフタ２２の端子I₇
〜I₅へ入力させている（第６図ｂ）。一方、レジ
スタ２８の入力するシフト数m′は“２”である
から、シフタ２２は端子I₆〜I₃を端子O₄〜O₁に接
続する。従つて、シフタ２２の端子O₄〜O₁から
は第６図ｂに太線で囲んだ４ビツト“0000”が出
力される。ROM２３のアドレス端子A₇〜A₄には
レジスタ２４の出力“0000”が入力しているか
ら、第７図に従つて出力信号１１０〜１１３に
は、ラン長“２”が出力され、出力信号線１３２
には符号長“４”が出力される。しかし、圧縮符
号の解読が未だ完結していないので、ロードパル
ス１１４は出力されない（論理は“１”である）。
すなわち、ロードパルス１１４が出力されないと
きのラン長出力は、符号解読の途中であつて、こ
の時点のラン長“２”はゲート２５を通つてレジ
スタ２４に格納され、次のクロツクでROM２３
のアドレスA₇〜A₄にフイードバツクされる。次
のクロツクでは、シフタ２２のI₄〜I₁に“1000”
が入力し、レジスタ２１の出力は“010”（第６図
ｂ）であり、レジスタ２８の出力は“２”である
から、出力端子O₄〜O₁からは、第６図ｂに太線
で囲んだ部分“1010”が出力し、ROM２３のA₃
〜A₀に入力される。このときレジスタ２４の出
力“２”すなわち“0010”（２進表示）がROM
２３のアドレス端子A₇〜A₄に供給されている。
従つてROM２３からは、第７図に従つて、ラン
長“11”（10進表示）、ロードパルス“０”、符号
長“３”が出力される。すなわち、出力信号１１
０〜１０３には11（10進表示）が出力されロード
パルス１１４によつてカウンタ３および４に格納
させる。同様に、次のラン長10（10進）が解読さ
れ、最後にEOL符号が発見されると、１ライン
の復号が終了する。

上述の符号解読回路は、一度に最大４ビツトず
つの圧縮符号が解読されるから、動作が高速化さ
れる。なお、一度に解読するための並列入力デー
タ数は、４ビツトに限ることはなく、任意に選ぶ
ことができることは云うまでもない。さらに、符
号の解読と復号データの発生を別々の時刻に行な
わないで、同時刻に並行動作することも可能であ
り、より高速処理が可能となる。

以上のように、本発明においては、ランレング
ス復号データを、ｎビツトずつ（又はｎより大き
いｌビツトずつ）並列に発生させて、画面メモリ
に並列に書込むように構成したから、復号処理が
迅速にされるという効果がある。また、圧縮デー
タの解読をする符号解読回路に、並列符号解読回
路を採用することにより、より一層の高速化が達
成される。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は上記実施例の配列変換回路１０の構成の
一例を示すブロツク図、第３図は上記実施例の動
作を説明するための各部の信号および内容等を示
すタイムチヤート、第４図は符号解読をより高速
に行なう並列符号解読回路の一例を示すブロツク
図、第５図はランレングス符号の一例を示す図、
第６図は第４図に示した並列符号解読回路の符号
解読動作を説明するための図、第７図は第４図に
示した並列符号解読回路のROM２３の記憶内容
を示す図である。図において、１……メモリ、２……符号解読回
路、３，４……カウンタ、５……インバータ、６
……ゲート、７……セレクタ、８……フリツプフ
ロツプ、９……タイミングパルス発生器、１０…
…配列変換回路、１１……メモリ、２１，２４，
２８，３０，７４，７５……レジスタ、２２，７
１，７２……シフタ、２３……ROM、２５，２
６，２９，３１……ゲート、２７……演算回路、
７３……モジユロ演算回路。

Claims

【特許請求の範囲】１ランレングス符号化されたデータ列を解読し
て個々のラン長を表す２進データを順次出力する
符号解読回路２と、該符号解読回路の出力に送出
されるラン長値に対応するビツト数の白又は黒信
号を復号して逐次画面メモリ１１に蓄積させる回
路手段とを備えたランレングス復号化装置におい
て、前記回路手段は、前記ラン長を示すラン長データ１４１を所定長
毎に分割して発生し、また、この分割された所定
長に対応するビツト数毎に白又は黒を表す並列の
復号データ１４０を一括して発生する手段３，
４，５，６，７，８と、前記ラン長データ１４１および前記復号データ
１４０を入力し、その復号データから有効な復号
データ１５０を得て前記画面メモリに対して書込
パルス１０９とともに出力する配列変換回路１０
とを備え、該配列変換回路１０は、前記発生する手段から
入力する前記所定長毎のラン長データに基づき、
前記発生する手段より入力する復号データより所
定ビツト数の有効な復号データを出力し、有効な
復号データ数が前記所定ビツト数に達しないとき
には、その有効な復号データを一次保管してお
き、次に得られる有効な復号データと合わせて前
記所定ビツト数の復号データとして配列して出力
する手段７１，７４，７２を含むことを特徴とするランレングス復号化装置。