JPS5928763A - 画情報符号化および復号化用情報検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ファクシミリ装置等において、モディファイ
ド・ホフマン（以下、ＭＨ略記する）方式およびモディ
ファイド・リード（以下、ＭＲと略記する）方式によっ
て画信号を符号化する際、その符号化のために必要な情
報、すなわち変化画素、ラン・レングスおよび符号化モ
ードを検出することができるとともに、復号化時に必要
な情報をも同様にして検出することができる回路に関す
る。

従来例の構成とその問題点 １９７９年のＣＣＩＴＴ（国際電信電話諮問委員会）の
束部会合において、グループ３フアクンミＩＪの標準化
（勧告Ｔ、４）がなされ、画情報の符号化方式について
は、−次元はＭＨ符号化方式、二次元はＭＲ符号化方式
が採用された。

前記ＭＨ符号化方式およびＭＲ符号化方式は、一般に、
マイクロロコンピュータやマイクロ１プログラム方式の
シーケンサ等により、ソフトウェアを用いて実現される
が、従来は、変化画素およっでいた。したがって、処理
速度が遅くなるとともに、ソフトウェアに大きな負担が
掛り、ソフトウェアの開発コストが高くなる欠点があっ
た。

発明の目的 本発明は、前記従来の欠点を解消するべくなされたもの
で、符号化および復号化を行うために必要な情報をハー
ドウェアにより検出することにより、処理速度を高速化
することができるとともに、ソフトウェアに掛る負担を
軽減して、ソフトウェアの開発コストを低減することが
でき、しかも、前記符号化および復号化を行うために必
要な情報を共通のハードウェアにより検出できる画情報
符号化および復号化のだめに必要な情報を検出する回路
を提供することを目的とする。

発明の構成 本発明の画情報符号化および復号化のために必要な情報
を検出する回路は、５ビット以上のシリアル・パラレル
変換シフト・レジスタであって、画情報ライン・イネー
ブル信号を入力とするライン・イネーブル・シフト・レ
ジスタと、８ビット以上のシリアル・パラレル変換シフ
ト・レジスタであって、参照ライン画情報を入力とし、
前記ライン・イネーブル・シフト・レジスタと共通のシ
フト・クロックで駆動される参照ライン・シフト・レジ
スタと、２ビット以上のシリアル・パラレル・変換シフ
ト・レジスタであって、符号化ライン画情報を入力とし
、前記２つのシフト・レジスタと共通のシフト・クロッ
クで駆動される符号化ライン・シフト・レジスタと、前
記シフト・クロックをカウントするラン・レングス・カ
ウンタと、水平モード検出フラグと、ｂ１検出フラグと
、前記３つの／フト・レジスタの並列出力、前記２つの
フラグの出力、符号化と復号化とを選択する信号、モデ
ィファイド・ホフマン符号化・復号化とモディファイド
・リード符号化・復号化とを選択する信号を入力とする
ことにより、モディファイド・ホフマン符号化時および
モディファイド・リード符号化時における各変化画素お
よび符号化モード、並びにモディファイド・リード復号
化時の垂直モードにおける変化画素ｂ１およびパスモー
ド時における変化画素ｂ２を検出する組み合わせ論理回
路とを有してなり、ｓｆＩ記水平七−ト゛検出フラグは
、モティノアイド・リード符号化時に、前記組み合わせ
論理回路が水平モートにおける変化画素ａ１を検出した
ときにセット、その後前記組み合わせ論理回路が変化画
素ａ２を検出したときにリセットされる一方、前記ｂ１
検出フラグは、モディファイド・リード符号化時に、前
記組み合わせ論理回路が変（Ｅ画素ｂ１を検出したとき
にセット、その後前記組み合わせ論理回路が符号化モー
ドを検出したときにリセットされるものであり、（イｌ
　　ＭＨ符号化時には、前記組み合わせ論理回路の出力
から変化画素の位置情報、前記ラン・レングス・カウン
タからラン長、前記符号化ライン・シフト・レジスタの
出力の１つから画情報カラー情報をそれぞれ得ることが
でき、（ｏ）ＭＲ符号化時には、前記組み合わせ論理回
路の出力から各変化画素の位置情報および符号化モード
、前記ラン・レングス・カウンタからラン長、前記符号
化うイン・ソフト・レジスタの出力の１つから画情報カ
ラー情報をそれぞれ得ることができ、ヒ→　ＭＨ復復号
待時よびＭＲ復復号待時水平モードの場合には、前記ラ
ン・レングス・カウンタにより復号化画情報のラン長を
設定でき、に）　ＭＲ復復号待時パスモー　ドおよび垂
直モードの場合には、前記組み合わせ論理回路の出力か
ら参照ライン上の変化画素を検出することができるもの
である。

なお、本明細書において使用されるＭＲＲ号化およびＭ
ＲＲ号化における変化画素の名称は、前記ＣＣＩＴＴ勧
告Ｔ、４に定められている通りとする。すなわち、 ａｌ−符号化ライン上でａｏ　　より右の最初の変化画
素 ａ２−符号化ライン上でａｌより右の最初の変化画素 ｂｌ−参照ライン上の変化画素のうちａＱ　　より右で
ａＱ　と反対の色を持つ最初の画素ｂ２−参照ライン上
でｂｌの右の最初の変化画素 画素。符号化ラインの始めではａＱはラインの最初の画
素の直前の仮想的白変化画素−ｈＫ置かれる。

符号化ラインの符号化の間はａ。の位置は直前の符号化
モードにより規定される） である。

実施例の説明 以下、本発明を図面に示す実施例に基ついてさらに詳細
に説明する。

第１図は本発明の一実施例による画情報符号化および復
号化のだめに必要な情報を検出する回路のブロック図を
示す。１は画情報ライン・イネーブル信号を入力とする
５ビツトのシリアル・パラレル変換シフト・レジスタか
らなるライン・イネーブル・シフト・レジスタ、２は参
照ライン画情報を入力とする８ビツトのシリアル・パラ
レル変換シフト・レジスタからなる参照ライン・ソフト
・レジスタ、３は符号化ライン画情報を入カフとする５
ピツトのシリアル・パラレル変換シフト・レジスタから
なる符号化ライン・シフト・レジスタである。

なお、前記ソフト・レジスタ１〜３は、共通のクロック
をそのソフト・ノくルスとする。また、第３図、第４図
は、それぞれシフト・レジスタ１〜３の各ビットのうち
、符号化時、復号化時において基準点となるビットを示
しており、符号化時、復号化時のいずれにおいても、各
シフト・レジスタ１〜３の第４ビツトが前記基準点とさ
れる。

４は前記クロックをカウントするラン・レングス・カウ
ンタである。５は水平モード検出フラグ、６はｂ１検出
フラグであり、これらのフラグ６゜６は後述するプログ
ラマブル・ロジック・アレー（以下、ＰＬＡと略記する
）７０１つのステートとして使用されている。

ここで、前記シフト・レジスタ１〜３およびフラグ５，
６は、共通のクリア信号によりクリアされル一方、ラン
・レングス・カウンタ４は、外部制御回路（図示せず）
によって“○″を書き込捷れることにより、クリアされ
る。

８はセレクタであり、符号化／復号化信号によって制御
されることにより、ソフト・レジスタ３の第５ビツトの
出力と外部から与えられる復号化画情報とのいずれかを
選択し、画情報カラー情報として出力する。

９はイクスクル−７ブ・オア（以下、ＥＸＯＲと略記す
る）１１Ｙであり、このＥＸＯＲ群９は、第２図の詳細
図に示されるように、９個のＥＸＯＲ９（１）〜９（９
）からなる。そして、これらのＥＸＯＲ９（１）〜９（
９）はセレクタ８の出力を共通に一方の入力としている
。また、ＥＸＯＲ９（１）〜９（８）の他方の入力は、
シフト・レジスタ２の各ビットの出力となっており、Ｅ
ＸＯＲ９（９）の他方の入力は、シフト・レジスタ３の
第４ビツトの出力となっている。

なお、本実施例においては、前記ＰＬＡ７およびＥＸＯ
Ｒ９（１）〜９（９）が、前記組み合わせ論理回路を構
成している。

前記ＰＬＡ７は、−次元／二次元信号、符号化／復号化
信号、シフト・レジスタ１のパラレル出力５ビツト、Ｅ
ＸＯＲ９（１）〜９（９）の出力、およびフラグ５，６
の出力を入力とすることにより、フラグ５，６のセット
／リセット信号、変化画素・モード検出／ｂ２検出信号
、モード０／ｂ１（ｏ　）−モード３／ｂ１（３）の４
ビツトの信号、およびライン・エンド検出信号を出力す
る。

１０は前記外部制御回路から与えられる復号化画情報を
復号化ライン画情報として外部へ出力するだめのバッフ
ァである。

次に、本回路の動作を、ＰＬＡ７の入カバターンとその
とき検出される変化画素および符号化モード等との関係
を示す第５図から第１ｏ図までのパターン図とともに説
明する。

まず、本回路の動作開始時には、前記外部制御回路から
与えられるクリア信号により、シフト・レジスタ１〜３
およびフラグ５，６がクリアされる。次に、前記外部制
御回路により−、シフト・レジスタ１の前記基準点のビ
ットの出力がオンするまで、クロックが入力され、回路
の初期化が行われる。

次に、前記外部制御回路から与えられる符号化により、
以下のように符号化、復号化がそれぞれ行われる。

（＋）符号化 まず、前記外部制御回路によりラン・レングス・カウン
タ４がクリアされる。次に、前記外部制御回路から与え
られる一次元／二次元信号によりＭＨＨ号化またｉｄＭ
Ｒ符号化が選択された上、ＰＬＡ７が前記第５図イ欄か
ら第９図イ欄まで（ただし、第７図ハ欄のパターンを除
く）ケ示すパターンのいずれか１つを検出するまで、ク
ロックが入力される。

なお、第５図から第１Ｑ図までにおいて、参照ライン画
情報および符号化ライン画情報の“０゛。

ＩＩ　１１＋　ツバターンは、ＥＸＯＲ９（１）　〜９
（９）の出力を示している。また、画情報ライン・イネ
ーブル信号は、“１°”でオン、○”でオフとしており
、−次元／二次元符号は０″で一次元（ＭＨ）、゛１パ
で二次元（ＭＲ）が選択されるものとしている。また、
斜線部は、Ｄｏｎ’ｔ　ｃａｒｅである。

上述のようにして、ＰＬＡ７が前記第６図イ欄から第９
図イ欄までに示すパターン（ただし、第７図・・欄のパ
ターンを除く）のいずれか１つを検出すると、同ＰＬＡ
７は変化画素・モード検出信号を出力する。すると、前
記外部制御回路は一旦クロックの供給を停止する。

ここで、第５図イ欄は、ライン・エンドの場合ツバター
ンを示しており、このようなパターンが入力されると、
ＰＬＡ７は、前記変化画素・モード検出信号を出力する
外に、ライン・エンド検出信号を出力する。

第５図口欄およびハ欄は、ＭＨ符符号待時おいて変化画
素が検出される場合のパターンを示しており、ＰＬＡ７
は、このようなパターンにより変化画素を検出すると、
上述のように変化画素・モード検出信号を出力する。し
たがって、前記外部制御回路は、前記変化画素・モード
検出信号を通じて変化画素の出現を知り、そのときのラ
ン・レングス・カウンタ４のカウンタ値から得られるラ
ン長とセレクタ８から出力される画情報カラー情報とに
より、符号化ラインのそれまでの画情報をＭＨＨ号化す
ることができる。

第７図ハ欄は、ＭＲ符符号待時おいて、変化画素ｂ１が
検出される場合のパターンを示し、ＰＬＡ７は、このよ
うなパターンにより変化画素ｂ１を検出すると、ｂ１検
出フラグ６をセットする（なお、このパターンが検出し
たのみでは、ＰＬＡ７は変化画素・モード検出信号を出
力しない）。そして、前記ｂ１フラグ６は、その後、Ｐ
ＬＡ７が次に説明する符号化モードを検出したときに、
同ＰＬＡ７によりりセットされる。

第５図二欄から第９図イ欄捷で（第７図ハ欄を除く）は
、ＭＲ符符号待時おいて各種符号化モードが検出される
場合のパターンを示しており、ＰＬＡ７は、これらの入
カバターンにより前記各種符号化モードを検出すると、
前記変化画素・モード検出信号を出力する外に、検出し
たモードを、モードＯ〜モード３出力の４ビツトにより
、第」表のようにコ　ド化して出力する。

したがって、前記外部制御回路は、垂直モードおよびバ
スモー　ドの場合には、ＰＬＡＹのモードＯ〜モード３
出力に基ついて、符号化ラインのそれまでの画情報をＭ
Ｒ符号化することができ、また、水平モードの場合には
、ＰＬＡ７のモード○〜モー　ド３出力と、セレクタ８
から出力される画情報カラー情報と、ラン・レングス・
カウンタのカラ７　ト１＋ａから得られるラン長とに基
づいて、符号化ラインのそれまでの画情報をＭＲ符号化
することができる。

なお、第８図ハ欄から第９図イ欄までは、ＭＲ符号化時
における水平モードが検出される場合のパターンを示し
ており、これらの図から明らかなように水平モード検出
フラグ５は、水平モードにおける変化画素ａ１が検出さ
れたときにセットされ、同モードにおける変化画素ａ２
が検出されたときにリセットされる。

（以下余白） 前記外部制御回路は、符号化ラインの画情報を符号化す
るに必要な上述のＰＬＡ７の出力、ラン・し／ゲス・カ
ウンタ４のカウンタ値および画情報カラー情報を取り込
んだ後、ライン・エンド検出信号がオンしていなければ
、再びラン・レングス・カウンタ４をクリアし、上述の
動作と同じ動作が繰り返されるようにする。この結果、
符号化ライン画情報が順次符号化されて行く。

（ｎ）復号化 ＭＨ復号化時、およびＭＲ復号化時の水平モートの場合
には、前記外部制御回路は、符号化データが示す白まだ
は黒ラン長の補数をラン・レングス・カウンタ４にセッ
トし、同カウンタ４からキャリーが出力されるまで、同
一色の画情報を復号化画情報としてバッファ１０に入力
する。これにより、前記ラン長と等しい画素数分だけ同
一色の復号化画情報がバッファ１Ｑに入力され、同復号
化画情報がさらにバッファ１０から外部へそのまま復号
化ライン画情報として出力される。

一方、第９図口欄から第１０図チ欄までは、ＭＲ復号化
時の垂直モー　ド、パスモードの際において、変化画素
ｂ１　、ｂ２が検出される場合のＰＬＡ７の入カバター
ンを示している。

ここで、これらの図においてｒ　ｂｌ　（０）ｔｌｊ　
ｌはｖ（０）の場合の変化画素ｂ１、「ｂｌ（１）検出
」はｖＬ（１）の場合の変化画素ｂ１の検出、ｒｂ（２
）検出」はｖＲ（２）オよヒＶＬ（２）ノ場合の変化画
素ｂ１の検出、ｒｂ（３）検出」ばＶＬ（３）の場合の
変化画素ｂ１の検出をそれぞれ示す。そして、ＰＬＡ７
は、前記ｔｚ（ｏ）〜ｂ１（３）を検出すると、ｂｌ（
０）〜ｂ１（３）検出信号をそれぞれ出力する一方、変
化画素ｂ２を検出すると、ｂ２検検出量を出力する。

そして、このようなＭＲ復号化時の垂直モート（Ｖ　（
０）　、　Ｖｔ、（１）−（３）　）　オヨＵパスモー
ト時には、前記外部制御回路は、そのモードによって、
ＰＬＡ７からｂｌ（０）〜ｔｚ　（３）またはｂ２検検
出量が出力されるまで、同一色の画情報を復号化画情報
としてバッファ１０に入力する。

またＶＲ（１）〜（３）のモード時にはｂ＋（○）信号
が出力される寸で同一色の画情報を復号化情報として・
・ソファ１０に入力し、その後ＶＲ（１）〜（３）によ
ってそれぞれ１〜３の補数をランレングスカウンタ４に
セットし、キャリーが出力されるまで同一色の画情報を
復号化情報としてバッファ１０に入力する。これにより
、復号化が行われ、バッファ１０から前記復号化画情報
が復号化ライン画情報として出力される。

なお、前記実施例におけるＥＸＯＲ群９は、ｐＬＡ７の
積項数を減少させるために設けられているものであり、
このＥＸＯＲ群９は必ずしも設けなくてよく、第１図に
おいてＥＸＯＲ群９へ入力されている信号を直接ＰＬＡ
に入力する構成とし一〇もよい。

発明の効果 以上のように本発明は、符号化および復号化を行うだめ
に必要な情報をノ・−ドウエアにより検出することがで
きるので、処理速度を高速化することができるとともに
、ソフトウェアに掛る負担を軽減して、ソフトウェアの
開発コストを低減する行うために必要な情報を共通のハ
ードウェアにより検出できるので、回路規模を小さくす
ることができるという優れた効果を得られるものである
。

【図面の簡単な説明】

第１図は本発明の一実施例における画情報符号化および
復号化用情報検出回路のプロ７り図、第２図は第１図に
おけるシフト・レジスタ１〜３、ＥＸＯＲ群９、セレク
タ８およびＰＬＡ７間の接続関係の詳細を示す接続図、
第３図は符号化時における前記シフト・レジスタ１〜３
と基準点およびＰＬＡ７への入カバターンとの関係を示
す説明図、第４図は符号化時における前記／フト・レジ
スタ１〜３と基準点およびＰＬＡ７への入カバターンと
の関係を示す説明図、第５図から第１０図までは前記Ｐ
ＬＡ７の入カバターンとそのとき検出される変化画素お
よび符号化モード等との関係を示すパターン図である。 １・・・°゛°°ライ／ネーブル・シフト・レジスタ、
２・・・・・・参照ライン・シフト−レジスタ、３・印
・符号化ライン・シフト・レジスタ、４・・・・・・ラ
ン・レングス・カウンタ、５・・・・・・水平モード検
出フラグ、６・・・・・・ｂ１検出フラグ、７・・・・
・・ＰＬＡ、９（１）−９（９）−−−−−Ｅｘ　ＯＲ
０ 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 基準線 第　３　図 ／２３４５６１８ 基楽叡 第４図 １　　２　　３４５Ｇ　　　７８ 基県戯 第５図 ｆＪＳ６図 第７図 第８図 第９図 第１０図

Claims (1)

【特許請求の範囲】
1. ５ビット以上のシリアル・パラレル変換シフト・レジス
   タであって、画情報ライン・イネーブル信号を入力とす
   るライン・イネーブル・シフト・レジスタと、８ビット
   以上のシリアル・パラレル変換シフト・レジスタであっ
   て、参照ライン画情報を入力とし、前記ライン・イネー
   ブル・シフト・レジスタと共通のシフト・クロックで駆
   動される参照ライン・シフト・レジスタと、２ピント以
   上のシリアル・パラレル・変換シフト・レジスタであっ
   て、符号化ライン画情報を入力とし、前記２つのシフト
   ・レジスタと共通のシフト・クロックで駆動される符号
   化ライン・シフト・レジスタと、前記シフト・クロック
   をカウントするラン・レングス・カウンタと、水平モー
   ド検出フラグとｂ１検出フラグと、前記３つのシフト・
   レジスタの並列出力、前記２つのフラグの出力、符号化
   と復号化とを選択する信号、モディファイド・ホフマン
   符号化・復号化とモディファイド・リード符号化・復号
   化とを選択する信号を入力とすることにより、モディフ
   ァイド・ホフマン符号化時およびモディファイド・リー
   ド符号化時における各変化画素および符号化モード、並
   びにモディファイド・リード復号化時の垂直モードにお
   ける変化画素ｂ１およびバスモード時における変化画素
   ｂ２を検出する組み合わせ論理回路とを有してなり、前
   記水平モード検出フラグは、モディファイド・リード符
   号化時に、前記組み合わせ論理回路が水平モードにおけ
   る変化画素ａ１を検出したときにセット、その後前記組
   み合わせ論理回路が変化画素ａ２を検出したときにリセ
   ットされる一方、前記ｂ１検出７ノラグは、モディファ
   イド・リード符号化時に、前記組み合わせ論理回路が変
   化画素ｂ１を検出したときにセット、その後前記組み合
   わせ論理回路が符号化モードを検出したときにリセット
   される画情報符号化および復号化用情報検出回路。