JPS6390962A - 画像縮小回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明はファクシミリ装置や画像読取装置における場合
のように、イメージスキャナで読み取った画信号等を基
にして画像の縮小を行う画像縮小回路に関する。

「従来の技術」 例えばＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｃｌ　Ｄｅ
ｖｉｃｅｓ）等の読取素子を用いて１ラインずつ画像の
読み取りを行う画像読取装置では、画像の小力を行う用
紙サイズとの関係で画像の縮小を行うことがある。ライ
ン方向く主走査方向）について画素数を減少させるため
に、従来から幾つかの方法が存在した。指定された６画
素を３画素（５０％）に減少させる場合を例にとり、こ
れを説明する。なお、ライン方向に５０％よりも緩やか
な縮小を行う場合には、この５０％の縮小の対象となる
画素の割合を適宜減少させればよい。

ところで第８図に示した方法では、６個の亘崇１を１つ
置きに削除して、３個の画素２に変更する。ここで白丸
は白色（地色）の画素を表わしており、黒丸は黒色（印
字される色）の画素を表わしている。

これに対して第９図に示した方法では、６個の画素を隣
接する２画素ずつのグループに分け、これら２画素ずつ
の論理和をとって３個の画素２に変換する。

「発明が解決しようとする問題点」 ところが前者の方法では、第８図に示した例によると黒
の画素が白の画素よりも倍の数存在したものが、変換後
にはその関係が逆転している。すなわち、この方法では
無作為に画素の削除を行うので、有効な画情報が欠落し
てしまうという問題がある。

通常の文書では、白の画素に対して黒の画素の占める割
合が少ない。そこで黒の画素情報をなるべく失わないよ
うにしようとする考えがあり、第９図に示した方法はこ
の考えに基づくものである。

ところが第９図に示した例からも分かるように、この方
法では黒の画素に挟まれた白の画素が脱落するおそれが
あり、画像に潰れが発生する危険性がある。

そこで、本発明の第１の目的は、画像になるべく潰れが
発生することなく、２画素ないしは３画素を１画素に変
更することのできる画像縮小回路を提供することにある
。

また本発明の第２の目的は、例えば７画素から４画素を
捨てて３画素に変更するような場合にも、画情報の欠落
を最小限に抑えることのできる画像縮小回路を提供する
ことにある。

「問題点を解決するための手段」 第１の目的を達成するために第１の発明の画像縮小回路
では、縮小の対象となる画素が２画素であった場合には
、いずれかの画素に隣接した１画素を加えて３画素とし
、これらの画素について画情報の多数決を採る。縮小の
対象となる画素の数が３画素のときには、これに１画素
を加えることなく、多数決をとればよい。

第１図はこの第１の発明を説明するためのものであり、
第８図に対応するものである。破線で表わした２画素ず
つのグループで多数決を採ると、右側の４つの画素につ
いては“引き分け゛となり、変更後の画素２について信
号状態を決定することができない。そこで、このような
画素については隣接する１画素を加えた合計３画素につ
いて多数決をとり、変更後の画素とする。この例の場合
、３画素についていきなり多数決を採っても同じ結果が
得られる。

同様に第２図は第９図に対応したものである。

第９図に示した一番左側とその右隣の画素１．１に対す
る変更後の画素２は、破線で示した左隣に存在する画素
の信号状態によって白の画素か黒の画素のいずれかに決
定されることになる。

次に第２の目的を達成するための第２の発明における画
像縮小回路には、（ｉ）画素の数の減少処理を行う箇所
を指定する画素処理箇所指定手段と、（１１）この画素
処理箇所指定手段によって指定された箇所の連続したＮ
個の画素をこれより少ないＭ個の画素に変換する際、複
数の連続した画素を１画素に減少させる１または複数の
組み合わせでこれを実現することにし、それぞれについ
て多数決でその１画素の信号状態を決定する画素変換手
段とを具備させる。そして連続した複数個の画素から１
画素を選択する際には前記した多数決の原理を用いるこ
とにする。

例えば第３図に示すように１０個の画素１を３個の画素
３に変更する場合には、３個の画素を１個の画素に減少
させる方法を２回と、４個の画素を１個の画素に減少さ
せる方法を１回採用し、それぞれについて多数決をとる
。奇数個の画素については多数決で常に１画素の信号状
態を決定できるが、偶数個の場合にはこれが決定できな
い場合がある。第３図に示した４個の画素の場合がそれ
である。このような場合には、これらの画素のグループ
に隣接する一方の画素を加えた奇数個の画素について多
数決をとる。第３図に示した例では、左側に隣接した白
丸の画素−つを加え、変更後の画素３を白丸とした。

このように本発明によれば、画像の潰れや画情報の欠落
を最小限にし、良好な縮小画像を得ることができる。

「実施例」 以下実施例につき本発明の詳細な説明する。

「第１の実施例」 第４図は第１の発明を説明するためのもので、本発明の
第１の実施例における画像縮小回路の要部を表わしたも
のである。この画像縮小回路で入力端子１１に供給され
る画信号１２は第１のＤ・フリップフロップ１３の入力
端子ＤＩ　に供給される。第１のＤ・フリップフロップ
１３の出力端子Ｑ、　　は第２のＤ・フリップフロップ
１４の入力端子Ｄ２　に接続され、第２のＤ・フリップ
フロップ１４の出力端子Ｑ２　は第３のＤ・フリップフ
ロップ１５の入力端子Ｄ３　に接続されている。それぞ
れのＤ・フリップフロップ１３〜１５の出力端子Ｑ１〜
Ｑ３　は多数決回路１６の３つの人力となる。

またこれらのＤ・フリップフロップ１３〜１５のクロッ
ク入力端子ＣＫには、他の入力端子１７に供給されたク
ロック信号１８が人力されるようになっている。従って
、画信号１２はクロック信号１８に同期して１画素ずつ
Ｄ・フリップフロップ１３〜１５にシフトされて取り込
まれ、３画素分の信号状態が多数決回路１６に供給され
ることになる。

一方、クロック信号１８はインバータ回路１９で論理を
反転されてカウンタ回路２１に供給される。このカウン
タ回路２１には、更に他の入力端子２２に供給される線
密度指定信号２３が入力される。カウンタ回路２１は線
密度指定信号２３の指定に基づいてタロツク信号１８を
計数し、計数値データ２４をンーケンス回路２５に供給
する。

ンーケンス回路２５は例えばＲＯＭ　（’Ｊ−ド・オン
リ・メモリ）によって構成されており、線密度指定信号
２３と計数値データ２４とをアドレス情報として３種類
の制御信号の読み出しを行う。すなわち、カウンタ制御
信号２６はカウンタ回路２１のクリアを行う。また縮小
指示信号２７はデータセレクタ２８に供給されて、出力
端子Ｑ１　から出力される画信号２９と多数決回路１６
から出力される多数決信号３１との選択が行われる。シ
ーケンス回路２５から出力されるクロック無効信号３２
は、２人力アンド回路３３に供給され、クロック信号１
８と論理積がとられる。

以上の結果として、データセレクタ２８からは縮小処理
後の画信号３４が出力され、アンド回路３３からはこの
画信号３４を転送するための出力クロック信号３５が出
力される。２つの出力端子３６．３７に現われたこれら
の信号３４．３５は、例えば図示しないプリンタに供給
され、そのバッファメモリに蓄えられたのち、１ライン
ずつ記録されることになる。

第５図は、以上のような構成の画像縮小回路の動作例を
説明するためのものである。同図ａは第３図で入力端子
１１に供給されたタロツク信号１８の発生タイミングを
表わしている。３つのＤ・フリップフロップ１３〜１５
の出力端子Ｑ１〜Ｑ３　からは、第５図ｂ−ｄに示した
ように１画素分ずつ遅延された画信号２９．３８．３９
が出力されることになる。多数決回路１６はこれらの画
信号２９．３８．３９に対して、全区間にわたり多数決
信号３１を出力する。

ところでシーケンス回路２５が縮小率に応じてクロック
無効信号３２（第５図ｅ）を出力すると、これがＬレベ
ルに変化した区間においてアンド回路３３がクロック信
号１８の通過を阻止する。すなわち、この区間だけ出力
クロック信号３５（第５図ｈ）が歯抜は状態となる。そ
して、続いて発生した縮小指示信号２７（第５図ｆ）に
よってデータセレクタ２８が縮小処理された画信号すな
ち多数決信号３１の選択を行う。この結果、画信号３４
（第５図ｇ）は、その区間で３つの連続した画信号ｎ＋
ｌ、ｎ＋２、ｎ＋３の多数決の結果としての信号状態と
なる。

後続する図示しない回路では、第５図ｇに示した画信号
３４を出力クロック信号３５でサンプリングし、画素数
が減少した（この図の部分では１画素分の減少）画信号
を得ることになる。

「第２の実施例」 第６図は本発明の第２の実施例における画像縮小回路を
表わしたものである。この画像縮小回路は３つの入力端
子５１〜５３と２つの出力端子５４．５５を備えている
。第１の入力端子５１に供給される画信号５６は５段に
接続されたＤ・フリップフロップ５７〜６１によって順
次シフトされるようになっている。このために、これら
のＤ・フリップフロップ５７〜６１のクロック入力端子
ＣＫには、各画素の転送を行うためのクロック信号６３
が入力されるようになっている。Ｄ・フリップフロップ
５７〜６１の出力端子Ｑに現われる１画素ずつ遅延され
た画信号６４〜６８は多数決回路６９に人力され、それ
らの多数決がとられる。

一方、第２の入力端子５２に供給されたクロック信号６
３は２人力アンド回路７１の一方の人力になる他、イン
バータ７２によって論理を反転されてカウンタ回路７３
に供給され、ここでクロック数が計数される。この結果
得られた計数値データ７４はシーケンス回路７５に供給
される。シーケンス回路７５は例えばＲＯＭによって構
成されており、計数値データ７４と第３の入力端子５３
に供給された縮小指示信号７６をアドレス情報として３
種類の制御信号７７〜７９を出力する。

このうち、２．３画素固定信号７７は、第２のＤ・フリ
ップフロップ５８のプリセット端子ＰＲの人力となると
共に、第３のＤ・フリップフロップ５９のクリア端子Ｃ
Ｌに人力される。また４、５画素固定信号７８は、第４
のＤ・フリップフロップ６０のプリセフ）端子ＰＲの入
力となると共に、第５のＤ・フリップフロップ６１のク
リア端子ＣＬに人力される。大力クロックマスク信号７
９はアンド回路７１の他方の入力端子に供給され、クロ
ック信号６３のマスクに用いられる。この画像縮小回路
では、多数決回路６９から出力される画信号８１をアン
ド回路７１から出力されるクロック信号８２でサンプリ
ングしたものが、求める画信号となる。

以上のような画像縮小回路の動作の一例を次に第７図を
用いて説明する。

この第２の実施例の画像縮小回路では、１１５までの縮
小が可能な構成となっているが、第７図では３／１０の
縮小が行われる場合を示している。

同図ａはクロック信号６３の発生タイミングを表わして
おり、これに同期して同図ｂ−ｆに示すように画信号６
４〜６８が１画素ずつずれながら出力されることになる
。

ところで、一般にｑ／ｐ　（＜１／２）の縮小を行う場
合、本発明ではこれを分子が“１”となる１または複数
の分数の組み合わせで実現する。これを一般的な式で表
わすと次のようになる。

但し、ここでｎ、ｐ、ｑはそれぞれ整数である。

この実施例のようにｑ／ｐが３／１０の場合には、これ
は例えば１／３．１／３．１／４の組み合わせとなる。

また例えばｑ／ｐが３／７とすると、これは−例として
１／２．１／２．１／３の組み合わせとすることができ
る。

すなわちこの実施例の場合には、先の第３図に示したよ
うにまず３画素を１画素に変更するような制御が行われ
る。このとき、縮小指示信号７６はこのような制御内容
を示す信号となる。この結果、シーケンス回路７５はク
ロック信号６３を３画素分カウントする時点でＨレベル
の入力クロックマスク信号７９−１を発生させ（第７図
１）、この区間だけクロック信号６３をクロック信号８
２−１（第７図Ｊ）として出力させることになる。

このとき、画信号は３画素分についての多数決が行われ
る。そこで、そのタイミングで４．５画素固定信号７８
く第７図ｈ）がＨレベルに変化し、第４および第５のＤ
・フリップフロップ６０．６１の出力が固定され、３つ
の画信号６４〜６６（第７図ｂ−ｄ）の多数決がとられ
る。ここで出力が固定されたとは、それらの出力（この
場合には画信号６７．６８）がＨレベルとＬレベルに同
数ずつ分かれ、多数決に影響を与えないことをいう。多
数決をとられた結果としての画信号８ｌ−１（第７図ｋ
）は、出力端子５４から出力されることになる。

次の４画素分については、縮小指示信号７６が４画素か
ら１画素を作成するような指示を与える。

この結果、シーケンス回路７５はクロック信号６３を４
画素分カウントする時点てＨレベルの大力クロックマス
ク信号７９−２を発生させ、この区間だけクロック信号
６３をクロック信号８２−２として出力させることにな
る。このとき、画信号は４画素分に１画素分を足した５
画素分についての多数決が行われる。これは、偶数個の
画素で引き分けが行われる事態を回避するためである。

この多数決が行われるとき４．５画素固定信号７８はし
レベルになっている。従って、第４および第５のＤ・フ
リップフロップ６０．６１の出力は固定されておらず、
５つの画信号６４〜６８の多数決がとられる。多数決を
とられた結果としての画信号８１−２は、出力端子５４
から出力される。

最後の３画素分については、先の３画素分と同様な制御
が行われ、画信号８１−３とクロック信号８２−３がそ
れぞれ出力されることになる。

なお、１ラインで縮小処理の行われない部分では、２．
３画素固定信号７７とは共にＨレベルとなり、多数決は
否定される。すなわちこのときには常に２画素がＨレベ
ル、他の２画素がＬレベルに固定され、画信号６４の信
号状態がそのまま多数決回路６９の出力する画信号８１
となる。このようにこの第２の実施例ではｑ／ｐが３／
１０の場合を例に挙げて言凭明したが、これはライン方
向で最大３／１０の縮小が行われることを意味するもの
であり、このような処理を行う割合を変化させれば、縮
小率をこれよりも暖やかな範囲で如何様にも設定するこ
とができる。

以上部１および第２の実施例ではＤ・フリップフロップ
回路を用いて画信号の縮小処理を行ったが、ソフトレジ
スタを用いたりランダム・アクセス・メモリ等の他の回
路素子を用いても同様の処理を行うことができる。また
第１の実施例では３画素分について無条件に多数決を行
ったが、２画素を１画素に変更する場合には、この２画
素で１画素の信号状態を決定することができない場合の
み１画素分の画情報を加え、３画素について多数決を行
うようにしてもよい。

「発明の効果」 このように第１の発明によれば、２画素あるいは３画素
分の画情報から１画素分の画情報を作成する際に３画素
分の画情報を基に多数決で信号状態を決定したので、比
較的簡単な回路構成で良好な縮小画像を得ることができ
る。

また第２の発明によれば、縮小率の自由度が増し、しか
も複数の画素から１画素を作成する際に多数決の原理を
使用したので、有効な情報の欠落が少なくなり、画質の
良好な画像を得ることができる。

しかも、いずれの発明においても白の画素から黒の画素
に変化する点のように画情報の変化する部分を一々検出
しながら画像処理を行う処理方法と比べるとハードウェ
アがはるかに簡単となり、処理のための時間が短縮され
るという効果もある。

【図面の簡単な説明】

第１図および第２図は第１の発明における多数決原理を
それぞれ説明するための説明図、第３図は第２発明にお
ける多数決原理を説明するための説明図、第４図は第１
の発明を説明するための第１の実施例における画像縮小
回路の要部を示すブロック図、第５図はこの第１の実施
例における各部の動作を示すタイミング図、第６図は第
２の発明を説明するための第２の実施例における画像縮
小回路の要部を示すブロック図、第７図はこの第１の実
施例にふける各部の動作を示すタイミング図、第８図は
２画素から１画素ずつ強制的に削除して画像の縮小を行
う従来の方法を示す説明図、第９図は２画素の信号状態
の論理和をとって画像の縮小を行う従来の方法を示す説
明図である。 １・・・・・・（縮小処理前の）画素、２．３・・・・
・・（縮小処理後の）画素、１２．３４．５６．８１・
・・・・・画信号、１６．６９・・・・・・多数決回路
、 １８．６３・・・・・・クロック（Ｗ　号、２３・・・
・・・線密度指定信号、 ２５．７５・・・・・・シーケンス回路、２８・・・・
・・データセレクタ、 ３３．７１・・・・・・アンド回路、 ７６・・・・・・縮小指示信号、 ７７・・・・・・２．３画素固定信号、７８・・・・・
・４．５画素固定信号。 出　　願　　人 富士ゼロックス株式会社 代　　理　　人

Claims (1)

1. 【特許請求の範囲】 １、各ラインを構成する画素の各々が２値の信号状態の
   いずれかをとり、画像の縮小率に応じて前記画素の総数
   を減少させる処理を行う画像処理装置において、画素の
   数の減少処理を行う箇所を指定する画素処理箇所指定手
   段と、この画素処理箇所指定手段によって指定された箇
   所における連続した３画素についてそれらの信号状態の
   多数決をとりこれにより決定された信号状態で変更後の
   画素の信号状態を決定する画素変更手段とを具備するこ
   とを特徴とする画像縮小回路。 ２、画素変更手段は隣接した２画素を１画素に変更する
   際、前記２画素のいずれかと隣接する１画素を加えた３
   画素を用いて多数決により変更後の１画素の信号状態を
   決定することを特徴とする特許請求の範囲第１項記載の
   画像縮小回路。 ３、各ラインを構成する画素の各々が２値の信号状態の
   いずれかをとり、画像の縮小率に応じて前記画素の総数
   を減少させる処理を行う画像処理装置において、画素の
   数の減少処理を行う箇所を指定する画素処理箇所指定手
   段と、この画素処理箇所指定手段によって指定された箇
   所の連続したＮ個の画素をこれより少ないＭ個の画素に
   変換する際、複数の連続した画素を１画素に減少させる
   １または複数の組み合わせでこれを実現することにし、
   それぞれについて多数決でその１画素の信号状態を決定
   する画素変換手段とを具備することを特徴とする画像縮
   小回路。 ４、画素変換手段は連続した奇数個の画素を１画素に変
   換する際にはこの奇数個の画素の信号状態について多数
   決をとり、偶数個の画素を１画素に変換する際には、そ
   れらの画素のいずれかと隣接する他の１画素を加えた画
   素の信号状態について多数決をとることを特徴とする特
   許請求の範囲第３項記載の画像縮小回路。 ５、多数決をとる画素変換手段は、一部の画信号を同数
   ずつの互いに反対の状態の信号に強制的に固定させるこ
   とによって、多数決の対象となる画信号の数を実質的に
   変更させることを特徴とする特許請求の範囲第４項記載
   の画像縮小回路。