JPH0368082A - 画素密度変換回路 - Google Patents
画素密度変換回路Info
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- JPH0368082A JPH0368082A JP1205251A JP20525189A JPH0368082A JP H0368082 A JPH0368082 A JP H0368082A JP 1205251 A JP1205251 A JP 1205251A JP 20525189 A JP20525189 A JP 20525189A JP H0368082 A JPH0368082 A JP H0368082A
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- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
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- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、１ラインごとに画像イメージを読取る画像
読取り装置における、ｌラインの画素数を変換する画素
密度変換回路に関するものである。
読取り装置における、ｌラインの画素数を変換する画素
密度変換回路に関するものである。
（従来の技術〕
第５図は従来の画素密度変換回路を示すブロック図であ
り、図において、１は画像データ、２は１クロツクが画
像データの１画素に対応する画像データ同期クロック（
以下、同期クロックという）、３は所定の規則に従って
同期クロック２を間引くクロック間引き回路、５はクロ
ック間引き回路３が出力する間引きクロック４で画像デ
ータ１をラッチするラッチ回路、６は変換後の画像デー
タである。
り、図において、１は画像データ、２は１クロツクが画
像データの１画素に対応する画像データ同期クロック（
以下、同期クロックという）、３は所定の規則に従って
同期クロック２を間引くクロック間引き回路、５はクロ
ック間引き回路３が出力する間引きクロック４で画像デ
ータ１をラッチするラッチ回路、６は変換後の画像デー
タである。
次に動作について第６図に示すタイミングチャートを参
照して説明する。同期クロック２の各クロックは、画像
データ１の各画素に対応しているので、まず、クロック
間引き回路３で間引きたい画素に対応したクロックを同
期クロック２から間引く（第６図（ｃ））、クロック間
引き回路３力咄力する間引きクロック４は、ラッチ回路
５のラッチタイ泉ングとなっているので、結局、ラッチ
回路５でラッチされたデータは、間引かれた画像データ
となる。これが変換後の画像データ６である。
照して説明する。同期クロック２の各クロックは、画像
データ１の各画素に対応しているので、まず、クロック
間引き回路３で間引きたい画素に対応したクロックを同
期クロック２から間引く（第６図（ｃ））、クロック間
引き回路３力咄力する間引きクロック４は、ラッチ回路
５のラッチタイ泉ングとなっているので、結局、ラッチ
回路５でラッチされたデータは、間引かれた画像データ
となる。これが変換後の画像データ６である。
第６図に示した例は、４画素ごとに１画素を間引いて全
体として３／４に縮小する場合の例であり、１ラインの
先頭から第４ｎｉｉ素（ｎ ＝１．２．３−）が間引か
れて、変換後の画像データ６は、第１゜第２．第３．第
５・・・・・・画素で構成されている。
体として３／４に縮小する場合の例であり、１ラインの
先頭から第４ｎｉｉ素（ｎ ＝１．２．３−）が間引か
れて、変換後の画像データ６は、第１゜第２．第３．第
５・・・・・・画素で構成されている。
第７図に示したような画像データ１が入力された場合に
は、第６図に示した規則に従って間引きを行うと、第８
図に示すように、変換後の画像データ６は全白ラインと
なってしまう、第６図に示した規則だけではなく、規則
をどのように定めても、画像データ１の画素分布が間引
きの規則に合致すると、全白ラインに変換される。
は、第６図に示した規則に従って間引きを行うと、第８
図に示すように、変換後の画像データ６は全白ラインと
なってしまう、第６図に示した規則だけではなく、規則
をどのように定めても、画像データ１の画素分布が間引
きの規則に合致すると、全白ラインに変換される。
従来の画素密度変換回路は以上のように構成されている
ので、間引かれた画素は変換後の画像データ６に全く反
映されず、間引きの規則、をどのように定めても、画素
分布によっては全白または全黒となる部分が生じてしま
うという課題があった。
ので、間引かれた画素は変換後の画像データ６に全く反
映されず、間引きの規則、をどのように定めても、画素
分布によっては全白または全黒となる部分が生じてしま
うという課題があった。
この発明は上記のような課題を解消するためになされた
もので、画像データの変換を行う際に、間引かれた画素
を変換後の画像データに反映させて、元の画像データに
近い変換後の画像データを得ることを目的とする。
もので、画像データの変換を行う際に、間引かれた画素
を変換後の画像データに反映させて、元の画像データに
近い変換後の画像データを得ることを目的とする。
（課題を解決するための手段）
この発明に係る画素密度変換回路は、１ラインの画像デ
ータを画素ごとに順次入力して、所定数の画素を保存す
る画素保存手段と、同期クロックを計数するカウント手
段とを設け、画素保存手段の保存値およびカウンタ手段
が出力するカウント値であるタイミング情報を入力とす
るデータ決定部が、このタイミング情報の値がクロック
間引き回路で間引きを生じた時点に人力した画素（間引
かれた画素）の次の画素が入力したことを示す場合に、
画素保存手段の保存値のうち、間引かれた画素およびそ
の画素の前の数画素を参照して決定したデータをラッチ
回路に対して出力するように構成したものである。
ータを画素ごとに順次入力して、所定数の画素を保存す
る画素保存手段と、同期クロックを計数するカウント手
段とを設け、画素保存手段の保存値およびカウンタ手段
が出力するカウント値であるタイミング情報を入力とす
るデータ決定部が、このタイミング情報の値がクロック
間引き回路で間引きを生じた時点に人力した画素（間引
かれた画素）の次の画素が入力したことを示す場合に、
画素保存手段の保存値のうち、間引かれた画素およびそ
の画素の前の数画素を参照して決定したデータをラッチ
回路に対して出力するように構成したものである。
この発明におけるデータ決定部は、画素保存手段から入
手した現入力画素、同じく現入力画素以前の数画素およ
び現入力画素が間引き後の何画素目であるかの情報を受
は取り、現入力画素に対して出力するデータに、間引か
れた画素を反映できるようにする。
手した現入力画素、同じく現入力画素以前の数画素およ
び現入力画素が間引き後の何画素目であるかの情報を受
は取り、現入力画素に対して出力するデータに、間引か
れた画素を反映できるようにする。
（実施例）
以下、この発明の一実施例を図について説明する。第１
図において、７は画像データ１を１ｉ！素ずつ入力して
、同期クロック２によって１画素ずつシフトするシフト
レジスタ（画素保存手段）、８は同期クロック２を計数
するアドレスカウンタ（カウント手段）、９はシフトレ
ジスタ７の４ビット並列出力とアドレスカウンタ８の計
数値４ビツトとをアドレス入力として、あらかじめ格納
されているデータを出力するＲＯＭ（データ決定部）で
ある。その他のものは同一符号を付して第５図に示した
ものと同一のものである。
図において、７は画像データ１を１ｉ！素ずつ入力して
、同期クロック２によって１画素ずつシフトするシフト
レジスタ（画素保存手段）、８は同期クロック２を計数
するアドレスカウンタ（カウント手段）、９はシフトレ
ジスタ７の４ビット並列出力とアドレスカウンタ８の計
数値４ビツトとをアドレス入力として、あらかじめ格納
されているデータを出力するＲＯＭ（データ決定部）で
ある。その他のものは同一符号を付して第５図に示した
ものと同一のものである。
次に動作について第２図および第３図を参照して説明す
る。第２図は従来例と同しく１ラインの画像データ１を
３／４に縮小する場合のタイミングチャートである。シ
フトレジスタ７の並列出力は、最も新しく入力した画素
（現入力画素）がアドレスへ〇に入力し、それ以前に入
力した画素は、順次アドレスＡ４人力、に入力するよう
に、ＲＯＭ９に接続されている。また、アドレスカウン
タ８の計数値はＬＳＢがアドレスＡ４人力し、それより
上位の桁は順次アドレスＡ４人力７に入力するように接
続されている。また、第３図はアドレス入力の値とＲＯ
Ｍ９から出力されるデータＤの値との対応を示す対応図
である。この対応は、ＲＯＭ９のアドレスと格納されて
いるデータとの対応でもある。なお、第３図において、
アドレスＡ０〜Ａ、の値とアドレスＡ０〜Ａ、に応じて
定まった値との“１”、“０”は黒画素、白画素を意味
する。また、アドレス入力の“Ｘ′は“°１“０″のど
ちらでもよいことを示している。
る。第２図は従来例と同しく１ラインの画像データ１を
３／４に縮小する場合のタイミングチャートである。シ
フトレジスタ７の並列出力は、最も新しく入力した画素
（現入力画素）がアドレスへ〇に入力し、それ以前に入
力した画素は、順次アドレスＡ４人力、に入力するよう
に、ＲＯＭ９に接続されている。また、アドレスカウン
タ８の計数値はＬＳＢがアドレスＡ４人力し、それより
上位の桁は順次アドレスＡ４人力７に入力するように接
続されている。また、第３図はアドレス入力の値とＲＯ
Ｍ９から出力されるデータＤの値との対応を示す対応図
である。この対応は、ＲＯＭ９のアドレスと格納されて
いるデータとの対応でもある。なお、第３図において、
アドレスＡ０〜Ａ、の値とアドレスＡ０〜Ａ、に応じて
定まった値との“１”、“０”は黒画素、白画素を意味
する。また、アドレス入力の“Ｘ′は“°１“０″のど
ちらでもよいことを示している。
第２図に示したように、３／４縮小の場合には、アドレ
スＡｓ 、Ａｓが共に１”になった時に画像データ１は
間引かれる。従って、アドレスＡ４゜Ａ、が（０，０）
（左側が下位側アドレスに対応している。以下同じ、）
の時は、間引き直後の画素がシフトレジスタ７に入力し
、アドレスＡ、に現れたことになる。また、アドレスＡ
ｓ 、Ａｓが（１，Ｏ）の時は、間引き後２番目の画素
がアドレスＡ、に現れたことになり、アドレスＡａ、Ａ
ｓが（０，１）の時は、間引き後３番目の画素がアドレ
スへ〇に現れたことになる。そこで、第３図に示す対応
データをＲＯＭ９に格納しておけば、出力されたデータ
Ｄは画素分布に応じた適切なものとなる。第３図におい
て、アドレスＡ４．Ａｓが（１，Ｏ）または（０，１）
の場合（間引き後２番目または３番目の画素がアドレス
Ａ０に現れた場合）には、アドレスＡ、に現れた現入力
画素をそのまま出力するように、ＲＯＭ９に格納された
データは、現入力画素に一致させである。一方、アドレ
スＡａ、Ａｓが（０，Ｏ）の場合には、アドレスＡ、は
間引かれた画素、アドレスＡ、は現入力画素に対応して
いるので、ＲＯＭ９に格納されたデータは、アドレスＡ
、〜Ａ２に対応した画素から決定する０例えば、アドレ
スＡ０〜Ａ、が（１，０，０）（第３図に示した順とは
逆で、左側がアドレスＡ、に対応している。以下同じ。
スＡｓ 、Ａｓが共に１”になった時に画像データ１は
間引かれる。従って、アドレスＡ４゜Ａ、が（０，０）
（左側が下位側アドレスに対応している。以下同じ、）
の時は、間引き直後の画素がシフトレジスタ７に入力し
、アドレスＡ、に現れたことになる。また、アドレスＡ
ｓ 、Ａｓが（１，Ｏ）の時は、間引き後２番目の画素
がアドレスＡ、に現れたことになり、アドレスＡａ、Ａ
ｓが（０，１）の時は、間引き後３番目の画素がアドレ
スへ〇に現れたことになる。そこで、第３図に示す対応
データをＲＯＭ９に格納しておけば、出力されたデータ
Ｄは画素分布に応じた適切なものとなる。第３図におい
て、アドレスＡ４．Ａｓが（１，Ｏ）または（０，１）
の場合（間引き後２番目または３番目の画素がアドレス
Ａ０に現れた場合）には、アドレスＡ、に現れた現入力
画素をそのまま出力するように、ＲＯＭ９に格納された
データは、現入力画素に一致させである。一方、アドレ
スＡａ、Ａｓが（０，Ｏ）の場合には、アドレスＡ、は
間引かれた画素、アドレスＡ、は現入力画素に対応して
いるので、ＲＯＭ９に格納されたデータは、アドレスＡ
、〜Ａ２に対応した画素から決定する０例えば、アドレ
スＡ０〜Ａ、が（１，０，０）（第３図に示した順とは
逆で、左側がアドレスＡ、に対応している。以下同じ。
）の場合には、現人力画素“工”に応じて“１”を出力
するように、ＲＯＭ９には“１ｎを格納しておく。また
、アドレスＡ、〜Ａｔが（１，，０，１）の場合には、
ＲＯＭ９には、０″を格納しておく、このようにすれば
、画像データ１が１″→“０”→″ｌ”と続いた時に、
変換後の画像データ６は１″→″０″と続くことになる
。従来の場合には、１”→“１”と続いてしまって、°
゛１″と“Ｏ″との変化点が消滅してしまった。
するように、ＲＯＭ９には“１ｎを格納しておく。また
、アドレスＡ、〜Ａｔが（１，，０，１）の場合には、
ＲＯＭ９には、０″を格納しておく、このようにすれば
、画像データ１が１″→“０”→″ｌ”と続いた時に、
変換後の画像データ６は１″→″０″と続くことになる
。従来の場合には、１”→“１”と続いてしまって、°
゛１″と“Ｏ″との変化点が消滅してしまった。
アドレスＡ・〜Ａ、が（０，１，１）の場合には、ＲＯ
Ｍ９にはＯ″を格納しておく、このようにすれば、画像
データ１が“１′″→″１”→゛′０”と続いた時に、
変換後の画像データ６は“１”→“０”と続くことにな
る。なお、アドレスＡ４゜Ａ、が（１，、ｌ）の場合は
、現入力画素は間引かれるので、ＲＯＭ９に格納された
データは規定しなくてもよい。また、本実施例の場合に
は、間引かれた画素の直前の画素までを参照の対象とし
ているので、アドレスＡ、の値が１″ “０″どちら
の場合であっても、ＲＯＭ９に格納されたデータは同し
でよい。もちろん直前画素より前の画素まで参照の対象
としてもよく、間引きの間隔が本実施例の場合よりも広
い時などに有効である。
Ｍ９にはＯ″を格納しておく、このようにすれば、画像
データ１が“１′″→″１”→゛′０”と続いた時に、
変換後の画像データ６は“１”→“０”と続くことにな
る。なお、アドレスＡ４゜Ａ、が（１，、ｌ）の場合は
、現入力画素は間引かれるので、ＲＯＭ９に格納された
データは規定しなくてもよい。また、本実施例の場合に
は、間引かれた画素の直前の画素までを参照の対象とし
ているので、アドレスＡ、の値が１″ “０″どちら
の場合であっても、ＲＯＭ９に格納されたデータは同し
でよい。もちろん直前画素より前の画素まで参照の対象
としてもよく、間引きの間隔が本実施例の場合よりも広
い時などに有効である。
ここで、第７図に示したような画像データ１が入力され
た場合について説明する。第５画素がシフトレジスタ７
に人力した時に、アドレスＡ４゜Ａ、は（０，Ｏ）とな
るので、ＲＯＭ９から出力されるデータＤは、第３図に
示したアドレスＡ４゜Ａ、 −（０，Ｏ）の列から選択
される。一方、アドレスＡ、〜Ａ、は（０，１，Ｏ，Ｏ
）となっているので（黒画素を“１”とする。）、第３
図に示す（Ａ３ 、Ａｔ、Ａ１．Ａ＠ ）＝ （Ｘ、０
．１゜Ｏ）の行に当たる位置に格納されている“ｌ”が
出力される。以下、このような動作を繰り返して、結局
、同期クロック２に同期したタイミングでは、第４図（
Ａ）に示す画素列に対応したデータＤが、順次ＲＯＭ９
から出力される。
た場合について説明する。第５画素がシフトレジスタ７
に人力した時に、アドレスＡ４゜Ａ、は（０，Ｏ）とな
るので、ＲＯＭ９から出力されるデータＤは、第３図に
示したアドレスＡ４゜Ａ、 −（０，Ｏ）の列から選択
される。一方、アドレスＡ、〜Ａ、は（０，１，Ｏ，Ｏ
）となっているので（黒画素を“１”とする。）、第３
図に示す（Ａ３ 、Ａｔ、Ａ１．Ａ＠ ）＝ （Ｘ、０
．１゜Ｏ）の行に当たる位置に格納されている“ｌ”が
出力される。以下、このような動作を繰り返して、結局
、同期クロック２に同期したタイミングでは、第４図（
Ａ）に示す画素列に対応したデータＤが、順次ＲＯＭ９
から出力される。
以上のようにして、ＲＯＭ９から出力されたデータＤは
、従来の場合と同様に、ラッチ回路５で間引きクロック
４でラッチされて、第４図（Ｂ）に示す変換後の画像デ
ータ６となる。
、従来の場合と同様に、ラッチ回路５で間引きクロック
４でラッチされて、第４図（Ｂ）に示す変換後の画像デ
ータ６となる。
なお、上記実施例では、ＲＯＭ９のアドレス入力として
上位４ビツトをアドレスカウンタ８の出力に、また、下
位４ビツトをシフトレジスタ７の並列出力に割当てたが
、それぞれのアドレスのビット数および割り付は方は変
更してもよく、上記実施例と同様の効果を奏する。
上位４ビツトをアドレスカウンタ８の出力に、また、下
位４ビツトをシフトレジスタ７の並列出力に割当てたが
、それぞれのアドレスのビット数および割り付は方は変
更してもよく、上記実施例と同様の効果を奏する。
また、上記実施例では、変換後の画像データ６はシリア
ルデータとして出力したが、パラレルデータに変換した
後出力するようにしてもよい。
ルデータとして出力したが、パラレルデータに変換した
後出力するようにしてもよい。
以上のように、この発明によれば、画素密度変換回路を
、データ決定部によって間引かれた画素とそれ以前の数
画素を参照して間引かれた画素に続く画素の値を決定す
るように構成したので、画素分布のいかんによらず変換
後の画像データの画質劣化を防止できるものが得られる
効果がある。
、データ決定部によって間引かれた画素とそれ以前の数
画素を参照して間引かれた画素に続く画素の値を決定す
るように構成したので、画素分布のいかんによらず変換
後の画像データの画質劣化を防止できるものが得られる
効果がある。
第１図はこの発明の一実施例による画素密度変換回路を
示すブロック図、第２図は第１図に示した画素密度変換
回路の動作を説明するためのタイミングチャート、第３
図はＲＯＭのアドレス入力とデータとの対応を示す対応
図、第４図は変換後の画像データの様子を示すデータ構
成図、第５図は従来の画素密度変換回路を示すブロック
図、第６図は第５図に示した画素密度変換回路の動作を
説明するためのタイミングチャート、第７図は画像デー
タの一例を示すデータ構成図、第８図は従来の変換後の
画像データの様子を示すデータ構成図である。 １は画像データ、２は画像データ同期クロック、３はク
ロック間引き回路、５はラッチ回路、６は変換後の画像
データ、７はシフトレジスタ（画素保存手段）、８はア
ドレスカウンタＣカウント手段）、９はＲＯＭ（データ
決定部）。 なお、図中、同一符号は同一、又は相当部分を示す。
示すブロック図、第２図は第１図に示した画素密度変換
回路の動作を説明するためのタイミングチャート、第３
図はＲＯＭのアドレス入力とデータとの対応を示す対応
図、第４図は変換後の画像データの様子を示すデータ構
成図、第５図は従来の画素密度変換回路を示すブロック
図、第６図は第５図に示した画素密度変換回路の動作を
説明するためのタイミングチャート、第７図は画像デー
タの一例を示すデータ構成図、第８図は従来の変換後の
画像データの様子を示すデータ構成図である。 １は画像データ、２は画像データ同期クロック、３はク
ロック間引き回路、５はラッチ回路、６は変換後の画像
データ、７はシフトレジスタ（画素保存手段）、８はア
ドレスカウンタＣカウント手段）、９はＲＯＭ（データ
決定部）。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 複数の画素で構成された１ラインの画像データを前記画
素ごとに順次入力して、所定数の前記画素を保存する画
素保存手段と、前記画素に同期した画信号同期クロック
を計数して、前記画素の間引きが生じた時点と現入力画
素との関係を示すタイミング情報を出力するカウント手
段と、前記画信号同期クロックをあらかじめ定められた
規則で間引くクロック間引き回路と、前記画素保存手段
の保存値および前記カウント手段が出力したタイミング
情報を入力として、前記タイミング情報が、間引かれた
画素の次の画素が入力したことを示す場合に、前記保存
値のうちの間引きに対応した画素およびその画素の前の
数画素を参照して決定したデータを出力するデータ決定
部と、このデータ決定部の出力値を前記クロック間引き
回路が出力した間引きクロックでラッチするラッチ回路
とを備えた画素密度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205251A JP2577797B2 (ja) | 1989-08-08 | 1989-08-08 | 画素密度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205251A JP2577797B2 (ja) | 1989-08-08 | 1989-08-08 | 画素密度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0368082A true JPH0368082A (ja) | 1991-03-25 |
| JP2577797B2 JP2577797B2 (ja) | 1997-02-05 |
Family
ID=16503894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205251A Expired - Lifetime JP2577797B2 (ja) | 1989-08-08 | 1989-08-08 | 画素密度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2577797B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390962A (ja) * | 1986-10-06 | 1988-04-21 | Fuji Xerox Co Ltd | 画像縮小回路 |
-
1989
- 1989-08-08 JP JP1205251A patent/JP2577797B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390962A (ja) * | 1986-10-06 | 1988-04-21 | Fuji Xerox Co Ltd | 画像縮小回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2577797B2 (ja) | 1997-02-05 |
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Legal Events
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