JPH033081A - 画像パターン変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像パターン変換方式に関し、特に、入力画像
パターンを縮小又は拡大して出力させるものに関する。

［従来の技術］ 画像パターンを変倍して出力する画像パターン変換方式
としては、従来、特開昭６０−１７１８６４号公報及び
特公昭６２−４３５８９号公報に開示されたものがある
。

特開昭６０−１７１８６４号公報に記載のものは、ライ
ン単位の直列信号の画素データを受信するインタフェー
ス部にお、いて、Ｘ方向く主走査方向〉及びＹ方向（副
走査方向）の所望の間引パターン及び間引周期をレジス
タにそれぞれセットし、そのセットされた間引パターン
に従って転送されるデータをＸ方向はビット（画素）単
位にＹ方向はライン単位に単純間引することで、きめ細
かなかつ任意の間引きを可能としたものである。

また、特公昭６２−４３５８９号公報に記載のものは、
得られた画像情報の画素を所定数毎に間引く画像パター
ン変換装置において、画素データをタイミングパルスに
同期して順次発生する画像情報発生手段、間引かれる画
素を検出する為に前記タイミングパルスを計数するカウ
ント手段、所定数毎に間引かれる画素データを一時記憶
する記憶手段、前記カウント手段の計数値に応じて発生
された画素データをそのまま、あるいは、前記記憶手段
の記憶画素データと次に発生された隣接画素データとの
論理和をとって発生順に順次出力する出力手段とを備え
たものであり、間引かれた画素の情報を次の画素の情報
に反映させるようにしたものである。

［発明が解決しようとする課題］ 上述の特開昭６０−１７１８６４号公報に記載のものに
よると、単純に間引いているので、細線が途中で切れる
ようなこと、いわゆる細線落ちも生じ、また、間引きに
よる格子状の縞模様が生じることがあり、縮小された画
像パターンの画質を劣化させていた。

特公昭６２−４３５８９号公報に記載のものによると、
細線落ちや不要な格子状模様が生じることを防止するが
できるが、これは２値画素データを対象としたものであ
り、最近の画像処理装置で多く用いられている３値以上
の階調を有する画素データに対しては適用できない。

また、これら公報に記載のものは共に、画像パターンの
縮小処理に関するものであり、拡大処理に対しては適用
できない。

一般に、拡大処理は、拡大率に応じた所定個数毎の画素
データを２度出力することで行われる。

このように拡大処理と、縮小処理とを異なる方法で実行
していなので、別個に処理構成を用意しなければならず
、全体構成が大型化していた。

本発明は、変換後の画像パターンの画質を向上させるこ
とができる、階調を有する画素データをも処理すること
ができる、しかも、拡大処理と縮小処理とを同一の構成
で実現することができる画像パターン変換方式を提供し
ようとするものである。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、シリア
ルの画素データでなる入力画像パターンを主走査方向又
は副走査方向の少なくとも一方に変倍する画像パターン
変換方式において、変倍する方向について、整数である
最大変倍率で入力画像パターンを拡大変倍する最大変倍
手段と、−旦最大倍率に拡大変倍された画像パターンの
データを、入力指示された変倍率に応じて、間引いて変
倍された出力画像パターンを得る間引変倍手段とを備え
た。

このような変倍に供する入力画像パターンの画素データ
は２値の画素データに限定されるものでなく、複数ビッ
トでなる階調を有する画素データであっても良い。

また、間引変倍手段は、画素データが階調を有する画素
データである場合には、間引く画素データと、この画素
データの前又は後の画素データとの平均を得て間引く画
素データの階調情報を他の画素データに反映させるよう
にすることが好ましい。

［作用］ 本発明においては、最大変倍手段は、変倍する方向につ
いて、整数である最大変倍率で入力画像パターンを拡大
変倍する。なお、この最大倍率での変倍方法としては、
例えば、従来の拡大方法をそのまま適用することができ
る。また、最大倍率で変倍したと等価な状態を作り出し
ても良い。例えば、主走査方向であれば、入力画像パタ
ーンにおける１画素に対してその取込み指令用のビット
個数を最大倍率である整数にすることで最大倍率で変倍
したと等価な状態を作り出しても良い。このようにして
−旦最大倍率に拡大変倍された画像パターンの一部の画
素データを、間引変倍手段が入力指示された変倍率に応
じて間引いて入力画像パターンが所定の倍率に変倍され
た出力画像パターンを得る。

このようにすることで拡大及び縮小処理を同一の構成で
実行させることができる。

ここで、入力画像パターンの画素データは、最近良く用
いられている階調を有する画素データであっても良い。

間引変倍手段は、このような階調を有する画素データの
入力画像パターンに対し、間引く画素データと、この画
素データの前又は後の画素データとの平均を得て出力さ
せる。従って、間引かれた画素データの階調情報も近接
する間引かれない他の画素データに反映され、いわゆる
細線落ちや間引画素による不要な縞模様等が生じること
を防止している。

［実施例］ 以下、本発明の一実施例を図面を参照しながら詳述する
。

第２図は、実施例の画像パターン変換方式を適用した画
像処理装置を示すものである。

第２図において、この画像処理装置は、装置全体の制御
を行なう中央処理ユニット（ＣＰＵ）１と、ＣＰＵＩが
実行するプログラムや変倍パターンデータ等を格納して
いるプログラムＲＯＭ２と、プログラム実行時に利用す
るワーキングＲＡＭ　３とを備えている。ＣＰＵＩは、
図示しない入力操乍部から変倍率が指示された画像パタ
ーンの読取り指令が与えられたとき、イメージセンサタ
イミング生成回路４を起動する。

イメージセンサタイミング生成回路４は、ラインイメー
ジセンサ５に対してコントロール信号を与えて読取り動
作させる。ラインイメージセンサ５から読み取られた１
ライン毎の直列の画素信号は、サンプルホールド回路６
でホールドされながら差分増幅回路７及び黒レベルサン
プルホールド回路８に与えられる。黒レベルサンプルホ
ールド回路８は、黒レベルを検出してホールドするもの
であり、ホールドされた黒レベルは差分増幅回路８に与
えられる。

かくして、差分増幅回路８によって黒レベルに対する読
取りレベルの差レベルが読取画素信号として得られ、こ
の画素信号がアナログ／デジタル変換回路９に与えられ
る。このアナログ／デジタル変換回路９には、イメージ
センサタイミング生成回路４からコントロール信号（ク
ロック信号）が与えられており、このコントロール信号
に基づいて画素信号（アナログ信号）を画素データ（デ
ジタル信号）に変換する。このようにして得られた画素
データは、シェーディング補正回路１０によって１ライ
ンを通して滑らかに変化する画素データに変換されて画
像パターン変倍処理回路１１に与えられる。この画像パ
ターン変倍処理回路１１には、この画素データに同期し
たクロック信号がイメージセンサタイミング生成回路４
から与えられる。

シェーディング補正回路１０は、入力画素データの白レ
ベルをも検出しており、検出した白レベルに基づいて上
述したシェーディング補正を行なうと共に、検出した白
レベルを白レベル格納ＲＡＭ１２に与えて格納させる。

このようにして検出格納された白レベルは、ラッチ回路
１３に与えられてイメージセンサタイミング生成回路４
から与えられたコントロール信号に基づいて１ライン分
１画素毎の画素信号をアナログ／デジタル変換し始める
前にラッチされる。ラッチされた白レベルは、デジタル
／アナログ変換回路１４によってアナログ信号に変換さ
れた後、増幅回路１５を介して増幅されてアナログ／デ
ジタル変換回路９に対して基準レベルとして入力される
。白レベル格納ＲＡＭ１２は、アナログ／デジタル変換
回路９の出力のラインバッファとして用いられており、
次段への読出しを行なった後に現ラインの書き込みを行
なっている。

このようにしてＦｅ調を有する複数ビットでなる画素デ
ータが、アナログ／デジタル変換回路９から出力させる
。

画像パターン変倍処理回路１１には、ＣＰＵＩからデー
タバス及びアドレスバスを介して変倍を実行させるため
の各種データが与えられ、また、図示しないコントロー
ルバスを介して変倍を実行させるためのコントロール信
号が与えられる。画像パターン変倍処理回路１１は、こ
れら変倍処理用のデータやコントロール信号に基づいて
画素データでなる画像パターンを変倍処理し、処理した
画素データを、次段が取り込むためのコントロール信号
と共に次段に出力する。なお、ラインＲＡＭ１６は、副
走査方向の変倍処理を実行させるために設けられた１ラ
イン毎の画素データを格納するものである。

口の・ｆＪＩ 次に、画像パターン変倍処理回路１１による主走査方向
の変倍処理について説明する。

第１図は、主走査方向の変倍指令構成及び間引補間構成
を示すブロック図である。

なお、この主走査方向の変倍指令構成及び間引補間構成
部分に対しては、副走査方向についてだけ既に２倍化（
２度読み）された画像パターンの画素データ列ＡＤＯＴ
が入力される。第１図は、副走査方向についてだけ既に
２倍化された画像パターンの画素データ列ＡＤＯＴを主
走査方向に変倍させようとする構成部分を示すものであ
る。

第１図において、第２図に示すＣＰＵ１が、変倍パター
ンデータ、主走査補間指令データ、−巡画素数データを
ＲＯＭ２から取出してデータバスを介して当該主走査方
向変倍処理部に対して与え、上述したこれらデータをラ
ッチするラッチ回路を指示するアドレスをアドレスバス
を介して与え、さらに、システムクロック信号（例えば
、ＩＯＭＨｚ）を与える。

ここで、変倍パターンデータは、図示しない入力操作部
から指示された変倍率に応じたものであり、例えば、８
ビット並列データとして当該主走査方向変倍処理部に与
えられる。この変倍パターンデータは、ラッチ回路群２
０ａ〜２Ｏｎ及びシフトレジスタ回路群２Ｌａ〜２１ｎ
によって後述するようにシリアルデータ０ＴＣ１に変換
されるものである。

変倍パターンデータは、連続する２個のビットが後述す
る補間処理部に入力される画像パターンの１個の画素デ
ータＡＤＯＴに対応したものであり、この変倍パターン
データの全ビットが有意ビットであれば、入力画像パタ
ーンを主走査方向に２倍することを意味するものである
。変倍パターンデータにおける非有意ビットは、入力画
素データＡＤＯＴをそのタイミングでは最終的な出力画
素データとして収り込まないこと（間引くこと）を意味
する。すなわち、各画素データをそれぞれこの変倍パタ
ーンデータに基づいて２度ずつ取り込むことを可能とし
て主走査方向について２倍までの変倍を可能としておき
、変倍パターンデータのうちに取り込み動作をしないビ
ットを変倍率に応じて設けることで０〜２倍の範囲での
変倍を可能としている。

アドレスデコード回路２２はＣＰＵＩとつながるアドレ
スバスを介して与えられたアドレスをデコードするもの
であり、与えられたアドレスがラッチ回路２０ａ〜２Ｏ
ｎを指示するものであるとき、指示されたラッチ回路２
０ａ〜２Ｏｎにラッチ用クロック信号を与えてそのとき
のデータバス上のデータ、すなわち、変倍パターンデー
タをラッチさせる。

また、主走査補間指令データは、例えば、ＣＰＵ１がＲ
ＯＭ２から読出して与えるようにソフトウェア的に形成
するものであり、例えば、８ビット並列データとして当
該主走査方向変倍処理部に与えられる。この主走査補間
指令データは、ラッチ回路群２３ａ〜２３ｍ　（ｍはｎ
の半分の値）及びシフトレジスタ回路群２４ａ〜２４ｍ
によって後述するようにシリアルデータ０ＴＣ２に変換
されるものである。

主走査補間指令データは、画素データ列ＡＤＯＴの一部
の画素データを、相前後する２個の画素データの平均値
に置き換えることを指示するものであり、主走査補間指
令データの有意ビットは平均値に置き換えることを意味
し、非有意ピッ【へは入力画素データをそのまま用いる
ことを指示するものである。

この主走査補間指令データは、変倍パターンデータに応
じたものである。すなわち、変倍パターンデータに従っ
て、主走査方向に２倍されたと等価な画素データ列の一
部を単に間引いて出力画素データを形成した場合には、
間引いた画素近傍の画質が低下するので、間引いた近傍
の画素データとして平均値データを用いて間引いた画素
データの階調情報を反映させようとしたものである。

アドレスデコード回路２２は、与えられたアドレスがラ
ッチ回路２３ａ〜２３ｍを指示するものであるとき、指
示されたラッチ回路２３ａ〜２３ｍにラッチ用クロック
信号を与えてそのときのデータバス上のデータ、すなわ
ち、主走査補間指令データをラッチさせる。

また、上述したデータバスを介して与えられる一巡画素
数データは、アドレスデコード回路２２からのクロック
信号に基づいてラッチ回路２５にラッチされる。このラ
ッチ出力はコンパレータ回路２６に与えられる。−巡画
素数データは、例えばシフトレジスタ回路群２４ａ〜２
４ｍのシフト段数に応じた値となる。

タイミングパルス生成回路２７は、システムクロック信
号に基づいて各種のパルス信号を生成するものである。

タイミングパルス生成回路２７は、画素周期毎のパルス
信号をも生成し、すなわち、１画素に１個ずつ現れるパ
ルス信号を生成してカウンタ回路２８に与える。このカ
ウンタ回路２８によるカウントはコンパレータ回８２６
に与えられる。

コンパレータ回路２６はカウンタ回路２８のカウントが
ラッチ回路２５にラッチされている値になったときに一
致信号をシフトレジスタ制御回路２９に与えると共に、
カウンタ回路２８にリセット信号として与える。

シフトレジスタ制御回路２９は、一致信号が与えられた
ときに、まず、変倍パターンデータ用のシフトレジスタ
回路群２１ａ〜２１ｎ及び主走査補間指令データ用のシ
フトレジスタ回路群２４ａ〜２４ｍに対してロード信号
を与える。これにより、ラッチ回路群２０ａ〜２Ｏｎに
ラッチされた変倍パターンデータは、対応するシフトレ
ジスタ回路群２１ａ〜２ｉｎにロードされ、ラッチ回路
群２３ａ〜２３ｍにラッチされた主走査補間指令データ
は、対応するシフトレジスタ回路群２４ａ〜２４ｍにロ
ードされる。

シフトレジスタ制御回路２９は、ロードさせた後、タイ
ミングパルス生成回路２７から与えられるタイミングパ
ルス信号に基づいて、画素データ周期の１／２倍の周期
を有するシフト用クロック信号を形成してシフトレジス
タ回路群２１ａ〜２１ｎに与えると共に、画素データ周
期を有するシフト用クロック信号を形成してシフトレジ
スタ回路群２４ａ〜２４ｍに与える。

かくして、シフトレジスタ回路群２１ａ〜２１ｎから、
画素データ周期の１／２の周期の間だけ論理ｒＨ」又は
「Ｌ」をとるシリアル化された変倍パターンデータ０Ｔ
Ｃ１が出力される。このシリアル変倍パターンデータＯ
ＴＣ１はアンド回路３０及び３１に与えられる。各アン
ド回路３０．３１にはそれぞれ、タイミングパルス生成
回路２７から画素データ周期の所定のパルス幅及び位相
を有するパルス信号が与えられており、シリアル化され
た変倍パターンデータ０ＴＣ１はこれらパルス信号に基
づいて、論理ｒＨ，期間（間引きをしないことを意味す
る期間）だけが所定のパルス幅を有する、しかも、所定
の位相を有するパルス信号ＤＨＣＫ及びＡＤＣＰに変換
されて当該画像パターン変倍処理回路１１の副走査方向
の補間部に与えられる。

また、シフトレジスタ回路群２４ａ〜２４ｍからは、画
素データ周期の間だけ論理ｒＨ，又は「Ｌ」をとるシリ
アル化された主走査補間指令データ０ＴＣ２が出力され
る。この主走査補間指令データ０ＴＣ２は、主走査方向
補間部を構成するセレクタ回路３２に入力選択制御信号
として与えられる。

主走査方向補間部は、ラッチ回ｆｉ’４３３と、平均化
回路３４と、上述のセレクタ回路３２とから構成されて
いる。

この主走査方向補間部には、副走査方向について既に２
倍化された画像パターンの画素データ列ＡＤＯＴが入力
される。ラッチ回路３３は、この画素データ列ＡＤＯＴ
をラッチする。この際のラッチ用クロック信号ＲＣＯは
、タイミングパルス生成回路２７から与えられる。この
クロック信号ＲＣＯは画素データ周期のパルス信号であ
る。平均化回路３４には、入力画素データＡＤＯＴ及び
ラッチ回路３３にラッチされた１画素前の画素データが
与えられる。

かくして、平均化回路３４から相前後する２画素のデー
タの平均値、すなわち、平均の階調を現すデータが得ら
れ、この平均画素データがセレクタ回路３２に対して第
２の選択入力として与えられる。セレクタ回路３２には
、入力画素データＡＤＯＴも第１の選択入力として与え
られている。

セレクタ回路３２は、上述したシフトレジスタ回路群２
４ａ〜２４ｍから与えられたシリアル化された主走査補
間指令データ０ＴＣ２に基づいて、このデータ０ＴＣ２
が論理ｒＨ，のときに平均化回路３４からの平均画素デ
ータを選択し、論理「Ｌ」のときに入力画素データをそ
のまま選択して出力する。このように入力画素データ列
ＡＤＯＴの一部の画素データが平均値に置き換えられた
画素データ列ＡＶＤは、当該画像パターン変倍処理回路
１１の副走査方向補間部に与えられる。

画素データ列ＡＶＤは、副走査方向についての補間処理
に供せられるものであるが、仮に、この画素データ列Ａ
ＶＤを上述したパルス信号ＤＨＣ■く及びＡＤＣＰのタ
イミングでとらえると、主走査方向に所定の変倍率で変
倍され、しかも、元の画像パターンの主走査方向に２倍
したのちその一部を間引いたときの間引近傍の画素デー
タとして平均値が用いられたものとなる。

−−口の・　目 次に、画像パターン変倍処理回路１１内の副走査方向の
補間処理部を説明する。

第３図は、副走査方向の補間処理構成を示すブロック図
である。第３図において、ＣＰＬＩＩから、当該副走査
方向の補間処理部に対して、副走査方向補間指令パルス
ＴＨＩＮと、主走査方向ライン同期信号ＤＭＡと、アド
レスカウンタ回路用のクリア信号ｌ５Ｈ３Ｐとが与えら
れる。また、当該副走査方向の補間処理部に対して、上
述した主走査方向の補間処理部から画素データＡＶＤと
、データ取込制御パルスＤＨＣＫと、アドレスカウンタ
回路用のクロックパルスＡＤＣＰとが与えられる。

副走査方向補間指令パルスＴＨＩ　Ｎは、相前後する２
個のラインの各画素データの平均値を出力させるか、又
は、平均化させることなく出力させるかを指令する信号
である。主走査方向ライン同期信号ＤＭＡは、各ライン
の処理開始点の同期をとるものであり、平均化された画
素データを出力するラインであろうと、平均化されない
画素データを出力するラインであろうと、かかるライン
同期信号ＤＭＡは発生される。なお、平均化処理するラ
インの場合、ライン同期信号ＤＭＡが有意になる前に、
補間指令パルスＴＨＩＮが先に有意とされる。

補間指令パルスＴＨＩＮ及びライン同期信号ＤＭＡはナ
ンド回路４０に与えられる。このナンド回路４０による
論理出力は、パストランシーバ−回路４１に対して制御
信号として与えられる。このパストランシーバ−回路４
１は、副走査方向補間用のラインＲＡＭ　（第２図符号
１６）とつながるデータバスと当該副走査方向補間処理
部の２個の内部データバスとの間に介在するものであり
、パストランシーバ−回路４１はＲＡＭ１６から第１の
内部データバスＤＢＩへのデータ転送を外部から制御さ
れることなく実行し、第２の内部データバスＤＢ２から
ＲＡＭ１６へのデータ転送をナンド回路４０の出力が論
理ｒ）（」のときにだけ実行するようになされている。

ＲＡＭ１６に与えるデータは、上述した主走査方向補間
処理部から出力された一部の画素データが平均値に置き
換えられた画素データＡＶＤである。

上述した副走査補間指令パルスＴＨＩＮは、インバータ
回路４２を介して反転されてナンド回路４３に与えられ
る。ナンド回路４４には後述するＤ型フリップフロップ
回路構成のセレクト制御回路４８から反転出力信号が与
えられる。これらナンド回路４３及び４４にはまた、上
述の主走査方向変倍処理部からのデータ取込み読出し制
御信号ＤＨＣＫが入力される。

ナンド回路４３の論理出力は、ＲＡＭ１６に対する書込
み指令として与えられる。また、ナンド回路４４の論理
出力は、ＲＡＭ１６に対する読出し指令として与えられ
る。従って、副走査方向の補間指令パルスＴＨＩＮが有
意のときにはＲＡＭ１６に対する書き込みがなされ、他
方、補間指令パルスＴＨＩ　Ｎの非有意に代わった次の
ライン同期信号ＤＭＡのときにはＲＡＭ１６に対する読
出しがなされる。

なお、データ取込み読出し制御信号ＤＨＣＫが、主走査
方向についての平均化補間位置に対しては非有意となっ
ているので、ＲＡＭ１６に対する主走査方向の画素の格
納は、主走査方向について補間されていない画素データ
カ月頃次格納され、この主走査方向について補間されて
いない画素データが画素データ列ＡＶＤと同期して読み
出されることになる。

ＲＡＭ１６に対する書込みアドレス又は読出しアドレス
は、アドレスカウンタ回路４５が生成する。このアドレ
スカウンタ回路４５には、ライン同期信号ＤＭＡがイネ
ーブル信号として与えられている。なお、このライン同
期信号ＤＭＡより早く有意となるライン周期のクリア信
号ｌ５Ｈ８Ｐが与えられており、ライン同期信号ＤＭＡ
が有意となる前にアドレスカウンタ回路４５はクリアさ
れている。このアドレスカウンタ回路４５に対するクロ
ック信号としては、主走査方向変倍指令部が生成したク
ロック信号ＡＤＣＰが与えられる。

かくして、主走査方向の画素データの補間部分ではイン
クリメントしないアドレスを生成することができる。

このようにして適宜ＲＡＭ１６に格納した１ライン分の
画素データを用いて相前後する２ラインの画素データの
平均画素データを形成する。入力されてきた画素データ
は、平均化回路４６及びセレクタ回路４７に与えられる
。平均北回１４６には、パストランシーバ−回路４１を
介してＲＡＭ１６に格納されている直前ラインの画素デ
ータも与えられ、相前後するラインの画素データの平均
値が得られ、この平均画素データがセレクタ回路４７に
与えられる。

セレクタ回路４７は、セレクタ制御回路４８の出力信号
に応じて、入力画素データ又は平均画素データの一方を
選択して出力するものである。セレクタ制御回路４８は
、この実施例の場合、Ｄ型フリップフロッ１回路で構成
されており、データ入力端子に副走査補間指令パルスＴ
ＨＩＮが与えられ、クロック入力端子にライン同期信号
ＤＭＡがインバータ回路４２を介して反転されて与えら
れ、反転ラッチ出力端子からのラッチ出力ＸＱをセレク
タ回路４７に制御信号として与える。

すなわち、副走査補間指令パルスＴＨＩＮが有意なライ
ンを櫓示しているか否かを、ライン同期信号ＤＭＡのタ
イミングで捕らえて、次のライン同期信号ＤＭＡの１ラ
イン区間の間、副走査補間指令パルスＴＨＩＮの逆の論
理レベルをとる制御信号をセレクタ回路４７に与える。

セレクタ回路４７は、この制御信号に応じて間引指令信
号ＴＨＩＮが有意のときの次のライン同期信号ＤＭＡ中
に平均画素データを選択して出力し、間引指令信号ＴＨ
ＩＮが非有意のときに入力されてきた画素データＡＶＤ
をそのまま出力する。

このようにして主走査方向及び副走査方向の変倍率に応
じた位置の画素データが平均値画素データに置き換えら
れて当該画像パターン変倍処理回路１１の次段に出力さ
れる。

当該画像パターン変倍処理回路１１の次段の回路は、一
部が平均画素データに置き換えられた画素データ列を、
当該画像パターン変倍処理回路１１から与えられる変倍
パターンデータのパルス幅及び位相を制御したパルス信
号ＬＳＬＨをクロック信号として取り込むことで主走査
方向に変倍した画素データを得ると共に、副走査補間指
令パルスＴＨＩＮと対応した間引ラインを指示するパル
ス信号によってそのラインの画素データ以外を取り込む
ことで副走査方向にも変倍された出力画素データを得る
。

叉旌但Ω力逮 従って、上述の実施例によれば、間引された画素データ
を前の画素データとの平均値という形で反映させるよう
にしたので、間引による細線落ちや間引部分が縞模様と
なることを防止することができ、変倍された出力画像パ
ターンの解像度を高めることができる。

第４図はかかる効果の説明図である。□なお、上述では
主走査方向に２倍化した後に間引補間をする場合を説明
したが、第４図は２倍化することなく間引補間する場合
を示している。第４図（Ａ）に示す画像パターンから副
走査方向の１列を間引いた場合、第４図（Ｂ）に示すよ
うに単純には細線落ちが生じるが、この実施例では平均
補間を行なっているので、第４図（Ｃ）に示すようにか
かる細線落ちを防止することができる。なお、図中の数
字は階調を示している９ また、上述の実施例によれば、入力画像パターンを仮想
的に２倍化した後、その一部を間引くようにして０〜２
倍の変倍を可能としたので、画像パターンの拡大処理及
び縮小処理を同様な処理で実行させることができる。

仏り叉施正 なお、上述の実施例においては、２倍までの変倍を可能
としたものを示したが、これより大きい倍率（最大倍率
は整数に限定される）までの変倍を可能としても良い。

すなわち、最大倍率での変倍を考慮し、その最大倍率へ
変倍されたと等価な画像パターンを部分的に間引くこと
で最大倍率までの縮小拡大を共に実行可能とすれば良い
。

また、上述の実施例においては、主走査方向及び副走査
方向の両方向について変倍するものを示したが、主走査
方向又は副走査方向のいずれか一方についてだけ変倍を
可能とするものであっても良い。

さらに、上述の実施例においては、間引される画素の直
前の画素と間引かれる画素データとの平均を得るものを
示したが、間引される画素の直後の画素と間引かれる画
素データとの平均を得て補間を行なうようにしても良い
。

さらにまた、上述の実施例においては、一部の処理をＣ
ＰＵ２によるソフトウェア処理としたものを示したが、
ソフトウェア処理の割合を実施例のものより多くしても
良く、また、少なくしても良い。

上述の実施例においては、主走査方向について、最大倍
率への変倍を実際に行なわずに、変倍パターンデータの
ビット数を画素数の２倍として最大倍数への変倍と同様
な状態を作るようにしているが、−旦、最大倍数への変
倍を行ない、その後に、間引補間処理を行なうようにし
ても良い。特許請求の範囲における最大倍率への変倍の
概念は、上記実施例のような態様をも含むものとする。

［発明の効果］ 以上のように、本発明によれば、最大倍率に変倍した後
、間引処理を行なって所定の変倍画像パターンを得るよ
うにしたので、縮小拡大処理構成を同様なものとするこ
とができ、全体の構成を簡易なものとすることができる
。

かくするにつき、請求項第２項に記載のように、画素デ
ータとして階調を有する画素データを用い、請求項第３
項に記載のように間引画素データの情報を平均化処理を
通して出力画像パターンに残すようにすると、細線落ち
や不要な縞模様の発生を防止することができ、解像度を
高めることができる。

【図面の簡単な説明】

第１図は本発明による画像パターン変換方式の一実施例
の主走査方向の補間処理にかかる構成等を示すブロック
図、第２図はこの実施例を適用した画像処理装置を示す
ブロック図、第３図はこの実施例の副走査方向の補間処
理にかかる構成等を示すブロック図、第４図は実施例の
効果の説明図である。 １・・・ＣＰＵ、２・・・プログラムＲＯＭ、３・・・
ワーキングＲＡＭ、１１・・・画像パターン変倍処理回
路、１６・・・ラインＲＯＭ、２０ａ〜２０ｎ、２３ａ
〜２３ｍ、２５．３３・・・ラッチ回路、２１ａ〜２１
ｎ、２４ａ〜２４ｍ・・・シフトレジスタ回路、２２・
・・アドレスデコード回路、２６・・・コンパレータ回
路、２７・・・タイミングパルス生成回路、２８．４５
・・・カウンタ回路、２９・・・シフトレジスタ制御回
路、３２．４７・・・セレクタ回路、３４．４６・・・
平均化回路、４１・・・パストランシーバ−回路、４８
・・・セレクタ制御回路。

Claims (3)

【特許請求の範囲】
1. （１）シリアルの画素データでなる入力画像パターンを
   主走査方向又は副走査方向の少なくとも一方に変倍する
   画像パターン変換方式において、変倍する方向について
   、整数である最大変倍率で上記入力画像パターンを拡大
   変倍する最大変倍手段と、 一旦最大倍率に拡大変倍された画像パターンのデータを
   、入力指示された変倍率に応じて、間引いて変倍された
   出力画像パターンを得る間引変倍手段とを備えたことを
   特徴とする画像パターン変換方式。
2. （２）上記入力画像パターンの画素データが階調を有す
   る画素データであることを特徴とする請求項第１項に記
   載の画像パターン変換方式。
3. （３）上記間引変倍手段は、間引く画素データと、この
   画素データの前又は後の画素データとの平均を得て間引
   く画素データの階調情報を他の画素データに反映させる
   ことを特徴とする請求項第２項に記載の画像パターン変
   換方式。