JPH05260287A - 画像伸縮装置の改良 - Google Patents

画像伸縮装置の改良

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JPH05260287A
JPH05260287A JP4337623A JP33762392A JPH05260287A JP H05260287 A JPH05260287 A JP H05260287A JP 4337623 A JP4337623 A JP 4337623A JP 33762392 A JP33762392 A JP 33762392A JP H05260287 A JPH05260287 A JP H05260287A
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signal
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circuit
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JP4337623A
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Anthony F Calarco
アンソニー・エフ・カラーコ
Ying-Wei Lin
イン−ウェイ・リン
Leon C Williams
レオン・シー・ウイリアムス
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    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
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    • G—PHYSICS
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    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
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Abstract

(57)【要約】 （修正有） 【目的】複数の入力ビデオ信号により表現される画像の
寸法を変更するための画像処理システムにおいて高精度
の結果を得ながらデジタル画像のリアルタイムの伸縮又
は補間に好適な補間処理を実現する。 【構成】伸縮係数および伸縮係数有効信号を生成するた
めの制御装置２０８を含み、制御装置はまたこれの動作
中に伸縮係数の正確度を向上させるために使用されるパ
ディング回路２１４Ｐ，２１４Ｓも含む。制御装置によ
り生成された信号は、上記伸縮係数および伸縮係数有効
信号に応じて上記入力ビデオ信号の一つまたはそれ以上
の関数として出力信号を生成するのに適した補間装置へ
転送される。

Description

【発明の詳細な説明】
【０００１】本発明は一般にデジタル信号処理装置に関
するもので、より特定すればデジタル画像信号のアレイ
を伸縮するための装置に関するものである。
【０００２】本発明の特徴は印刷技術に使用することが
でき、より特定すればデジタル画像処理ならびに電子写
真式印刷に使用することができる。デジタル画像処理に
おいては、文書の実際の縮尺に同期してデジタル画像デ
ータを電子的に拡大または縮小することができるという
明らかな長所が存在する。一般に、この長所は画像伸縮
回路までの所定のビデオ速度でビデオ取込みおよび処理
ハードウェアを作動させまたそのあとビデオ速度を増加
または減少させる能力において明白である。従って、ハ
ードウェアを特定の動作速度で設計することができ、信
号のタイミングまたは周波数の変更に連続的に応答する
必要がない。さらに、ビデオ信号の拡大により増加した
あらゆるデータ速度は可能な限り長く遅延され、これに
よってより高速で通常さらに高価なデジタル部材の必要
性を最小限に押えている。よって本発明は文書を操作し
つつ画像信号の実時間伸縮を提供するために使用しうる
デジタル画像を提供するものである。
【０００３】電子的伸縮の要望が明らかに存在する一方
で、出力または縮尺した画像信号の正確性における何ら
かの損失または信号が処理される速度での重大な品質低
下を招来することなく作動する技術は存在するとしても
わずかである。正確性の損失は一般に二つの方法で発生
する。その第１は有限量の２進値を用いて分数値が表現
される場合に導入される数学的誤差によるものである。
例えば、３桁の２進数を用いて分数１／５を表現しよう
とすれば、８分の１に最も近い分数または０．２５０に
「丸める」必要が有るため、重大な誤差が導入されるこ
とになる。誤差が生じる第２の方法は、実際に入力ビデ
オ信号が単にシステムを通過して出力信号を生成しなけ
ればならない場合に変更されたビデオ信号の生成による
ものである。言い替えるならば、画像伸縮システムが出
力画像信号の位置に正確に対応する入力画像信号を認識
することに失敗し、またそれによってシステムを通して
入力信号を変更なしに直接通過させたはずである。
【０００４】画像伸縮のために提示された技術のうちの
二つには最も近い隣接部と線型の補間が含まれる。この
形式の技術は例えばゼロックス（Ｘｅｒｏｘ：商標）７
６５０プロイメージャ (Pro Imager：商標) 装置のよう
なスキャナ製品やゼロックス（Ｘｅｒｏｘ：商標）ドキ
ュテックプロダクションパブリッシャ(Docutech Produc
tion Publisher：商標) などの電子的複写システムなど
広範囲にわたる応用性を有している。以下の開示はデジ
タル画像伸縮のために使用される手法の幾つかについて
関連を有すると思われる。
【０００５】ポッター（Potter）の米国特許第４，２７
５，４５０号明細書では加算回路を用いて縮小率を加算
し、この比率が所定の閾値より大きい場合画像信号を通
過させるべく信号するようになした拡大／非拡大装置が
開示されている。
【０００６】デュバル（DuVall）の米国特許第４，５８
７，６２１号明細書では線型補間を用いて拡大率を計算
するようになした画像信号の拡大のための装置が開示さ
れている。
【０００７】アーウィン（Irwin ）の米国特許第４，７
４２，５５３号明細書では、誤差値を入力値に加算して
出力値と検査値を生成するようになした誤差項目の平均
化を用いるビットマップ画像のための解像度変換システ
ムが開示されている。
【０００８】ナガノ（Nagano) らの米国特許第４，８０
９，０８３号明細書では、所望の拡大率が正数部分と小
数部分に分割されるようになした拡大および縮小関数を
有する画像記録／読取装置が開示されている。
【０００９】ナガシマ（Nagashima)らの米国特許第４，
９１８，５４２号明細書では誤差項目が所望の画像拡大
倍率と実際の画像拡大倍率を比較することによって決定
されるようになした円滑な複数領域可変拡大機能を有す
る画像処理装置が開示されている。
【００１０】ヴァン・ノストランド（Van Nostrand）の
米国特許第５，００８，７５２号明細書では行および桁
の補間装置を含むようになした２次元方向におけるデジ
タル画像の拡大または縮小のための補間装置が開示され
ている。
【００１１】スワンソン（Swanson ）の米国特許第５，
０２５，４０５号明細書ではコンピュータ・ワークステ
ーション内部で画像合成する能力を有するサブシステム
を開示している。
【００１２】ニューマン（Newman）の国際出願第９１／
０１５２７号明細書では入力値に応答して補間値を生成
する補間システムが開示されている。
【００１３】本発明は、走査中またはデジタル信号処理
中にデジタル画像または文書のビデオ信号を正確に伸縮
するための装置を提供することにより、関連する参考文
献および商業的に利用可能な製品において見られる制約
を克服しようとするものである。本発明はまたある範囲
の伸縮倍率にわたって補間出力を生成するために巨大な
参照テーブルを必要とせずにビデオ信号を伸縮すること
ができる。さらに、本発明はメモリ要求を最小限とする
効率的なハードウェア実装を用いる高正確度の方法によ
って伸縮の機能を提供するものである。のみならず、本
発明ではプログラム可能な伸縮倍率の使用が可能である
ことから、本装置の柔軟性が増大している。
【００１４】本発明の一つの態様では、所望する縮尺倍
率による複数の入力ビデオ信号で表現される画像の寸法
を伸縮する能力を備えたデジタル・ハードウェアと、伸
縮係数および伸縮係数有効信号を生成するための制御装
置を有し、制御装置には伸縮係数の正確度を向上させる
ために適したパディング回路を含むデジタル画像伸縮装
置の改良が提供される。本装置はさらに伸縮係数および
伸縮係数有効信号に応答して出力信号を一つまたはそれ
以上の入力ビデオ信号の関数として生成するための補間
装置または計算装置を含む。
【００１５】図１は本発明に適した好適実施例を提供し
うる画像処理ハードウェアモジュールの一般的略図であ
る。
【００１６】図２は本発明の２つの主要な部分の一般的
ブロック図を図示したもので、デジタル画像の伸縮を可
能にするために図１の画像処理ハードウェアモジュール
内に組み込めるようになしてあるものである。
【００１７】図３はハードウェアのブロック図で、図２
の伸縮制御部材の実現のために本発明で使用するハード
ウェア部分を図示してある。
【００１８】図４はハードウェアのブロック図で、図２
の画素倍率計算部材の実現のために本発明で使用するハ
ードウェア部分を図示してある。
【００１９】図５および図６は二つの異なる縮尺倍率に
ついて図３および図４に図示した信号の間の関連性を図
示した一般的タイミングの図形表現である。
【００２０】図７は本発明の好適実施例を示すブロック
図で、ここにおいては単一の補間装置を用いて２つの次
元の伸縮を制御している。
【００２１】以下の詳細な説明は、ウインドウ座標の方
向および背景決定回路により使用されるサンプリングさ
れたデータを議論する場合、低速走査と高速走査のデジ
タル画像データの参照を含む。明確にする目的で、高速
走査方向に沿って収集されたデータは画像情報のラスタ
（走査線）に沿って連続的に配置された個々の画素を参
照することを意図しており、一方で低速走査方向に沿っ
て収集されたデータは複数のラスタまたは走査線に直行
する共通のラスタ位置から導いたデータを参照する。一
例として、低速走査データは、アレイが文書に対して移
動してしまうため、線型の感光性アレイに沿った複数の
素子から取り込まれた信号を表すために用いられる。一
方で高速走査データは単一の露光期間中に線型の感光性
アレイの長さ方向に沿って収集された順次信号を示すこ
とになり、これはまた一般的にデータのラスタとして参
照される。
【００２２】以下の詳細な説明はまた、適切な供給源か
ら提供され、一般に画像のデジタル電圧表現をなすビデ
オ画像信号または画素の参照を含む。例えば、画像の画
素は一般にＣＣＤと称される電荷結合素子からなる複数
の光電アレイなど一つまたはそれ以上の感光性素子によ
り原本を構成する画像の線ごと走査により得ることがで
きる。画像データを導出するための原本を構成する画像
の線ごと走査は周知であり本発明の一部を構成するもの
ではない。さらに、以下の詳細な説明の目的のために、
ビデオ信号がグレースケールを表現する値の特定領域内
に位置するデジタル信号または画素であると仮定し、個
々で低い信号レベルは一般に内容を有する画像の領域を
表すものとなし、それに対する背景領域は一般に高い信
号レベルで反射するものとなす。
【００２３】以下の詳細な説明において、本発明は画像
信号のラスタまたは走査線の補間した縮尺を達成するこ
とが使用される好適実施例について詳述することとす
る。しかし、本発明を１次元の好適実施例に制限する意
図は存在していない。本発明がこの方法で詳述されてい
るのは、単にこれの動作の理解を容易にするためであ
る。したがって、本発明は２次元的な好適実施例におけ
る使用にも等しく好適であり、ここにおいて画素ならび
にラスタは後述するように一つまたはそれ以上の補間装
置の出力にしたがって選択されまた補間されるものであ
る。
【００２４】本発明は画素間、またはラスタ間の線型補
間技術を使用する画像伸縮を実現しており、ここで本技
術を記述する一般的公式は、 Ｐnew ＝αＰn ＋βＰn+1 （１） であり、上式のαおよびβは理論的出力画素（Ｐnew ）
の位置に隣接する実際のまたは入力画素（Ｐn 、
Ｐn+1 ）の相対的重みを決定する伸縮または補間係数で
ある。この一般的公式は周知であるが、本発明は伸縮係
数αおよびβの決定について効率的な方法を指向するも
のである。さらに、本発明はまた適切な画素がＰnew出
力がその決定に利用可能な場合を示すための能力も含む
ものである。
【００２５】本発明のハードウェアでの実装を単純化す
る目的で、公式（１）はαおよびβの和が１に等しいと
いう事実を用いることで単純化された。従って公式
（１）、基本的線型補間の公式は単純化し次のように書
き直すことができる。 Ｐnew ＝Ｐn+1 ＋α（Ｐn −Ｐn+1 ） （２） 線型補間の公式（２）の実現では、どの一つの時点でも
単一の伸縮係数αだけの計算と２つだけの画素値の保存
が必要である。伸縮係数αは拡大／縮小レベルと処理し
ている画像画素の位置の関数である。一般に伸縮係数α
は拡大／縮小レベルの単純な反転であるシード値を第１
に計算することによって決定される。例えば、３００％
の拡大はシード値１／３（０．３３３）が得られること
になる。同様に７５％の縮小ではシード値１と１／３
（１．３３３）が得られることになる。動作上でシード
値が使用され、またはより的確には積算されて、出力用
に補間される画素の計算にどの画素を使用すべきかだけ
ではなく、これらの画素の相対的な重みも識別すること
になる。
【００２６】本発明は補間出力における正確度の向上を
さらに達成するために１段階の実現を行なっている。適
切な長さの２進数による分数値の表現に継承される制限
を認識することで、本発明はさらに伸縮係数αの生成お
よび補間用入力画素の選択を制御して制約を克服してい
る。より特定すれば、本発明は伸縮係数に付随する２進
分数の積算を補足またはパディングすることで補間画素
をより正確に生成している。単純な実施例でこの点を図
示することにする。表Ａにおいて、実際の２進化分数が
３００％（３倍）の例について図示してあり、ここで入
力画素ＩＰ0 からＩＰ3 が処理されてこれに対応する出
力画素ＯＰ0 からＯＰ11が生成される。
【００２７】表Ａ
【表１】
【００２８】図示したように、２進化分数は分数値とし
て表現しうる精密度が制約を受けている。これは非常に
重要であるようには思われないかもしれないが、表Ａは
この制約によって導入される誤差が累積することを明確
に示している。さらに、誤差が充分大きくなる場合に誤
差は積算したαの値における誤差で表されるが、生成さ
れる補間出力画素の値に無視できない影響力が存在す
る。またより精密な２進分数（すなわちより大きなビッ
ト数）の使用で各段階において積算される誤差を減少す
ることができるが、これを完全に排除することはない点
に注意すべきである。また、最上位ビットを加算するこ
とにより達成されるさらなる精密度はビデオ信号の処理
中に積算α値を加算しまた保存するためのより高価なデ
ジタルハードウェアが必要とされることになる。
【００２９】α値の積算によるもう一つの問題は、有効
入力画素の識別が存在しないことである。例えば、表Ａ
では出力画素ＯＰ3 の生成において入力画素ＩＰ1 がＯ
Ｐ3画素の出力される位置に発生する画素の正確な値で
あることからシステムを介して直接通過すべきであるこ
とが示されている。しかし、積算α値で継承される不正
確さによりＯＰ3 は公式（２）にしたがって単純に生成
され、Ｐn とＰn+1 の間の基本的な差の総量によりＰ
n+1 の値を調節する。従ってさらなる誤差は、有効出力
画素を生成するために未処理のままで入力画素信号が通
過すべきときがいつなのかを認識しない拡大／縮小シス
テムによって導入されることになる。これらの継承され
る問題点を認識することにより、本発明は定常的に積算
される誤差について正確な補償を行なうように開発され
ており、それによってより正確なだけではなく適切な時
点で変更しない実際の入力画素を認識し使用する出力画
素を生成する。図示したように、表Ａに示した例におい
て、ＯＰ3 は次のように決定されることになる： ＯＰ3 ＝ＩＰ1 ＋０．１１１１１１１１ｂ・（ＩＰ0 −ＩＰ1 ） （３ａ） または ＯＰ3 ＝ＩＰ1 ＋０．９９６・（ＩＰ0 −ＩＰ1 ） （３ｂ） 一方、本発明では２進化分数表現に継承される問題の補
正において、ＯＰ3 を次のように決定することになる： ＯＰ3 ＝ＩＰ1 ＋０．００００００００ｂ・（ＩＰ0 −ＩＰ1 ） （４ａ） または ＯＰ3 ＝ＩＰ1 （４ｂ） 本発明がより正確な補間出力を生成することは明らかで
あり、従ってデジタル画像の伸縮のために使用する技術
において大幅な改良である。よって本発明は原本の画像
アレイ内で定義されていない画素位置に対応する補間画
素データの生成のための方法の改良を提供することにな
る。
【００３０】ここで図１を参照すると、本発明の好適実
施例をなす可能な画像処理モジュールの構成が図示され
ており、画像処理モジュール２０は一般にオフセットな
らびに利得を補正したビデオを入力線２２に受信する。
ビデオ入力データは、ラスタ入力スキャナ、グラフィッ
クス・ワークステーション、または電子的メモリならび
に同様な記憶素子を含む多数の供給源から導入すること
ができる。さらに、本好適実施例におけるビデオ入力デ
ータは一般に８ビット・グレースケールデータを含み、
入力データまたはビデオバスに沿って並列式に通過す
る。続いて、モジュール２０は入力ビデオデータをＣＰ
Ｕ２４からの制御信号にしたがって処理し、出力ビデオ
信号を線２６上に生成する。図示したように、モジュー
ル２０は任意の断片化ブロック３０を含むことがあり、
これは付随する線バッファ３２、２次元フィルタ３４、
および任意の１次元効果ブロック３６を有する。またモ
ジュール２０内に含まれるものとしては、ここの走査線
バッファ４２ａ−４２ｅよりなりそれぞれで入力される
走査線１から５の内容を保存するための線バッファメモ
リ３８がある。
【００３１】断片化ブロック３０は、少なくとも１本の
走査線の保存を提供するようになした付随する走査線バ
ッファ３２と組み合せることにより、入力されるビデオ
データを解析して自動的にハーフトーン入力領域を表す
画像の領域を決定するようになしてある。断片化ブロッ
ク（ビデオクラス）からの出力は断片化ブロックにより
識別されたビデオ信号の形式またはクラスにしたがって
これ以降の画像処理効果を実装するために使用される。
例えば、断片化ブロックは入力ハーフトーン画像を表す
データを含む領域を識別することができ、その場合には
ローパスフィルタを用いてスクリーン・パターンを除去
し、それ以外の場合には入力ビデオ画像の残りの文章部
分が端部強調フィルタを用いて処理されることで閾値化
の際の細線と文字の再現を改善することができる。断片
化ブロック３０のさらなる詳細は、ハーフトーン画像領
域の頻度を決定するために近似の自動相関関数の使用を
教唆しているリン（Lin)らの米国特許第４，８１１，１
１５号明細書に見ることができる。断片化ブロックを画
像処理モジュール内に含めることの一つの重要な態様
は、ビデオ出力における一本の走査線の遅延の必要性で
ある。したがって、入力される補正ビデオは断片化ブロ
ック３０へ直接供給され、その一方で線バッファメモリ
３８内で２次元フィルタ３４が続けて使用するために遅
延される。
【００３２】２次元フィルタブロック３４は入力される
補正ビデオを所定のフィルタ選択にしたがって処理する
ことを意図したものである。線バッファメモリ３８によ
って図示したように、全体として５本までの入力ビデオ
データの走査線を用いて２次元フィルタを作動させる内
容を構成する。２次元フィルタ処理に続いて、任意の１
次元効果ブロックを用いてフィルタ処理したまたはフィ
ルタ処理しない場合のありうるビデオデータを選択した
１次元ビデオ効果にしたがって変更する。１次元ビデオ
効果には例えば、閾値処理、スクリーン処理、反転処
理、階調復元曲線（ＴＲＣ）調整、画素の隠蔽（マスキ
ング）、１次元伸縮、および１次元または高速走査の方
向におけるビデオ信号列に印加しうるその他の効果が含
まれる。２次元フィルタの場合と同様に、１次元効果ブ
ロックもバイパスチャネルを含み、ここではビデオにさ
らなる効果を印加しないため８ビットフィルタ処理ビデ
オが出力ビデオとして通過することができる。
【００３３】ビデオデータ列に印加すべき「効果」とフ
ィルタ処理の多様な組み合せの制御はＣＰＵ２４によっ
て行なわれる。ウインドウタイルの生成を通じて、各種
の処理方法は制御メモリへの直接書込により制御可能で
あり、これにより画像処理ブロックの動作が規定され
る。より特定すれば、入力ビデオデータ列の独立した部
分、すなわち画素単位に選択可能な部分が所定の画像処
理パラメータにしたがって処理される。特定のパラメー
タの選択はビデオデータ列の処理以前にまたはその最中
に選択的な機能のプログラムを行なうことによって実現
しうる。また、機能は画像断片化ブロック３０に関して
前述したように自動的に選択することも可能である。一
般に、ＣＰＵ２４は所望の画像処理機能およびパラメー
タを最初にプログラムし、同様にビデオの実時間処理の
最中に機能選択を更新するために使用される。別の好適
実施例において、カラーコ（Calarco)らの米国特許第
４，８９７，８０３号明細書（１９９０年１月３０日
付）に詳述されているように、画像情報のそれぞれの画
素についてのデータはこれに対して実行される画像処理
動作を制御するための関連識別子またはトークンを有す
ることがある。
【００３４】ここで図２を参照すると、本発明の２つの
主要な部材が図示してある。画素倍率計算回路５０は２
次元フィルタブロック３４から１次元フィルタブロック
３６によって受信された補正および処理がなされたビデ
オについて動作する。ビデオまたは画像画素入力とあわ
せて、計算回路５０は同期信号も受信するが、この信号
は一般に１次元フィルタブロック３６だけではなく画像
処理モジュール２０内に含まれうる他の部材も同様に、
ビデオ経路上の部材の動作を同期させるために使用され
る。さらに、計算回路５０はまた伸縮制御ブロック５２
からの伸縮係数有効信号も受信する。伸縮係数有効信号
は有効伸縮係数がデータ線５４上で利用可能な場合はい
つも伸縮制御ブロック５２から送出され、補間画素が生
成されることを示している。図示した好適実施例におい
て、伸縮制御ブロック５２から計算回路５０へ通過する
伸縮係数は８ビットの分数で、α値を表現している。倍
率計算回路５０は連続的に動作し、ビデオ入力信号およ
び伸縮係数にしたがって出力がそのレベルを定常的に更
新する。
【００３５】図３および図４は伸縮制御ブロック５２お
よび倍率計算回路５０の動作をそれぞれ詳細に図示して
いる。最初に図３を参照すると、伸縮制御ブロックの動
作部分が詳細に図示してあり、図５および図６とあわせ
て積算回路７０を用いてシード値の関数としての伸縮係
数ならびにパディング回路７２の出力を生成し、２０ビ
ットのシード値は５ビットの整数値の２進化表現と１５
ビットの２進小数値よりなる。一般に、積算回路７０は
加算装置７４で、ラッチ７８内に保存してある先に積算
されたシード値をパディング回路７２から入力する出力
にしたがってレジスタ８０からのシード値入力に加算す
る。積算回路７０の出力の一部はこの後伸縮制御ブロッ
ク内に配置してある部材によって使用され、または伸縮
係数として倍率計算回路５０へ渡される。
【００３６】伸縮制御ブロック５２を駆動するのは３つ
組の信号Valid 、NxClock 、Resetである。リセット（R
eset ）信号は入力データのそれぞれの走査線の先頭で
伸縮制御ブロック内部のハードウェアを再初期化するた
めに使用する。NxClock はパルス・クロック信号で伸縮
制御ブロックの各種動作を調歩させるために使用され
る。一つの好適実施例において、NxClock は入力データ
の速度の３倍で作動するまたは３×のクロックである。
よって、図５に示してある3 ｘClock 信号は図３に示し
たNxClock の特定の好適実施例における単純な実装であ
る。最後に、有効（Valid ）信号は伸縮制御ブロック内
の各種動作を起動させる信号である。有効信号パルスは
本発明の補間ハードウェアにより有効出力画素が生成さ
れる場合はいつも生成されている。NxClock 信号との組
み合せによる有効信号は伸縮制御ブロック内のカウンタ
ーを加算しラッチを設定するために使用され、これによ
ってこれに含まれ連続的に動作するデジタル回路部分の
出力を同期させるものである。
【００３７】伸縮制御ブロック５２の動作はシードレジ
スタ８０内にデジタルのSeedValueを保存することから
始まり、この値は所望する伸縮倍率の関数として求めら
れたシード値を維持する。一般に、シード値はそれぞれ
の出力画素について一回だけ積算されて伸縮係数（α）
を生成し、これが積算回路線Ａ7 からＡ14上に出力され
る。しかし、前述のようにこの方法によるシード値の生
成は２進表現におけるシード値の分数部分の表現のため
に誤差を発生することになる。したがって、パディング
回路７２を用いて既知のビット列により加算値を補足ま
たはパディングして、２進化分数の制限を克服するよう
になしてある。単純に付加するとパディング回路は特定
のパターンで積算回路へ信号を出力し、２進化分数に継
承される問題を示すので、これによって積算された和が
より正確に意図した分数値を表現するようになしてい
る。
【００３８】本実施例において、パディング回路７２は
リセット可能な逆算カウンタ８４、計数レジスタ８６、
制御ビット・ラッチ８８、および排他的論理和ゲート
（ＸＯＲ ）９０から構成されている。逆算カウンタ８
４はそれぞれの有効入力画素について一回減算され、こ
れによって計数が０に等しい場合はいつもこれの出力
（ＣＯ）ピンに活動出力を生成する。さらに、計数が０
に達した場合に計数レジスタ８６の値を用いて逆算カウ
ンタを再読み込みする。逆算カウンタ８４からの出力信
号はラッチされた制御ビット信号と排他的論理和ゲート
９０で組み合わされることによりパディング回路の出力
を線９２に生成する。よって、図１のＣＰＵ２４によっ
て読み込まれることで制御ビットの状態によって変化す
るように、パディング回路７２が逆算カウンタの出力
（ＣＯ）ピンの出力またはその反転を反映するビット列
を出力することになる。線９２上に配分される信号は積
算伸縮係数を補足する上で必要とされるパターンにした
がって生成され、これはパディング回路の入力により加
算装置７４の入力ピンへ信号することで行なわれる。パ
ターンは一般にシード値の分数部分の大きさの関数とし
て決定されるものである。例えば、次に挙げるような疑
似コードを用いて必要とされる逆算カウンタの再読み込
み値と制御ビットの値を生成することができる。 if the fractional portion is < 1/8, then reload value = 0, and control-bit = 0; elseif the fractional portion is < 1/7, then reload value = 7, and control-bit = 1; elseif the fractional portion is < 1/6, then reload value = 6, and control-bit = 1; elseif the fractional portion is < 1/5, then reload value = 5, and control-bit = 1; elseif the fractional portion is < 1/4, then reload value = 4, and control-bit = 1; elseif the fractional portion is < 1/3, then reload value = 3, and control-bit = 1; elseif the fractional portion is < 1/2, then reload value = 2, and control-bit = 1; elseif the fractional portion is < 2/3, then reload value = 1, and control-bit = 0; elseif the fractional portion is < 3/4, then reload value = 2, and control-bit = 0; elseif the fractional portion is < 4/5, then reload value = 3, and control-bit = 0; elseif the fractional portion is < 5/6, then reload value = 4, and control-bit = 0; elseif the fractional portion is < 6/7, then reload value = 5, and control-bit = 0; elseif the fractional portion is < 7/8, then reload value = 6, and control-bit = 0; else reload value = 7, and control-bit = 0. よってパディング回路の出力はシード分数にしたがって
積算値を補足することで、ラッチされ続けて積算回路７
０から出力される値が実際の積算シード値であるべき値
を正確に表現することになる。
【００３９】積算に続き、積算回路７０の出力は分割さ
れ、データの上位側５ビット、Ａ15からＡ19がコンパレ
ータ（比較演算回路）によって用いられ、線Ａ7 からＡ
14に含まれる伸縮係数が有効な伸縮係数かどうかを決定
する。コンパレータ９６はシード値の整数部分を表す積
算回路出力の上位５ビットを画素カウンタ９８の値と比
較する。これによってコンパレータ９６は入力される画
素計数が積算されたシード値の整数部分に等しい場合は
必ず活動伸縮係数有効信号を生成する。
【００４０】典型的な動作シーケンスは表Ｂに示したと
おりで、伸縮制御ブロック用のデジタル信号データの例
が図示してあり、一連の画素とそれに続けてこれを基に
した出力画素生成用の伸縮係数の入力を取り囲んでい
る。表Ｂの左側に沿って入力画素番号が画素Ｐ0 からＰ
9 まで示してある。次の列のクロック周期は3xClock 信
号について図５のタイミング図に示したように対応する
周期番号が図示してある。表Ｂに示した例では入力デー
タが７５％縮小の出力画像を生成するために使用される
ものと仮定している。変換を行なうことで７５％の縮小
はシード値１．３３３３を生成する。さらに、シード値
の積算を補正または補足するため、パディング回路の逆
算カウンタが前もって読み込んである計数２と制御ビッ
トの値０を用いることになり、繰返しビットパターン
［１，１，０，１，１，０，．．．］が得られる。最後
に、ハードウェアの初期化の必要性により、本実施例は
常に第１の画素Ｐ0 を補間することなく出力する。
【００４１】表Ｂ
【表２】
【表３】
【００４２】表Ｂならびに図５の信号の同様な表現に従
うと、初期伸縮係数が00h である第１の画素の識別に続
けて、シード値がパディング回路出力に沿って積算また
は加算され、これによって積算回路内に値0AAABhを生成
することは明らかである。積算回路ビットＡ15からＡ19
が入力画素番号と次に一致する時点は、クロック周期３
の間に発生し、伸縮係数有効信号が生成され伸縮係数55
h （ビットＡ7 からＡ14）が次のクロック周期で出力画
素番号１の生成のために倍率計算回路へ渡される。続い
て、シード値とパディング回路の出力が再度積算され
て、次の伸縮係数と比較値（Ａ15−Ａ19）を生成する。
表Ｂに示したように後続の積算で積算された値11557hを
生成する。比較値が入力画素カウンタの値と再度一致す
る時点で、処理が反復され、伸縮係数有効信号が出力さ
れ、新しいシード値とパディング値を加算することで再
積算される。伸縮係数ブロックの動作はリセット信号が
受信されてハードウェアが初期化されるまでこの方法で
継続する。表Ｂのデータで図示したように、実際の入力
画素、例えば入力画素Ｐ4 は０化した伸縮係数で処理さ
れることで、信号が変更なしに倍率計算回路５０を通過
できるようになる。よって、表Ｂは伸縮制御ブロックの
一般的動作、積算の指示およびシード値のパディング、
また伸縮係数と伸縮係数有効信号の生成を図示してい
る。
【００４３】次に図４を参照すると、倍率計算回路５０
の詳細が図示してある。入力画素信号Ｐn+1 とＰn は連
続的にそれぞれラッチ１１０およびラッチ１１２でラッ
チされる。ラッチ１１２は信号Ｐn を含み、計算回路５
０に保存された二つの信号のうちで古い方となり、一方
ラッチ１１０は最も最近に受信した信号を含む。公式
（２）に関して前述したように、ラッチした値を用いて
出力画素Ｐnew の値を計算するが、これは倍率計算回路
５０内のデジタル回路により生成され出力ラッチ１１４
に保存される。出力値の生成は第１に減算回路１１６に
おける２つの入力画素信号の間の差の大きさを決定する
ことで完了する。減算回路の出力（Ｐn −Ｐn+1 ）は逓
倍回路１１８へ渡され、ここで伸縮制御ブロック５２か
ら出力される伸縮係数αによって乗算される。続いて、
乗算回路で生成された積であるα＊（Ｐn −Ｐn+1 ）が
加算回路１２０へ渡され、ここでＰn と合算されて和Ｐ
n ＋α＊（Ｐn −Ｐn+1 ）が生成され、これを出力画素
Ｐnew の新しい値として使用する。よってＰnew はラッ
チ１１４に一時的に保存されることになり、ここで次の
ビデオ出力有効信号（Video Output Valid signal ）の
立上り端における出力ビデオとして利用可能となる。ビ
デオ出力有効信号それ自体は伸縮制御ブロック５２によ
り提供される伸縮係数有効信号（Scale Factor Valid s
ignal ）から導出されるものである。一般にビデオ出力
有効信号は、ラッチ１１４に保存されている加算回路１
２０の最終出力を同期状態に保つように、遅延ブロック
１２２において伸縮係数有効信号を遅延させることで生
成される。こうした同期信号なしでは自由動作する倍率
計算回路ハードウェアによって生成された新しい画素値
をいつラッチしまた出力するかを決定することが難し
い。
【００４４】本システムの動作のさらなる実施例とし
て、図５および図６では２つの可能な伸縮構成について
の相対的タイミング図を図示してある。図５は表Ｂの表
現に関してすでに詳述した。同様に、図６は画像が３０
０％に拡大される際のシステムの動作の例示である。こ
の場合では、シード値は１／３となり、伸縮係数αの値
は０．３３３d （2AAAh ）となる。繰り返してパディン
グ回路７２は予めプログラムされ、この実施例において
は３つ目ごとのクロック周期で活動出力信号を出力する
ことになり、積算された伸縮係数値が、変更されていな
い入力画素に等しいものであるとして３つ目ごとの出力
画素を識別しうるようになしている。タイミング図にお
いて図示したように、本実施例は3xClock の周期にした
がって最大拡大率３００％に制限されている。しかし、
クロック周波数を適当に増加させるかまたは可能な限り
入力画素データの速度を減少することのいずれかによっ
て拡大範囲を増加させることが可能である。
【００４５】図７に図示した別の好適実施例において、
本発明は画像データの走査線並びに個々の画素の補間の
ために同期信号および伸縮係数を提供するように使用し
てもよい。こうした実施例において、２次元伸縮は一対
の補間動作によって実現され、一つの動作が完全な走査
線について、もう一つの動作が同走査線内の個々の画素
について実行される。この別の実施例は入力ビデオ信号
の少なくとも２本の走査線の保存用に２００ａおよび２
００ｂと、少なくとも一本の出力ビデオ信号走査線にメ
モリ２０２の充分なビデオメモリを必要とする。しか
し、こうした実施例では複数の補間操作を行なって走査
線計算回路ブロック２０４経由で一方向において補間し
た走査線と、画素計算回路ブロック２０６経由でもう一
つの方向で補間した画素を決定することが必要となるこ
とがある一方、こうしたシステムは単一の伸縮制御ブロ
ック２０８だけで実現することが全く可能である。
【００４６】個々の画素信号の補間に関して、前述した
方法と同様の方法で、走査線伸縮係数有効信号を使用し
て補間する走査線を選択し、また走査線計算ブロック２
０２で図示したように、走査線伸縮係数を用いて走査線
に沿った全ての位置について補間される画素の値の計算
を実行することで、ビデオ走査線を伸縮することがで
き、これによって走査線が低速操作方向で伸縮した出力
を表現するようになした画素の完全な走査線を生成する
ことができる。補間した走査線における全ての画素の値
の決定と走査線メモリ２０２内にこれらを保存すること
に続いて、個々の画素値は画素倍率計算回路２０６へ渡
され、前述のように処理が行なわれて２つの次元につい
て伸縮された出力ビデオ信号を生成する。
【００４７】伸縮係数と走査線または画素有効信号を生
成するために必要なハードウェアは伸縮制御ブロック２
０８内に含まれる。一般に、このブロックは前述したよ
うに動作するが、積算回路２１２の入力と出力の双方が
乗算されるような変更を加えることで走査線についての
伸縮出力と画素についての伸縮出力の生成の間で入れ換
えを行なうことができるようになる。
【００４８】伸縮制御ブロック２０８内では一対のパデ
ィング回路２１４ｐおよび２１４ｓがそれぞれ積算回路
２１２用と画素および走査線積算用のパディング回路出
力を生成するために使用される。言い替えると、パディ
ング回路２１４ｐおよび２１４ｓは１次元の実装に関し
て前述した方法で動作し、回路２１４ｐの出力は１本の
走査線内で処理された出力画素の数に依存し、回路２１
４ｓの出力は画像内で処理された出力走査線の数に依存
する。続いて、パディング回路からの出力は積算回路
（ＭＵＸ）２１６で乗算される。積算回路はパディング
出力値のどれが加算回路２１８へ渡されるかを制御す
る。伸縮制御ブロック２０８を通じて、選択信号は走査
線または画素伸縮係数の生成にしたがい入力値の選択と
出力値のラッチの制御に使用される。
【００４９】加算回路２１８は高速走査および低速走査
の双方の動作と、パディング回路２１４ｐまたは２１４
ｓの一方の出力、および積算回路２２４によって制御さ
れるそれぞれの積算ラッチ２２２ｐまたは２２２ｓに共
通するシード値を積算する。加算回路２１８で一旦和が
生成されると、出力は２つのラッチ回路２２２ｐまたは
２２２ｓの一方でラッチされ、値はこれ以降使用できる
ようになる。前述のように、ラッチ２２２ｐおよび２２
２ｓ内に含まれる出力値はそれぞれの計算回路へ渡され
る小数点部分の伸縮係数と整数値に分割される。ラッチ
２２２ｐおよび２２２ｓの整数値は、カウンタ２２４ｐ
および２２４ｓにそれぞれ含まれる画素と走査線のカウ
ントに対して比較される。コンパレータ回路２２６ｐお
よび２２６ｓ内で実行されるこの比較で適切なときに画
素有効信号と走査線有効信号の生成が行なわれることに
なる。従って変更された伸縮制御ブロックを用いて２次
元方向で画像を伸縮するために必要な伸縮係数と同期信
号の生成を制御することができる。
【００５０】さらに別の実施例では一対の補間走査線メ
モリをメモリ２０２に使用して、第１の走査線メモリ内
に伸縮した走査線の生成と保存を可能になし、同時に第
２の走査線メモリを伸縮した画素またはビデオ出力の生
成に使用することができる。第２の走査線メモリ内の画
素が消費されてしまい、第１のメモリが埋まると、第１
および第２のメモリが交換されて新しい伸縮走査線が第
２のメモリ内に入力され、また個々の画素が第１のメモ
リから読み出されるようになる。この実施例では図７に
詳述した２次元伸縮装置におけるビデオ転送速度が改良
されることになる。
【００５１】さらに、本発明はここで詳述した実施例の
いずれにも制限されることを意図しておらず、１次元ま
たは２次元の補間伸縮のいずれかを実現するように本発
明の要素の別の構成を含むことができるものである。例
えば、上述した２次元の好適実施例は、第２のシード値
を使用することが可能になるような細部の変更なしで
は、歪曲伸縮の実現には適していないが、このような変
更が充分に本発明の範囲内に存在するものと意図してい
る。
【００５２】要約すれば、本発明は高い制度の結果を生
成しつつデジタル画像のリアルタイムの伸縮または補間
に好適な補間処理を実現している。本装置はさらに小数
のデジタル表現における限界を認識する能力を含み、ま
た積算された伸縮係数を必要な場合に適切に埋め合わせ
ることによりこの限界を克服しようとするものである。
さらに、本発明の正確度ならびに速度は補間データの大
きなブロックを保存する必要なしに達成されている。
【図面の簡単な説明】
【図１】 本発明に適した好適実施例を提供しうる画像
処理ハードウェアモジュールの一般的略図である。
【図２】 本発明の２つの主要な部分の一般的ブロック
図を図示したもので、デジタル画像の伸縮を可能にする
ために図１の画像処理ハードウェアモジュール内に組み
込めるようになしてあるものである。
【図３】 ハードウェアのブロック図で、図２の伸縮制
御部材の実現のために本発明で使用するハードウェア部
分を図示してある。
【図４】 ハードウェアのブロック図で、図２の画素倍
率計算部材の実現のために本発明で使用するハードウェ
ア部分を図示してある。
【図５】 ある縮尺倍率について図３および図４に図示
した信号の間の関連性を図示した一般的タイミングの図
形表現である。
【図６】 別の縮尺倍率について図３および図４に図示
した信号の間の関連性を図示した一般的タイミングの図
形表現である。
【図７】 本発明の好適実施例を示すブロック図で、こ
こにおいては単一の補間装置を用いて２つの次元の伸縮
を制御している。
【符号の説明】
２０ 画像処理モジュール、２２ 入力線、２４ ＣＰ
Ｕ、２６ 線、３０ 断片化ブロック、３２ 走査線バ
ッファ、３４ ２次元フィルタ、３６ １次元効果ブロ
ック、４２ａ−４２ｅ 走査線バッファ、３８ 線バッ
ファメモリ、５０計算回路、５２ 伸縮制御ブロック、
５４ データ線、７０ 積算回路、７２パディング回
路、７４ 加算装置、８０ シードレジスタ、８４ リ
セット可能な逆算カウンタ、８６ 計数レジスタ、８８
制御ビット・ラッチ、９０ 排他的論理和ゲート（Ｘ
ＯＲ）、９２ 線、９６ コンパレータ、９８ 画素カ
ウンタ、１１０，１１２ ラッチ、１１４ 出力ラッ
チ、１１６ 減算回路、１１８ 逓倍回路、１２０ 加
算回路、１２２ 遅延ブロック、２００ａ，２００ｂ走
査線保存用メモリ、２０２ メモリ、２０４ 走査線計
算回路ブロック、２０６ 画素倍率計算回路、２０８
伸縮制御ブロック、２１２ 積算回路、２１４ｐ，２１
４ｓ パディング回路、２１６ 積算回路（ＭＵＸ）、
２１８ 加算回路、２２２ｐ，２２２ｓ 積算ラッチ、
２２４ 積算回路、２２４ｐ，２２４ｓ カウンタ、２
２６ｐ，２２６ｓ コンパレータ回路
フロントページの続き (72)発明者 イン−ウェイ・リン アメリカ合衆国 ニューヨーク州 14526 ペンフィールド ヒルライズドライブ 119 (72)発明者 レオン・シー・ウイリアムス アメリカ合衆国 ニューヨーク州 14568 ウォルワース オーチャードストリート 3900

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数の入力ビデオ信号により表現された
    画像の寸法を所望する伸縮倍率で伸縮し、上記入力ビデ
    オ信号と数の異なる複数の出力ビデオ信号からなる画像
    を表現するようになすための、次のものを含む画像処理
    システム：伸縮係数および伸縮係数有効信号を生成し、
    連続動作中に上記伸縮係数の正確度を向上させるのに適
    したパディング手段を含む制御手段と、 上記制御手段からの上記伸縮係数および上記伸縮係数有
    効信号に応じて出力信号を少なくとも一つの入力ビデオ
    信号の関数として生成するための出力ビデオ信号増幅手
    段。
JP4337623A 1991-12-23 1992-12-17 画像伸縮装置の改良 Pending JPH05260287A (ja)

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