JP2582058B2 - 画像データの変倍制御装置 - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は画像データの変倍制御装置に関し、より詳細
には、デジタル化された画像データをデジタル論理処理
によつて変倍するデジタル複写機、フアクシミリ、イメ
ージスキヤナ、画像編集システム等に適用し得る画像デ
ータの変倍制御装置に関するものである。

（従来の技術） デジタル画像処理装置等における画像データの変倍方
式には従来、光学的変倍法、２値画像の間引き、挿入に
よる変倍法、補間関数を用いた変倍法（テーブル方式に
よる演算）等が採用されている。しかしながら、これら
の変倍法のうち、光学的変倍法は機械的な構造上の理
由、すなわち装置の大きさ等および光学的な理由、すな
わち光源の明るさ、結像のボケ等のため広範囲の変倍率
が困難である。また、２値画像の間引き、挿入による変
倍法においては画像データの歪みが大きい、変倍の精度
が良くない等の欠点がある。さらに、補間関数を用いた
変倍法では、何種類かの固定変倍には対応できるが、任
意倍率で広範囲の変倍に対応するのは困難である。

（目的） 本発明は、上記従来技術の欠点に鑑みてなされたもの
で、その目的とするところは、デジタル画像データの変
倍を簡単な構成で行うことができる画像データの変倍制
御装置を提供することにある。

（構成） 本発明は、上記目的を達成するため、少なくとも１走
査ライン分の容量を有するラインメモリと、出力側が前
記ラインメモリに接続され、入力された変倍率に応じた
前記ラインメモリに対する読み出しまたは書き込みのア
ドレスを指定する変倍コントローラと、入力された変倍
率に応じて入力される画像データの補正を行うデータ補
正部と、入力側が外部画像データ線と前記ラインメモリ
に接続され、出力側が前記データ補正部に接続され、前
記外部画像データ線により外部から入力される画像デー
タおよび前記ラインメモリから出力される画像データの
一方を選択する第１のセレクタと、入力側が前記外部画
像データ線と前記データ補正部に接続され、出力側が前
記ラインメモリに接続され、前記外部画像データ線によ
り外部から入力される画像データおよび前記データ補正
部から出力される画像データの一方を選択する第２のセ
レクタと、入力側が前記ラインメモリと前記データ補正
部に接続され、前記ラインメモリから出力される画像デ
ータおよび前記補正部から出力される画像データの一方
を選択する第３のセレクタとを備え、画像データの主走
査方向への拡大および縮小を行う場合に、入力された変
倍率が拡大であるときは、前記第１のセレクタに前記ラ
インメモリから出力される画像データを、前記第２のセ
レクタに外部から入力される画像データを、前記第３の
セレクタに前記データ補正部から出力される画像データ
をそれぞれ選択させ、入力された変倍率が縮小であると
きは、前記第１のセレクタに外部から入力される画像デ
ータを、前記第２のセレクタに前記データ補正部から出
力される画像データを、前記第３のセレクタに前記ライ
ンメモリから出力される画像データをそれぞれ選択され
るように制御し、前記第３のセレクタの出力側から変倍
された画像データを得ることを特徴としている。

以下、本発明の一実施例に基づいて具体的に説明す
る。

本発明はデジタル化された画像データをデジタル論理
処理によつて２次元的に変倍する方式に関する。主走査
方向および幅走査方向にそれぞれ画素単位に分割された
画像データが１主走査内では画素単位に時系列的に配置
される。さらに副走査方向に対しては、第１の主主査デ
ータ、第２の主走査データ、第３の主走査データという
具合に主走査ライン単位に時系列的に配置された画像デ
ータとして入力され、主走査方向画素数に関して、所望
の倍率で変倍処理され、新たな画像データとして出力さ
れるものである。このとき、入力と出力とは一定の同期
関係を持ち、いわゆるリアルタイム処理である。

ここで、第１図および第２図によつて画素、画像デー
タ、主走査、副走査等の概念について説明する。第１図
において、１枚の画像の画素Pij（ｉ＝0,1,2,……n,j＝
0,1,2,……ｎ）に分割され、P₀₀〜P_0mの集合P₀,P₁₀〜P
_1mの集合P₁,P₂₀〜P_2mの集合P₂,……がそれぞれ１主走査
内の画像データである。以下、便宜上、副走査方向に順
に各主走査ラインを第１図に示すごとく0,1,2,……ｎと
付し、第０ライン、第１ライン、第２ライン……と呼ぶ
ことにする。

第２図は第１図に対応する信号のタイムチャートであ
り、LSYNCは主走査同期信号（またはライン同期信号ま
たは単に同期信号と呼ぶ）、Ｐは主走査ラインが偶数番
目のラインか奇数番目のラインかを示す信号（偶数ライ
ンでＰ＝“L"）、ａは第１図を読み取つた画像データ信
号である。

画像データ信号ａ中のP₀,P₁,P₂は第１図のP₀,P₁,P₂に
対応し、さらに詳細には、信号ａはP₀,P₁,P₂のそれぞれ
の内部で画素単位に区切られた信号である。

次に本発明による画像データの変倍方式の一実施例に
ついて第３図のブロツク図を参照して説明する。図中１
は第１セレクタ、２はデータ補正部、３は第３セレク
タ、４は第２セレクタ、５は第１ラインメモリ、６は第
２ラインメモリ、７は第４セレクタ、８は変倍コントロ
ールメモリ、９はメモリコントローラで、変倍コントロ
ールメモリ８とメモリコントローラ９とで変倍コントロ
ーラを構成している。また、第３図中の信号ａは入力画
像データで、６ビツト＝64階調の濃度情報を有する。信
号ｄは出力画像データであり、やはり６ビツト＝64階調
の濃度情報を有する。

信号ｉは変倍が拡大か縮小かを示す信号で、 拡大（含等倍）時ｉ＝“H" 縮小時 ｉ＝“L" である。

信号ｊは変倍処理を行うために必要な情報あり、図示
しない中央処理ユニット（CPU）により変倍コントロー
ルメモリ８にセツトされる。このCPUによる変倍情報の
セツトは画像データの変倍動作に先立つて予めセツトさ
れる。

信号k,lはセツトされた信号ｊに基づいて変倍動作時
にデータ補正部２、メモリコントローラ９に供給される
変倍制御用の信号である。

信号m,nはそれぞれ第１および第２ラインメモリ5,6の
制御信号であり、アドレス信号、読出し、書込み制御信
号である。

信号Ｐは第２図と同じく主走査ラインが偶数番目か奇
数番目かを示す信号である。信号CLKは画素単位のクロ
ツク信号である。

また、信号b,c,e,f,g,hはそれぞれ第１セレクタ１、
データ補正部２、第２セレクタ４、第４セレクタ７、第
１ラインメモリ５、第２ラインメモリ６の出力であり、
かつそれらは画像データである。これらもすべて６ビツ
ト＝64階調の濃度情報を有することは勿論である。

変倍コントロールメモリ８への予めの変倍情報のセツ
トについては後述するが、ここでは変倍動作時の第３図
に示した構成の動作の概要を第４図を参照して説明す
る。第４図に示すごとく、この動作は拡大時の偶数ライ
ン時と奇数ライン時、または縮小時の偶数ライン時と奇
数ライン時との４つの動作モードに大別される。図中、
第１、第２ラインメモリ5,6の欄におけるRDモードおよ
びWTモードはそれぞれ読出しモードおよび書込みモード
を表す。

例えば、拡大時の偶数ライン時は、第１ラインメモリ
５がRDモード、第２ラインメモリ６がWTモードであり、
そして第３図への入力信号ａは、ａ→第２セレクタ４→
ｆ→第２ラインメモリ６の経路で第２ラインメモリ６に
書き込まれる。この動作と平行して第１ラインメモリ５
からの読出しデータは、第１ラインメモリ５→ｇ→第４
セレクタ７→第１セレクタ１→ｂ→データ補正部２→ｃ
→第３セレクタ３→ｄの経路で出力される。

次の走査では、今度は奇数ラインになるので、第１お
よび第２ラインメモリ5,6のRDおよびWTモードが逆転
し、入力信号ａは、ａ→第２セレクタ４→ｆ→第１ライ
ンメモリ５で書込まれ、一方、この動作と平行して、第
２ラインメモリ６の読出しデータは、第２ラインメモリ
６→ｈ→第４セレクタ７→ｅ→第１セレクタ１→ｂ→デ
ータ補正部２→ｃ→第３セレクタ３→ｄの経路で出力さ
れる。このとき、第２ラインメモリ６から読み出される
データは前回の偶数ライン時に第２ラインメモリ６に書
き込まれたデータである。同様にして、今回のラインで
第１ラリンメモリ５に書き込まれたデータは次の偶数ラ
イン時に読み出されて、各経路を通つた後信号ｄとして
出力される。

以上が拡大時の動作であるが、第３図および第４図に
より縮小時の動作も当番者には同様に理解されよう。

以上の動作を換言すれば以下のようにも表現できる。
すなわち、 （１）拡大時なラインメモリからの読出し時にデータ補
正し、縮小時はラインメモリへの書込み時にデータ補正
をする。

（２）第１および第２ラインメモリとは走査ライン毎に
交互に読出し、書込み動作を行い、一方が読出しモード
の時は他方が書込みモードである。

（３）拡大／縮小信号ｉおよび偶数／奇数ライン信号ｐ
により、前記（１），（２）の制御をする。

上記により画像データの流れを中心として第３図の構
成の動作の概要を説明した。上記説明には変倍がどこで
どのようにして行われるかについては殆ど触れてないの
で、以下の説明は変倍を中心として第３図の各ブロツク
の構成および動作について詳細に行う。

第５図は或る主走査ライン上での或る位置付近に対応
する第３図の入力信号ａを模型的に示すタイムチャート
である。このチャートにおいてT₁は画素の単位を示し、
第３図での信号CLKの１周期に対応する。縦軸は６ビッ
ト＝64階調の濃度レベルに対応する。

今、入力画像データが第５図のように○印で示す画像
ピツチがT₁で、濃度レベルガA₁,A₂,A₃,……A₆であると
する。この第５図の画像を主走査方向に拡大し、しかも
画素ピツチはT₁であるような拡大を考える。簡単のた
め、例えば250％の拡大を例とすると、第６図のように
表される。

すなわち、第６図で○印およびA₂,A₃,A₄……は第５図
のA₂,A₃,A₄……であり、走査方向に2.5倍に引き伸ばさ
れている。

一方、△印はピツチT₁であり、B₂₁,B₂₂,B₂₃,B₃₁……
は各点での濃度レベルである。このとき、B₂₁,B₂₂,B₂₃,
B₃₁……はA₂,A₃,A₄……に対する変倍画像データであ
り、ＡとＢ、すなわち、Ο印と△印との位置関係および
ＡとＢとの濃度レベルはそれぞれ一定の関係がある。

例えば、第６図で、Ａは2.5T₁周期、ＢはT₁周期で、
かつA₂とB₂₁とが一致していれば、以降のA,Bの位置は一
義的に決まる。

また、Ｂの濃度レベルは、例えば前後に近接する２つ
のＡのレベルおよびＡまでの距離によつて決定する、い
わゆる「近接画素間距離線型配分法」等によつて算出さ
れる。

第６図の例では、例えばB₂₂は前後のA₂,A₃から、 によつて求められる。

第７図は第５図の縮小例であり、変倍率が70％の例を
示す。第７図においてＡのピツチは○印のごとく0.7T₁
であり、変倍されたＢのピツチ△印のごとく、変倍前
（第５図）のＡと同じくT₁である。この場合も、拡大の
場合と同じく、○印と△印との位置関係およびＡとＢと
の濃度レベルはそれぞれ一定の関係で決まる。

例えば、第７図でB₂のレベルは によつて求められる。

以上のように、変倍率が与えられれば、変倍前のデー
タＡと変倍後のデータＢとの位置関係を決めることが可
能であり、またその位置関係と変倍前のデータＡとから
変倍後のデータＢの濃度レベルを決めることが可能であ
る。

このことを第３図と関連づけて説明すると、ＡとＢと
の位置関係の情報が格納され、必要に応じてこの情報を
送出するのが変倍コントロールメモリ８であり、上式の
B₂₂,およびB₂のような演算によりＢのレベルを決定する
のがデータ補正部２である。

さらに、第６図および第７図から明らかなように、変
倍率と画素位置によつて○印○印との１ピツチの間に△
印が全くない場合、１個だけ有る場合、２個だけ有る場
合等のように各種の場合がある。勿論、この関係も位置
関係であり、変倍率が与えられれば決まるものである。
このように△印が全くないか、或いは幾つ有るかは第３
図の動作上極めて重要な事項であり、信号ｌとしてメモ
リコントローラ９に与えられ、第１および第２のライン
メモリ5,6のアドレス制御に利用される。

次に、変倍前と変倍後との位置関係の情報の具体例に
ついて説明する。

変倍率α（％）に対し なるX_nは変倍前のデータに対する変倍後のデータの位置
を示す。換言すれば、変倍前のデータサンプリングピツ
チを１としたときの変倍のための新ししサンプリング点
を示す。ここで定数Ｋはサンプリングの新旧の位相差ま
たは初期値に対応し、簡単のためＫ＝０とする。すなわ
ち変倍前と変倍後とで最初のデータの位置を一致させる
ものとする。ここで、、 により、変倍率αが与えられれば、計算または続出し専
用メモリ（ROM）テーブルによりCPUにおいて簡単に100/
α、したがつてX_nが求められる。

さらに、変倍率α（％）が、例えば50％〜1000％の範
囲内で１％刻みで設定されるような場合においては、 と表すことができる。

すなわち、αは変倍前サンプリング点100個に対する
変倍後のサンプリング点の個数を示し、X_nはその中での
変倍前後のサンプリング点の個数関係および位置関係の
情報を有し、変倍前サンプリング点100個以上の部分に
ついては、100個毎に同様な繰り返しを考えれば十分で
ある。

したがつて上記の場合、ｎの数はα＝1000％のときが
最も多く、ｎ＝1000である。

次に、X_nの性質に付いてさらに詳細に説明する。X_nを
整数部I_n、小数部J_nによつて表すと、 X_n＝I_n＋J_n ここでI_nは変倍前後のサンプリング点の個数情報を、ま
たJ_nは変倍前後のサンプリング点の位置情報を示す。

例えば拡大時（α≧100％）において、 △I_n＝I_n−I_n-1（ただし、△I_n-1＝０）なる△I_nは変
倍後サンプリング点ｎ−１とｎとの間に変倍前サンプリ
ング点が有るか無いかを示し、 △I_n＝０ならば無し △I_n＝１ならば有り を示す。

例えば、第６図において、B₂₂とB₂₃との間にはＡはな
いので△I_n＝０、またB₂₃とB₃₁との間にはA₃が有るので
△I_n＝１に対応する。

一方、J_nは第６図における、例えばB₂₂とA₂,A₃との位
置関係r₁（したがつてr₂）に関する情報を有する。

縮小時（α＜100％）においても、 △I_n＝I_n−I_n-1（但し、△I_n-1＝１）なる△I_nは変倍
後でのサンプリング点の有無を表すが、縮小の場合は、 １＜100/α≦２（但し50％≦α＜100％） なる100/αでX_nが増加するので、△I_nの値も△I_n＝１ま
たは２となり、変倍後サンプリング点ｎ−１とｎとの間
に変倍前サンプリング点が１個有するか、２個有するか
を示し、 △I_n＝１ならば１個有り、 △I_n＝２ならば２個有り を示す。

例えば、第７図において、B₂とB₃との間にはA₃が１個
有るので△I_n＝１に対応し、またB₃とB₅との間にはA₄と
A₅の２個のサンプリング点が有るので△I_n＝２に対応す
る。

一方、J_nについては縮小時においても位置関係を示
し、例えば第７図においてr₁（したがつてr₂）に関する
情報を有する。

△I_nは拡大、縮小時ともにサンプリング点の個数関係
の情報であるが、ハードウエアの簡略化のために、特に
縮小時においては、△I_n＝２を２つに分解変形し、△I
_n1＝０、I_n2＝１とする。

この変形により、拡大、縮小共通に、 △I_n＝０ならば無し、 △I_n＝１ならば有り、 として扱える。

△I_n＝０または１によつて第３図の第１および第２の
ラインメモリ5,6のアドレスの歩進を制御するため、上
記の変形がハードウエアの簡略化につながつている。

以上のことから、拡大の場合はｎ＝α個、縮小の場合
はｎ＝100個の△I_n（＝０または１）によつて、α＝50
％〜1000％に対する１％刻みの変倍に対するサンプリン
グ点の個数データが得られる。

次に、X_n＝I_n＋J_nの小数部J_nについて説明する。J_nは
その定義から、第６図および第７図において、 J_n＝r₁/（r₁＋r₂） を意味する。

ここで、ハードウエアの簡略化のために、J_nをその値
によつて４つのランクに分割し、その４つのランクを
K₁,K₂の２ビツトで区別し、さらに、各ランクに対応さ
せて変倍後のサンプリング点の濃度B₂を、変倍前の両隣
りのサンプリング点A₂,A₃と下表のように対応させる。

J_n ランク K₁ K₂ B₂ 0 ≦J_n＜0.25 １ ０ ０ A₂ 0.25≦J_n＜0.5 ２ ０ １ A₂（3/4）＋A₃（1/4） 0.5 ≦J_n＜0.75 ３ １ ０ A₂（1/2）＋A₃（1/2） 07.5≦J_n＜１ ４ １ １ A₂（1/4）＋A₃（3/4） 以上によつて、X_n＝I_n＋J_nなる変倍情報が△I_n,K₁,K₂
の３ビツトのデジタル論理データで表現される。

尚、上表でのＢの値の計算は第３図のデータ補正部２
によつて行われるものである。

各△I_n毎にそれぞれK₁,K₂が付随して３ビツトでα個
（拡大時）または100個（縮小時）の変倍データ列が得
られるが、α個または100個毎に繰り返しデータである
ために、ｎ＝α＋１またはｎ＝100＋１の場合はｎ＝１
から再スタートさせる必要があり、これを示すために１
ビツトを割り当て、K₄とする。すなわち、K₄はｎ＝１〜
α−１（拡大時）またはｎ＝１〜99（縮小時）ではK₄＝
0,n＝α−１またはｎ＝100の時のみK₄＝１である。

以上の△I_n,K₁,K₂,K₄の４ビツトが第３図において外
部から変倍コントロールメモリ８に付与される変倍デー
タｊの中身である。

これまでの説明により変倍の原理および変倍データの
内容が明らかにされたが、以下に第３図の構成の各ブロ
ツクについて詳細に説明する。

第８図は第３図の変倍コントロールメモリ８の内部ロ
ジツクを示す回路図である。図中、10〜13はラツチ、14
はランダムアクセスメモリ（RAM）、15〜17はゲート、1
8はセレクタ、19はアドレスカウンタ、20〜25はゲート
である。

RAM14は外部から信号ｊとして与えられる変倍データ
が格納されるメモリであり、データの個数はα＝1000％
（ｎ＝α＝1000）のときに最も多く、その容量は４×10
00ビツトである。したがつて、4000ビツト以上のRAMな
ら50％〜1000％で１％刻みの変倍データの格納に十分で
ある。例えば、200％の場合４×200ビツトだけが有効に
使用される。

第８図において信号DLTは変倍データｊを取り込むた
めのクロツク信号であり、外部からの信号ｊの送出に同
期して信号DLTも送出される。

信号ｊには４ビツトの変形データとは別に、さらに１
ビツトのデータがある。これは変倍データの最初のデー
タ、すなわちｎ＝１のタイミングを示すデータであり、
この信号によりRAM14のアドレスを０番地に設定する。
より具体的には、このビツトデータはｎ＝１の時のみ論
理＝“1"であり、他のｎに対しては０である。そして
“1"のときに、RAM14のためのアドレスカウンタ19をリ
セツトする。

ラツチ10に取り込まれた変倍データｊのうち、このス
タートビツトは信号j₂としてゲート20,22を介してアド
レスカウンタ19をクリアする。

信号▲▼は変倍データＪを受けてRAM14に格納
するモード中であることを示す。格納が終了すると、▲
▼はレベル“H"になる。

信号▲▼はRAM14への書込み動作のための信号
であり、そしてクロツク信号CLKはRAM14から変倍データ
を読み出す場合、すなわち実際に変倍動作を行う場合の
クロツク信号である。

セレクタ18により信号DLTまたはクロツク信号CLKが選
択され、アドレスカウンタ19が歩進される。

すなわち、信号ｊをRAM14に格納する場合は、信号j₂
によりアドレスカウンタ19がクリヤされ、その後信号DL
Tによりカウントアツプされる。アドレス歩進に伴つて
信号ｊは信号j₁,j₃としてラツチ10,11を介してRAM14に
入力されかつ書き込まれる。ｎ＝αまたはｎ＝100に対
応する分だけ書き込まれると、信号▲▼＝Ｈ″に
なり、RAM14への書込みは終了する。この書込み動作は
第９図のタイムチヤートによつて説明される。また、第
10図は変倍動作のためにRAM14から変倍データを読み出
すモードでの第８図の動作を説明するためタイムチヤー
トである。

第10図において、読出し時、アドレスカウンタ19はセ
レクタ18により信号CLKによつて歩進される。信号CLKは
変倍される画像データの画素クロツクでもある。

読出し時、▲▼＝“H"でRAM14が読み出しモー
ドになる。また、▲▼＝“H"になり、ラツチ11の
出力はハイインピーダンス状態になる。したがつて、信
号j₃はRAM14からの出力信号が現れる。

アドレスが次々と歩進し、信号ADR＝α−１（ｎ＝α
に対応）に至り、再び信号ADR＝０から歩進する近辺の
タイミングを第10図に示してある。信号j₃の内容（α−
４），（α−３）……はそれぞれアドレスα−4,α−３
……に対応する変倍データの意味である。

特に、信号ADR＝α−１においては信号j₃の中のj₄＝
“1"になる。この信号j₄は変倍データのエンドビツトで
あり、この信号j₄はゲート21,22を介してアドレスカウ
ンタ19をクリヤする。このアドレスカウンタ19がクリヤ
されると、信号ADR＝０になり、再びADR＝0,1,2,……と
歩進される。

信号ｌは信号j₃の中の１ビツトでラツチ12より出力さ
れるが、この信号ｌが変倍データｊの中の△I_nのビツト
に対応する。△I_nは元来はサンプリング個数情報であつ
たが、信号ｌにおいてはむしろ変倍のためのカウント制
御信号と考えた方が理解が容易である。すなわち、この
信号ｌに基づいて変倍のためのラインメモリのアドレス
のカウントをオン、オフ制御するからである。

ラツチ13の出力のうち、信号K₂,K₃は変倍データｊの
中のサンプリング位置データのランクを示す２ビツトの
K₁,K₂にそれぞれ対応する。すなわち、書込み時と読出
し時の時間差や信号形態の差を無視して論理のみを考え
れば、 である。

信号K₁は信号ｌとCLKとから作成される信号で、カウ
ントオン、オフ制御信号ｌに同期してデータ補正部２
（第３図）でのデータの流れを制御するための信号であ
る。

第11図は信号CLK,l,K₁,K₂,K₃のタイミングを示すタイ
ミングチヤートである。

第12図は第３図のデータ補正部２の内部ロジツクの回
路図である。図中、26はラツチ、27はセレクタ、28,29,
30はアダー、31はセレクタである。

画像データｂはラツチ26により信号K₁のタイミングで
シフトされ、b₁〜b₅とb₇〜b₁₀に分離される。例えばb₁
が第６図のA₂であり、b₇がA₃である。ここでセレクタ2
7,31に入力される信号はそれぞれ b₁＝b_n-1 b₂＝1/2 b_n-1 b₃＝1/4 b_n-1 b₆＝b₄＋b₅＝1/2 b＋1/4 b＝3/4 b_n-1 また、 b₇＝1/2 b_n b₈＝1/4 b_n b₁₁＝b₉＋b₁₀＝1/2 b＋1/4 b＝3/4 b_n である。

さらに、セレクタ27,31の真理値表は第13図のように
なつているので、信号K₂,K₃によつて画像データb₁₂,
b₁₃,cは以下のようになる。

すなわち、入力データｂ、変倍データK₁,K₂,K₃に対応
して補正データｃが得られる。

尚、画像データｂ、したがつてb₁〜b₁₁は信号K₁のタ
イミングで変化するが、選択条件K₂,K₃はクロツク信号C
LKのタイミングで得られる。

第14図は第３図の第１および第２ラインメモリ5,6お
よびメモリコントローラ９の内部ロジツクを示す回路
で、第15図は第14図の回路の動作を説明するタイムチヤ
ートである。図において、32,33はゲート、5,6は第１お
よび第２ラインメモリ、34,35はラツチ、９はメモリコ
ントローラ、36,37,38,42はゲート、39,40はカウンタ、
41はセレクタである。

第14図および第15図を参照して、カウンタ39,40はそ
れぞれ第１および第２ラインメモリ5,6用のアドレスカ
ウンタであり、カウントオン、オフ制御信号ｌに基づい
てセレクタ41により信号l₁,l₂が発生し、カウンタ39,40
の進歩が制御される。セレクタ41はl₁＝ｌ（l₂＝“H"）
またl₂＝ｌ（l₁＝“H"）に選択するのに用いられるが、
選択条件は信号i,p、したがつて信号i₁に依存する。す
なわち、第４図のように、変倍モード（ｉ）や走査ライ
ンの偶数／奇数（ｐ）により選択条件が異なる。例えば
拡大モードでは、読出しモードのラインメモリ側のカウ
ンタは信号ｌにより制御され、一方のラインメモリ側の
カウンタは端子EN＝“H"で常にカウントアツプモードで
ある。しかも、走査ライン毎に書込みと読出しのモード
が交互に逆転する。

また、縮小モードでは、読出しモードのラインメモリ
側のカウンタはEN＝“H"で常にカウントアツプであり、
他方のラインメモリ側は書込みモードであつて、信号ｌ
によりカウントがオン、オフ制御される。

セレクタ41の周辺の真理値表は下表で示される。

また、信号▲▼はラインメモリ（実際はRAM）へ
の書込み制御信号で、信号Ｐにしたがつて第１および第
２ラインメモリ5,6に交互に書込み動作を行う。すなわ
ち、ｐ＝“0"の偶数ラインでは第２ラインメモリ６が書
込みモード、ｐ＝“1"で第２ラインメモリ６が読出しモ
ードのときはその逆である。

第15図はi₁＝“1"、特にｉ＝“1"（＝拡大モード）、
ｐ＝０（＝偶数ライン）の場合の例である。

信号ｌは変倍データｊの中の△I_nに対応する信号で、
ｌ＝“1"は△I_n＝“1"に対応し、このときアドレスカウ
ンタ39,40はカウントオンである。逆にｌ＝“0"は△I_n
＝“0"に対応し、このときアドレスカウンタ39,40はカ
ウントオフである。

したがつて、カウンタ39,40の出力、すなわち第１お
よび第２ラインメモリ5,6のアドレス信号m₁,n₁は第15図
のように歩進する。

そして第１ラインメモリ５からは信号f₁が読み出され
る。信号f₁の中の（m₁₁），（m₁₂）等はアドレスm₁₁,m
₁₂に対応するデータの意味である。信号f₁はラツチ34に
より信号CLKのタイミングで整形されて信号ｇとなる。

一方、第２ラインメモリ６へは信号f₂が書き込まれ
る。この信号f₂は入力画像データｆであり、ゲート33を
介して第２ラインメモリ６に入力される。このとき、ラ
ッチ35の出力ｈにもｈ＝f₂＝ｆが出力されるが、このよ
うに書込みモード側のデータ信号ｈが出力されても、第
３図のセレクタ７によりｅ＝ｇ側に選択されるので、こ
の場合のｈには意味がない。ただし、奇数ライン時には
逆にｅ＝ｈになり、ｇの方が意味が無くなる。

第16図は第14図および第15図によつて第１ラインメモ
リ５（または第２ラインメモリ６）から読み出されたデ
ータｇ（またはｈ）がセレクタ７、セレクタ１により信
号ｂとしてデータ補正部２へ送出された場合の、データ
補正部２での動作を説明するタイムチヤートである。特
に第15図の例と対応させ、ｂ＝ｇ＝a^-1とした。ここでa
^-1はセレクタ１でｂ＝ａは選択されず、ｂ＝ｇが選択さ
れるが、このｇをさかのぼれば、１ライン以前の信号ａ
に帰着するのでa^-1とした。

また、（m₁₀），（m₁₁），（m₁₂）に対応させて、A₂,
A₃,A₄を添え書きした理由は第６図のA₂,A₃,A₄付近の例
がこの場合に良く一致するからである。

第15図の信号l,CLKに対応して信号K₁は第16図のよう
になる（第８図のラツチ13、ゲート24,25により発
生）。この信号K₁により、ラツチ26（第12図）の出力b₁
（したがつてB₂,B₃,B₆）は第16図にようになる。

一方、信号K₂,K₃は、第16図のように、信号CLKのタイ
ミングで変化する。したがつて、補正データ出力ｃ（＝
ｄ）は、同図のように、信号CLKのタイミングで変化
し、ちょうど、B₂₁,B₂₂,B₃₁,B₃₂と記したように、第６
図のＡとＢとの関係に対応するタイミングおよび濃度レ
ベルとなる。

第17図は上述の拡大時の原理および動作について例題
的に補足説明するための図で、例としてα＝250％（拡
大）の場合である。図においてはｎ＝1,2,…250に対応
して、X_n＝100/α×ｎの値と、さらにこのｎに対応して
RAM14（第８図）のアドレス（ADR）およびその他の信号
の状態が示されている。

100/α＝0.4であるので、100/α×ｎは図示のごと
く、0.4〜100までの250個の数列になる。100/α×ｎの
整数部からｌ′＝△I_n＝I_n−I_n-1は図示の通りである。
また、小数部K₂′,K₃′も図示のごとくであり、さら
に、エンドビツトを示すj₄はｎ＝１〜249でｊ＝“0"、
ｎ＝250でｊ＝“1"である。

これらの情報が変倍データとしてRAM14に書き込まれ
る。

一方、実際の変倍動作時にはRAM14の内容が読み出さ
れる訳であるが、第17図のb₁,b,c,j₂はその読出し時の
各部の状態をｎ＝１〜250に対応させて示したものであ
る。特に、ｎ＝５〜12に対応して示してあるb₁,b,cの値
は第６図，第16図に対応させている。また、j₂は第８図
において説明したように、ｎ＝１からの開示点を示す信
号で、本実施例ではj₂はRAM14への書込み時のRAM14のア
ドレスクリヤ用の信号として扱つている。j₂自体はRAM1
4に書き込まれず、したがつてこのj₂は読出し時には意
味を持たない。

第18図および第19図は縮小時の原理および動作を補足
説明するための図で、例えとしてα＝71％の場合を示
す。

第18図ではｎ＝１〜71に対応して100/α×ｎおよび△
I_nを示し、第19図では△I_nを変形（△I_n＝２→△I_n＝０
と１に分解）した後に、ｌ′＝△I_n（変形後）として、
第17図に対比する形で各部の状態を示している。

特に、ｎ＝５〜10に対応するb₁,b,cの値は第７図の例
に対応させている。ここでｃ欄のｃ＝B₀,B₄,B₇等は第７
図にも現れていないし、実際の変倍動作時にもとくに意
味のないものである。

すなわち、ｌ′＝“0"のときに発生するこれらのｃの
値は、一旦は第１（または第２）ラインメモリ５（また
は６）に書き込まれるが、ｌ′＝“0"のため第８図にお
いてｌ′＝“0"、したがつて、第14図においてl₁（また
はl²）＝“0"になり、アドレスカウンタ39（または40）
のアドレスは歩進しない。

すなわち、第19図に戻つて、ｌ′＝“0"時のｃの値は
第１（または第２）ラインメモリ５（または６）に書き
込まれるが、次のｌ′＝“1"で同一のアドレスにｌ′＝
“1"に対応するｃの値が書き込まれる。このように、
ｌ′＝“0"時のｃはダミーデータであり、値そのものに
は意味がなく、第７図で明らかなように実現もしないサ
ンプリング点である。

第20図は第19図のｎ＝５〜10に対応する各部の状態を
示すタイムチヤートである。図においてf₁＝ｆ＝ｃに
は、図のように、B₀,B₁,……B₇が発生するが、読み出す
ときは第20図のｇのようにB₀,B₄等のダミーデータは消
滅し、B₁,B₂,B₃,b₅……のようになる。

以上、本発明による変倍の原理、動作および構成の実
施例について説明した。次に本発明の応用の典型的な１
例を第21図および第22図を参照して説明する。

第21図は画像読取り装置の概略図で、43はコンタクト
ガラス、44は原稿、4,46は光源、47,48,49は反射ミラ
ー、50は結像レンズ、51はCCD（電荷結合素子）ライン
センサを含む読取り部、52は画像処理部である。

この画像読取り装置において、読取りの走査は、主走
査がCCDラインセンサにより図において紙面と垂直の方
向に電子的に走査され、副走査が光源45,46および反射
ミラー47,48,49が図の矢印方向に移動することにより走
査する。

読取り部51で読み取つた画像データは画像処理部52で
画像処理された後外部に出力される。

ここで変倍動作は主走査方向の変倍は上述した本発明
によつて行われ、副走査方向の変倍は副走査速度の制御
によつて行うものである。

第22図は第21図のうち、特に読取りデータに関する部
分の機能ブロツク図である。図において44は原稿、45,4
6は光源、51は読取り部、51aはCCDラインセンサ、51bは
増幅器、51cはA/D変換器、52は画像処理部、52aはシエ
ーデイング補正、52bは変倍、52cはMTF（変調伝達関
数）補正、52dは２値化を示す。この構成において光源4
5,46で原稿44を照明する。原稿44の画像はCCDラインセ
ンサ51aにより読み取られ、増幅器51b、A/D変換器51cを
介して６ビツト64階調のデジタルデータに変換される。
その後画像処理部52の内部でまずシエーデイング補正52
aされ、次いで変倍52b動作が行われる。さらにMTF補正5
2cされた後、２値化52dされ、２値の画像データとして
外部に出力される。

第23図は本発明の他の応用例を示すブロツク図で、53
は画像メモリ、54は変倍機構、55は出力装置を示す。こ
の応用例においては、画像メモリ53に格納されている画
像データを読み出し、例えばレーザビームプリンタのよ
うな出力装置55により印刷する場合に、画像メモリ53と
出力装置55との中間に本発明による変倍機構54を設けて
出力装置のスピードに追従するスピードでリアルタイム
変倍を行うものである。

（効果） これまでの説明で明らかなように、本発明によれば、
画像データの主走査方向への拡大および縮小を行う場合
に、入力された変倍率が拡大であるときは、第１のセレ
クタにラインメモリから出力される画像データを、第２
のセレクタに外部から入力される画像データを、第３の
セレクタにデータ補正部から出力される画像データをそ
れぞれ選択させ、入力された変倍率が縮小であるとき
は、第１のセレクタに外部から入力される画像データ
を、第２のセレクタにデータ補正部から出力される画像
データを、第３のセレクタにライメモリから出力される
画像データをそれぞれ選択させるように制御するので、
デジタル画像データの変倍を簡単な構成で行うことがで
きる。

【図面の簡単な説明】

第１図は画素、画像データ、主走査、副走査等を説明す
る概念図、第２図は第１図に対応する信号のタイムチヤ
ート、第３図は本発明による画像データの変倍方式の一
実施例を示すブロツク図、第４図は第３図の構成の動作
の概要を説明する説明図、第５図は第３図の入力信号ａ
を模型的に示すタイムチヤート、第６図は第５図と同様
であるが拡大例を示すタイムチヤート、第７図は第５図
の縮小例を示すタイムチヤート、第８図は第３図の変倍
コントロールメモリの内部ロジツクを示す回路図、第９
図は書込み動作を説明するタイムチヤート、第10図はRA
Mから変倍データを読み出すモードにおいて第８図の動
作を説明するタイムチヤート、第11図は信号CLK,l,K₁,K
₂,K₃のタイミングを示すタイミングチヤート、第12図は
第３図のデータ補正部の内部ロジツクを示す回路図、第
13図はセレクタの真理値表、第14図は第３図の第１およ
び第２ラインメモリおよびメモリコントローラの内部ロ
ジツクを示す回路図、第15図は第14図の回路の動作を説
明するタイムチヤート、第16図はデータ補正部での動作
を説明するタイムチヤート、第17図は拡大時の原理およ
び動作を補足説明する説明図、第18図および第19図は縮
小時の原理および動作を補足説明するための説明図、第
20図は第19図のｎ＝５〜10に対応する各部の状態を示す
タイムチヤート、第21図は本発明の応用例として画像読
取り装置を示す概略図、第22図は第21図の読取りデータ
に関する部分の機能ブロツク図、第23図は本発明の他の
応用例を示すブロツク図である。 1,3,4,7……セレクタ、２……データ補正部、5,6……ラ
インメモリ、８……変倍コントロールメモリ、９……メ
モリコントローラ、14……RAM。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】少なくとも１走査ライン分の容量を有する
   ラインメモリと、 出力側が前記ラインメモリに接続され、入力された変倍
   率に応じた前記ラインメモリに対する読み出しまたは書
   き込みのアドレスを指定する変倍コントローラと、 入力された変倍率に応じて入力される画像データの補正
   を行うデータ補正部と、 入力側が外部画像データ線と前記ラインメモリに接続さ
   れ、出力側が前記データ補正部に接続され、前記外部画
   像データ線により外部から入力される画像データおよび
   前記ラインメモリから出力される画像データの一方を選
   択する第１のセレクタと、 入力側が前記外部画像データ線と前記データ補正部に接
   続され、出力側が前記ラインメモリに接続され、前記外
   部画像データ線により外部から入力される画像データお
   よび前記データ補正部から出力される画像データの一方
   を選択する第２のセレクタと、 入力側が前記ラインメモリと前記データ補正部に接続さ
   れ、前記ラインメモリから出力される画像データおよび
   前記補正部から出力される画像データの一方を選択する
   第３のセレクタとを備え、 画像データの主走査方向への拡大および縮小を行う場合
   に、入力された変倍率が拡大であるときは、前記第１の
   セレクタに前記ラインメモリから出力される画像データ
   を、前記第２のセレクタに外部から入力される画像デー
   タを、前記第３のセレクタに前記補正部から出力される
   画像データをそれぞれ選択させ、入力された変倍率が縮
   小であるときは、前記第１のセレクタに外部から入力さ
   れる画像データを、前記第２のセレクタに前記データ補
   正部から出力される画像データを、前記第３のセレクタ
   に前記ラインメモリから出力される画像データをそれぞ
   れ選択されるように制御し、前記第３のセレクタの出力
   側から変倍された画像データを得ることを特徴とする画
   像データの変倍制御装置。