JP3434606B2 - 画像読取装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，デジタル複写機等に利
用され，広範囲に渡った２次元リアルタイム変倍が可能
な画像読取装置に関する。

【０００２】

【従来の技術】従来から，ユーザーが設定した変倍率に
合わせて読取原稿を縮小／拡大変倍するために副走査方
向の変倍を，スキャナの移動速度を高精度で，かつ，細
かいステップで，広範囲に渡って制御することにより実
現していた。具体的には，関連する従来文献として，下
記に示す，特開平６−３８０２８号公報，あるいは，特
開平６−１２１１１６号に開示されている「画像読取装
置」が知られている。

【０００３】上記特開平６−３８０２８号公報に開示さ
れている「画像読取装置」は，ある所定の縮小率まで
は，スキャナの走査速度を変えることによって副走査方
向の縮小倍率を変化させ，縮小率が所定値未満の場合に
走査速度を半分に落として読み取ると共に，読取ライン
数の間引き処理を実行するものである。

【０００４】また，上記特開平６−１２１１１６号公報
に開示されている「画像読取装置」は，スキャナの走査
速度を制御して副走査方向の第１の変倍と，１ページ分
のメモリ容量をもつ画像メモリを用いて副走査方向の第
２の変倍とを組み合わせて所望とする副走査方向の変倍
画像を得るものである。

【０００５】

【発明が解決しようとする課題】しかしながら，上記に
示されるような従来の画像読取装置にあっては，広範囲
に渡る縮小率〜拡大率に対応させるために，スキャナモ
ータの駆動性能を上げて細かいステップで安定した動作
を行う必要が生じる。さらに，入力データを格納するた
めの大きな容量の画像メモリを必要とし，それに加えて
モータドライバや制御プログラム等に大きな負担がかか
ってしまうといった問題点があった。すなわち，モータ
や画像メモリのコストアップによる経済性の低下，およ
び関連する制御が煩雑となる等の問題点があった。

【０００６】本発明は，上記に鑑みてなされたものであ
って，スキャナモータの駆動ステップを広範囲で細かく
制御することなく，かつ，画像メモリの容量削減を実現
させて，経済性および制御性の向上を図り，リアルタイ
ムで高品質の変倍画像を得ることを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係る画像読取装置にあっては，原稿画
像を所定の移動速度で光学走査し，ライン毎に読み取っ
た後，画像処理を行って画像出力用のデジタル画像デー
タとして出力する画像読取装置において，読取最大サイ
ズ分の画像データの一部を格納し，書き込み／読み出し
がそれぞれ独立して行われる画像データ記憶手段と，最
終変倍率に基づいて予め決められている複数の読取走査
速度のいずれかを選択して第１の副走査変倍率として制
御する速度制御手段と，前記画像データ記憶手段に格納
した画像データに補間処理を加える補間処理手段と，前
記速度制御手段で設定された第１の副走査変倍率と掛け
合わせて前記最終変倍率となる第２の副走査変倍率を求
め，前記画像データ記憶手段の書き込み／読み出し，お
よび前記補間処理手段による補間処理を主走査および副
走査方向の変倍率に適応させて制御する変倍制御手段と
を具備するものである。

【０００８】また，請求項２に係る画像読取装置にあっ
ては，前記変倍制御手段は，前記画像データ記憶手段に
対し縮小時に書き込みを制御するデータと拡大時に読み
出しを制御するメモリ制御データ，および補間係数を選
択するため制御データとを生成するものである。

【０００９】また，請求項３に係る画像読取装置にあっ
ては，前記変倍制御手段は，副走査方向が縮小時の場合
に，入力された画像データを前記補間処理手段で補間処
理を実行させた後，前記画像データ記憶手段の処理を実
行させ，副走査方向が拡大時の場合に，入力された画像
データを前記画像データ記憶手段で処理させた後，前記
補間処理手段で補間処理を実行させるものである。

【００１０】また，請求項４に係る画像読取装置にあっ
ては，前記速度制御手段による読取走査速度は，等倍速
度，２倍速度，１／２倍速度の３通りに設定するもので
ある。

【００１１】また，請求項５に係る画像読取装置にあっ
ては，前記補間処理手段による補間処理として，仮想サ
ンプリング点を中心とした周囲画素を用いた補間関数，
あるいは前記仮想サンプリング点を中心とする周囲画素
の最も近い画素に置換する，あるいは前記仮想サンプリ
ング点と周囲４画素との距離の比で該４画素に係数をか
けて積和演算するものである。

【００１２】

【作用】本発明の画像読取装置（請求項１）は，速度制
御手段による段階的な速度の切り換えを少ないステップ
数の読取速度にして副走査方向の変倍を実行する。さら
に，この速度制御手段における副走査変倍率から第２の
副走査変倍率を求め，画像データ記憶手段の読み出し／
書き込みのタイミングを制御して副走査変倍を実行する
ことにより，スキャナ移動速度を広範囲に細かいステッ
プとせず，かつ，最低限のメモリ容量を使ってのリアル
タイムな変倍処理を実現する。

【００１３】また，本発明の画像読取装置（請求項２）
は，主走査方向と副走査方向の変倍制御データを，画像
データ記憶手段の読み出し／書き込みを制御するための
データと，補間係数を選択するためのデータで構成，す
なわち，速度変換のための制御データと，入力画像デー
タと仮想サンプリング位置との位置差を示すデータとか
らなる仮想サンプリング位置に関するデータで構成し，
メモリ制御データは，縮小時に画像データ記憶手段の書
き込みを制御し，拡大時に画像データ記憶手段の読み出
しを制御する。これにより，回路の動作と直接かかわる
ようなデータ構造となり，回路構成の簡略化および汎用
性を向上させる。

【００１４】また，本発明の画像読取装置（請求項３）
は，副走査方向の縮小時と拡大時とで，補間処理手段と
画像データ記憶手段によるデータの処理順序を変えて制
御する。すなわち，副走査縮小時は，入力された画像デ
ータを補間処理手段で補間処理し，次に，画像データ記
憶手段の処理を実行させ，副走査拡大時は，入力された
画像データを画像データ記憶手段で処理し，次に，補間
処理手段で補間処理を実行させることにより，共通の回
路構成で縮小／拡大処理を経済的に実現する。

【００１５】また，本発明の画像読取装置（請求項４）
は，速度制御手段による読取走査速度は，等倍速度，２
倍速度，１／２倍速度の３通りに設定して，スキャナモ
ータのステップ数を最小限にして副走査方向の変倍を行
い，他の変倍を変倍制御手段により制御して行うことに
より広範囲の変倍率に対応させる。

【００１６】また，本発明の画像読取装置（請求項５）
は，補間処理手段による補間処理を，仮想サンプリング
点を中心とした周囲画素を用いた補間関数，あるいは前
記仮想サンプリング点を中心とする周囲画素の最も近い
画素に置換する，あるいは前記仮想サンプリング点と周
囲４画素のみを用い，距離の比で４画素に係数をかけて
積和演算することにより，比較的少ないハードウェアで
変倍データの補間処理を実現させる。

【００１７】

【実施例】以下，本発明の一実施例を添付図面を参照し
て説明する。図１は，本発明が適用されているレーザプ
リンタと原稿読取装置から構成されているデジタル複写
機を示し，本発明による画像読取装置が搭載されてい
る。同図において，読取原稿を載置するためのコンタク
トガラス１１１は，光源１１２によって照明され，読取
原稿の画像面からの反射光は，ミラー１１３，１１４，
１１５およびレンズ１１６を介してＣＣＤイメージセン
サ１１７の受光面に結像される。また，光源１１２およ
びミラー１１３は，コンタクトガラス１１１の下面をコ
ンタクトガラス１１１と平行に移動する走行体（スキャ
ナ）１１８に搭載されている。なお，本実施例では，こ
の走行体（スキャナ）１１８の移動速度を等倍速，２倍
速，１／２倍速の３ステップに設定する。

【００１８】主走査はＣＣＤイメージセンサ１１７の固
体走査によって実行される。原稿画像はＣＣＤイメージ
センサ１１７によって１次元的に読み取られ，光学系が
移動する（副走査）ことで原稿全面が走査される。この
例においては，読取処理の密度は，主走査方向，副走査
方向共に１６画素／ｍｍ（４００ｄｐｉ）に設定され，
Ａ３サイズ（２９７ｍｍ×４２０ｍｍ）の原稿まで読取
可能な構成になっている。

【００１９】次に，上記デジタル複写機を構成するレー
ザプリンタに関して説明する。原稿読取装置とレーザプ
リンタとは一体的に構成されている場合（本実施例）
と，構成は別個で電気的にのみ接続されている場合とが
あり，レーザプリンタは，レーザ書込系，画像再生系，
給紙系等の各システムが一体的に構成されている。

【００２０】上記レーザ書込系は，レーザ出力ユニッ
ト，結像レンズ群１２０，ミラー１２１を備えている。
レーザ出力ユニットの内部には，レーザ光源であるレー
ザダイオードＬＤ１が備わり，書込ユニットにはモータ
によって高速で定速回転する多角形ミラー（ポリゴンミ
ラー）が備わっている。レーザ書込系から出力されるレ
ーザ光は，画像再生系に装備された感光体ドラム１２２
に照射される。

【００２１】図１に示すように，上記感光体ドラム１２
２の周囲には，感光体ドラム１２２を均一に帯電する帯
電チャージャ１２３と，形成された静電潜像を可視像化
する現像ユニット１２５と，搬送されてきた記録紙に感
光体ドラム１２２の像を転写する転写チャージャ１２６
と，感光体ドラム１２２から記録紙を分離する分離チャ
ージャ１２７および分離爪１２８と，転写処理後におい
て感光体ドラム１２２表面をクリーニングするクリーニ
ングユニット１２９等が装備されている。なお，感光体
ドラム１２２の一端近傍のレーザ光を照射する位置に，
主走査同期信号（ＰＭＳＹＮＣ）を発生するビームセン
サ（図示せず）が配置されている。

【００２２】また，１３１は転写・分離後の記録紙を搬
送する搬送ベルト，１３２は記録紙上のトナー像を熱定
着処理する定着ユニット，１３３，１３４は記録紙を収
納するための給紙カセット，１３５，１３６は給紙カセ
ット１３３，１３４に収納された記録紙を送り出す給紙
コロ，１３７は記録紙を感光体ドラム１２２上のトナー
像と合致させるように搬送するためのレジストローラで
ある。

【００２３】以上のように構成されたデジタル複写機の
動作について説明する。感光体ドラム１２２の表面を，
帯電チャージャ１２３によって一様に高電位に帯電す
る。その感光体ドラム１２２面にレーザ光が照射される
と，照射された部分は電位が低下する。レーザ光は記録
画素の黒／白に応じてＯＮ／ＯＦＦ制御されるので，レ
ーザ光の照射によって感光体ドラム１２２面に記録画像
に対応する電位分布，すなわち，静電潜像が形成され
る。

【００２４】上記静電潜像が形成された部分が現像ユニ
ット１２５を通過すると，その電位の高低に応じてトナ
ーが付着し，静電潜像を可視像化したトナー像が形成さ
れる。トナー像が形成された部分に所定のタイミングで
記録紙が搬送され，上記トナー像に重なる。このトナー
像が転写チャージャ１２６によって記録紙に転写された
後，該記録紙は分離チャージャ１２７および分離爪１２
８によって感光体ドラム１２２から分離される。分離さ
れた記録紙は搬送ベルト１３１によって搬送され，ヒー
タを内蔵した定着ユニット１３２によって熱定着された
後，排紙トレイ（図示せず）に排出される。

【００２５】図１に示したデジタル複写機にあっては，
給紙系は２系統に構成されており，一方の給紙系には，
給紙カセット１３３が装備されており，他方の給紙系に
は給紙カセット１３４が装備されている。給紙カセット
１３３の記録紙は給紙コロ１３５によって給紙される。
また，給紙カセット１３４内の記録紙は給紙コロ１３６
によって給紙される。給紙された記録紙は，レジストロ
ーラ１３７に当接した状態で一旦停止し，記録プロセス
の進行に同期したタイミングで，感光体ドラム１２２に
搬送される。なお，図示しないが，各給紙系には，カセ
ットの記録紙サイズを検知するサイズ検知センサが備わ
っている。

【００２６】図２は，本実施例に係る画像読取装置の構
成を示すブロック図である。図において，２０１はＣＣ
Ｄイメージセンサ１１７を駆動制御するセンサドライ
バ，２０２はＣＣＤイメージセンサ１１７の読取信号
（画像信号）を増幅処理するたの増幅器（ＡＭＰ），２
０３は増幅後の画像信号を１画素あたり２のｎ乗階調
（本実施例では，２５６階調とする）のデジタルデータ
に変換するＡＤ変換器，２０４はＡＤ変換後の画像信号
の歪み，すなわち，光源１１２の照度ムラやＣＣＤイメ
ージセンサ１１７の各素子間の感度バラツキ等を補正す
るシェーディング補正回路，２０５は本発明の特徴とす
るところの２次元リアルタイム変倍を実行するための変
倍回路である。

【００２７】また，２０６は文字や線画画像等の解像力
を向上させるためのＭＴＦ補正や，信号ノイズを除去
し，写真画像等の再現性を向上させるための平滑化処理
等の各補正処理を実行する空間フィルタ回路，２０７は
濃度設定機能に応じてγ特性の補正を行うγ補正回路，
２０８は画質設定機能に応じて中間階調処理等の処理を
実行する階調処理部，２０９は画像信号に対応してＬＤ
２１０を変調するＬＤ制御部，２１０はレーザ光を出力
するレーザダイオード（ＬＤ）である。

【００２８】次に，以上のように構成された画像読取装
置の動作について説明する。ＣＣＤイメージセンサ１１
７は，１６画素／ｍｍのサンプリング密度で読み取った
画像信号を出力する。この画像信号は，次に述べる各処
理が施された後，ＬＤ制御部２０９に与えられる。

【００２９】すなわち，ＣＣＤイメージセンサ１１７か
らの画像信号は，増幅器２０２によりあらかじめ決めら
れた電圧振幅に増幅される。シェーディング補正回路２
０４では光源１１２の照度ムラやＣＣＤイメージセンサ
１１７の各素子間の感度バラツキ等を補正する。また，
変倍回路２０５で２次元リアルタイム変倍が実行され
る。なお，この２次元リアルタイム変倍は後に詳述す
る。

【００３０】また，空間フィルタ回路２０６は文字や線
画画像等の解像力を向上させるためのＭＴＦ補正を実行
し，さらに信号ノイズを除去し，写真画像等の再現性を
向上させるための平滑化処理等の各補正処理を実行す
る。その後，γ補正回路２０７は濃度設定に応じてγ補
正を実行し，さらに階調処理部２０８により画質設定に
応じた中間階調処理を実行して，ＬＤ制御部２０９に画
像信号を送る。

【００３１】ＬＤ制御部２０９は，上記のように処理さ
れた画像信号に基づいてレーザダイオード２１０の点灯
信号を生成し，ＬＤ２１０を駆動する。これにより，Ｌ
Ｄ２１０からは画像信号に応じたレーザ光が出力され
る。

【００３２】次に，本実施例に係る変倍処理について説
明する。本発明は，スキャナで原稿画像を読み取り，プ
リンタで画像を再生する一連のプロセスの範囲内におい
て，待機時間を設けずに２次元変倍を実現するものであ
る。したがって，本実施例では，２次元変倍処理用のバ
ッファメモリをスキャナの最大読取サイズ，すなわち，
この場合，Ａ３サイズの半分の画像データを格納するこ
とのできるメモリを用意する。

【００３３】また，スキャナの移動速度を等倍速度，２
倍速度，１／２倍速度の３通りを用意することで，幅広
い範囲の倍率を実現させる。なお，理論上では０〜∞％
までの倍率にすることができるが，実用的には２５〜４
００％の倍率範囲であることを考慮し，本実施例もこの
倍率範囲で説明する。

【００３４】図３は，本実施例に係る変倍回路の構成を
示すブロック図であり，画像データ記憶手段としてのメ
モリ部３０１，変倍制御手段としての変倍制御部３０
２，補間処理手段としての補間処理部３０３，セレクタ
３０４〜３０６により以下に示すように構成されてい
る。また，３１０はスキャナモータ３１１を駆動制御す
る速度制御手段としてのスキャナ制御回路である。

【００３５】また，メモリ部３０１は，１６ＭＢｙｔｅ
の記憶容量を備えている。この記憶容量は，４００ｄｐ
ｉ，８ビット／画素，最大Ａ３サイズの読取条件の場合
に，１／２ページのメモリ容量が１６ＭＢｙｔｅとなる
ために設定されたものである。

【００３６】また，変倍制御部３０２はセレクタ３０４
〜３０６の切り換えやメモリ部３０１，補間処理部３０
２を制御するためのものである。また，補間処理部３０
２は入力画像データを変倍条件に適応させて補間するた
めのものである。また，セレクタ３０４はメモリ部３０
４への入力データを選択，セレクタ３０５は補間処理部
３０３への入力データを選択，セレクタ３０６は変倍制
御部３０２の制御信号に基づいてメモリ部３０１および
補間処理部３０３からの出力画像データを選択するよう
にそれぞれ構成されている。

【００３７】以上の構成において，変倍制御部３０２に
よりセレクタ３０４〜３０６を制御し，メモリ部３０１
と補間処理部３０３におけるデータの処理順序を次のよ
うに実行する。すなわち， 副走査縮小時の場合 入力 → 補間処理部３０３ → メモリ部３０１ →
出力 副走査拡大時の場合 入力 → メモリ部３０１ → 補間処理部３０３ →
出力 のように，副走査の縮小処理と拡大処理とでメモリ部３
０１と補間処理部３０３の処理経路を変更する。

【００３８】図４は，本実施例に係る補間処理部３０３
の構成を示すブロック図である。この補間処理部３０３
は，入力画像データを副走査方向にラインディレイさせ
て，４ライン同時にデータを入力するため，入力ライン
メモリとしての４つのＦＩＦＯ（１）４０１〜ＦＩＦＯ
（４）４０４を設け，これを補間演算部４０５の入力側
に接続する。また，補間演算部４０５の出力側に１ライ
ンのディレイを行うため，出力ラインメモリとしてのＦ
ＩＦＯ（５）４０６を接続してある。

【００３９】また，変倍制御部３０２からＦＩＦＯ
（１）４０１〜ＦＩＦＯ（４）４０４へは制御信号（Ｒ
ＲＥＳ１，ＷＲＥＳ１，ＲＥＮ１，ＷＥＮ１，ＲＣＫ
１，ＷＣＫ１）が与えられ，ＦＩＦＯ（５）４０６は制
御信号（ＲＲＥＳ２，ＷＲＥＳ２，ＲＥＮ２，ＷＥＮ
２，ＲＣＫ２，ＷＣＫ２）が与えられる構成になってい
る。さらに，補間演算部４０５には変倍制御部３０２か
ら制御信号（ａ１１〜ａ４４ｓｆｔｃｋ）が与えられる
構成となっている。

【００４０】また，上記補間処理部３０３に用いるＦＩ
ＦＯの内部は図１１に示す構成となっている。すなわ
ち，ＦＩＦＯは，入力バッファ１１０１および出力バッ
ファ１１０２を独立にもち，書込制御部１１０３による
書込制御と，読出制御部１１０４による読出制御とを非
同期で実行するラインメモリであり，ＣＣＤイメージセ
ンサ１１７の読取１ライン分のデータを格納できるメモ
リ容量（５Ｋ×８）をもつメモリアレイ１１０５により
構成されている。

【００４１】次に，以上のように構成された補間処理部
３０３の動作を説明する。なお，本動作を説明するタイ
ミングチャートを図１２〜図１４に示す。すなわち，図
１２にＦＩＦＯの１ラインディレイ動作，図１３にＦＩ
ＦＯ（４）の拡大時の動作，図１４にＦＩＦＯ（５）の
縮小時の動作をそれぞれ示している。

【００４２】まず，本処理部に入力する画像データは，
図１２に示すように，ＦＩＦＯ（１）４０１〜ＦＩＦＯ
（４）４０４により副走査方向にラインディレイされ，
合計４ライン分を補間演算部４０５に同時入力する。こ
のとき４ラインディレイは，変倍制御部３０２で生成さ
れた制御信号に基づいてＦＩＦＯ（１）４０１〜ＦＩＦ
Ｏ（４）４０４により制御される。

【００４３】そして，副走査方向における縮小時は，毎
ラインデータをディレイさせる。一方，副走査方向にお
ける拡大時は，メモリ部３０１の読み出し制御と合わせ
て，ディレイの可否をライン毎に制御する。

【００４４】また，主走査方向の倍率もＦＩＦＯ（１）
４０１〜ＦＩＦＯ（４）４０４の動作により制御する。
すなわち，主走査方向の縮小時は，クロック周期に同期
してすべてのデータをＦＩＦＯ（１）４０１〜ＦＩＦＯ
（４）４０４でリード／ライトする。一方，主走査方向
の拡大時は，拡大率に応じてＦＩＦＯ（４）４０１のリ
ードを制御する。

【００４５】これをさらに詳述すれば，ＦＩＦＯ（１）
４０１〜ＦＩＦＯ（４）４０４のリードアドレスポイン
タを進めるかの可否をクロックサイクル毎に切り換え
る。また，主走査方向の拡大時は，ＦＩＦＯ（４）４０
４の読み出し速度が低下する。このため，ＦＩＦＯ
（１）４０１〜ＦＩＦＯ（３）４０３は縮小時と同様
に，毎クロックのリード／ライトを実行して上記低下し
た速度を保持する。したがって，ＦＩＦＯ（１）４０１
〜ＦＩＦＯ（３）４０３もＦＩＦＯ（４）４０４と同じ
転送速度となる。

【００４６】次いで，補間演算部４０５は，ＦＩＦＯ
（１）４０１〜ＦＩＦＯ（４）４０４を用いて補間演算
を実行した結果，すなわち，画像データＦ５をＦＩＦＯ
（５）４０６に与える。ＦＩＦＯ（５）４０６は，この
画像データＦ５を変倍制御部３０２で生成された制御信
号に基づいて１ライン分をディレイさせて出力する。

【００４７】また，主走査方向の拡大時は，クロック周
期に同期してすべての画像データのリード／ライトを実
行する。一方，主走査方向の縮小時は，ＦＩＦＯ（５）
４０６の書き込みを縮小率に応じて制御する。すなわ
ち，ＦＩＦＯ（５）４０６のライトアドレスポインタを
進めるかの進めないかをクロックサイクル毎に切り換え
る。

【００４８】次に，補間演算部４０５について説明す
る。図５は，補間演算部４０５の２次元のマトリクス構
成を示すブロック図である。図において，補間演算部４
０５は，Ｄラッチ５０１〜５１５をマトリクス状に配置
して２次元マトリクスを形成したものである。これによ
り，図７に示すように，サンプリング画素Ｄ１１〜Ｄ４
４の２次元空間データが構成される。また，図６は，補
間演算部４０５のフィルタ演算部を示す説明図であり，
積和演算部を１つ用意し，各サンプリング画素とその係
数とを積和演算し，係数を選択する構成となっている。

【００４９】以上のように構成された補間演算部４０５
は，図７に示すように，変倍後の仮想サンプリング点が
Ｄ２２，Ｄ２３，Ｄ３２，Ｄ３３の４点に囲まれる範囲
にする。このときのＤ２２との位置差，すなわち，主走
査方向ｒｘ，副走査方向ｒｙに基づいて係数ａ１１〜ａ
４４を変える。そして，図６に示すように，フィルタ演
算部により積和演算を実行し，変倍後の画像データとし
て出力する。

【００５０】図８は，メモリ部の構成を示すブロック図
である。図において，入力バッファ８０１および出力バ
ッファ８０２を独立にもち，書込制御部８０３による書
込制御と，読出制御部８０４による読出制御とを非同期
で実行するラインメモリであり，Ａ３サイズの半分の容
量に相当する１６ＭＢｙｔｅのメモリ容量（５Ｋ×８）
をもつ，メモリアレイ８０５により構成されている。

【００５１】以上のように構成されたメモリ部は，図９
に示す書込動作を示すタイミングチャート，図１０に示
す読出動作を示すタイミングチャートのように，前述し
たＦＩＦＯに似た動作を行う。以下，詳述する。

【００５２】副走査方向の変倍時は，所定のサンプリン
グラインピッチで，サンプリングされた画像データを変
倍率に応じて計算される仮想サンプリングラインのデー
タに変換し，変換後のサンプリングライン間隔（時間）
と変換前のサンプリングライン間隔とを一致させる必要
がある。

【００５３】縮小のときは，入力データのサンプリング
間隔に対して変換後のサンプリング間隔の方が長くな
り，仮想サンプリング位置が入力サンプリングのｎライ
ン目とｎ＋１ライン目の間に１ラインが存在するか，１
ラインも存在しないかの何れかとなる。また，副走査縮
小時の速度変換は，メモリアレイ８０５への書き込み
時，ｎとｎ＋１の間に仮想サンプリングラインが存在し
ないとき，図９の４ライン部分に示すように，このｎラ
インに対応する補間ラインをメモリアレイ８０５に書き
込まず，読み出す際に書き込み不可ラインを飛ばして，
等時間間隔で読み出すことで速度変換を実行する。

【００５４】また，副走査方向の拡大時においては，入
力データのサンプリング間隔に対して，変換後のサンプ
リング間隔の方が短くなり，仮想サンプリング位置が，
ｎライン目とｎ＋１ライン目の間に１つ以上存在し，２
つ以上のときは同じｎラインとｎ＋１ラインの間で２回
以上の補間を行う必要がある。このため副走査拡大時
は，入力データをすべてメモリアレイ８０５に書き込
み，読み出す際に次のラインを読み出すか，読み出さな
いかの制御を行い，ｎとｎ＋１ラインの間から（ｎ＋
１）と（ｎ＋２）の間へラインを更新するときにのみ，
メモリアレイ８０５からの読み出しを実行する。

【００５５】図１５は，変倍制御部３０２の内部構成を
示すブロック図である。図において，１５０１は主走査
方向の変倍制御データを格納するＲＡＭ，１５０２は副
走査方向の変倍制御データを格納するＲＡＭ，１５０３
はＲＡＭ１５０１およびＲＡＭ１５０２の動作を制御
し，ＣＰＵからのデータロードやＲＡＭデータの取り出
しを制御するＲＡＭ制御部，１５０４は補間係数ａ１１
〜ａ４４を決定する補間係数選択部，１５０５はＦＩＦ
Ｏ（１）４０１〜ＦＩＦＯ（４）４０４，ＦＩＦＯ
（５）４０６，メモリ部３０１の制御信号を生成する制
御信号生成手段としてのタイミングコントロール部であ
る。

【００５６】以上のように構成された変倍制御部３０２
の動作について説明する。変倍制御部３０２のＣＰＵ
は，変倍制御データをスキャン動作に先立って指定され
た変倍率によって計算し，その結果をＲＡＭ１５０１お
よびＲＡＭ１５０２に書き込む。スキャン動作中は，Ｒ
ＡＭ制御部１５０３によりＲＡＭ１５０１およびＲＡＭ
１５０２からのデータを読み出し，補間係数選択部１５
０４からの補間係数ａ１１〜ａ４４の選択，およびＦＩ
ＦＯ（１）４０１〜ＦＩＦＯ（４）４０４，ＦＩＦＯ
（５）４０６，メモリ部３０１の制御信号を生成する。

【００５７】また，上記における変倍制御データは，仮
想サンプリング位置に関する２つのデータからなる。す
なわち，１つは補間対象となる入力データのアドレス，
換言すれば，速度変換のための各ＦＩＦＯ，メモリ部３
０１の制御方法を示すデータである。もう１つは入力デ
ータと仮想サンプリング位置との位置差，すなわち，図
７におけるｒｘ，ｒｙを示すデータである。

【００５８】また，上記変倍制御データの計算方法は，
主走査方向および副走査方向ともに共通である。倍率が
α％で１％ステップのズーム変倍で入力サンプリング間
隔を１とした場合，仮想サンプリング間隔は，１００／
αとなる。これは一次元的に見た場合，１００個の入力
データからα個のデータを取り出す動作を繰り返すこと
によって変倍動作が実行できることを示している。した
がって，変倍制御データは，入力データ１００個に対す
る処理手順を記述するもので，このデータを繰り返し使
用する。

【００５９】以下，縮小時および拡大時の計算例を示
す。 （縮小時） １００／α×ｉ ＝Ｊｉ ＋ Ｒｉ ただし，ｉ＝０，１，・・・，α−１， また，Ｊは整数，Ｒｉは小数という数列Ｊｉ，Ｒｉを計
算し，制御用数列Ａｍ，Ｂｍ（ｍ＝０，１，・・・，９
９）を以下の条件で求める。すなわち， ｍ＝Ｊｉ が存在する場合， Ａｍ＝１ Ｂｍ＝ＲＴ
ｉ ｍ＝Ｊｉ が存在しない場合， Ａｍ＝０ Ｂｍ＝０ により求める。

【００６０】ただし，上記ＲＴｉは， −１／１６＜Ｒｉ≦１／１６の場合， ＲＴｉ＝０ １／１６＜Ｒｉ≦３／１６の場合， ＲＴｉ＝１ ３／１６＜Ｒｉ≦５／１６の場合， ＲＴｉ＝２ ５／１６＜Ｒｉ≦７／１６の場合， ＲＴｉ＝３ ７／１６＜Ｒｉ≦９／１６の場合， ＲＴｉ＝４ ９／１６＜Ｒｉ≦１１／１６の場合， ＲＴｉ＝５ １１／１６＜Ｒｉ≦１３／１６の場合， ＲＴｉ＝６ １３／１６＜Ｒｉ≦１５／１６の場合， ＲＴｉ＝７ とする。なお，−１／１６＜Ｒｉ＜０は，実際にはＲｉ
＞１５／１６のときであり，Ｊｉを繰り上げて（＋）Ｒ
Ｔｉを０にする。

【００６１】（拡大時） １００／α×ｉ ＝Ｊｉ ＋ Ｒｉ ただし，ｉ＝０，１，・・・，α−１， また，Ｊは整数，Ｒｉは小数という数列Ｊｉ，Ｒｉを計
算し，制御用数列Ａｉ，Ｂｉ（ｉ＝０，１，・・・，α
−１）を以下の条件で求める。すなわち， ｉ＝０ の場合， Ａ０ ＝ １， Ｂ０ ＝ ０ ｉ≠０ の場合， Ｊｉ−Ｊ（ｉ−１）＝０ の場合，Ａｉ＝０，Ｂｉ＝Ｒ
Ｔｉ Ｊｉ−Ｊ（ｉ−１）＝１ の場合，Ａｉ＝１，Ｂｉ＝Ｒ
Ｔｉ なお，ＲＴｉは縮小時の場合と同じである。

【００６２】制御用数列（変倍制御データ）Ａ，Ｂは，
縮小時は１００個（１％ステップ）となり，拡大時はα
個となる。また，制御数列の数は，例えば０．１％ステ
ップにした場合，縮小時に１０００個，拡大時にα×１
０個になる。なお，本実施例では，１％ステップとす
る。また，ＲＴｉは，本実施例において１／８ドットピ
ッチ精度としているが，この他に１／１６，１／１０と
することもできる。

【００６３】ところで，本実施例に係る画像読取装置
は，主走査方向と副走査方向との変倍率を独立して設定
可能にしている。このため，制御データについても主走
査方向と副走査方向とで別々に求め，これをＲＡＭ１５
０１，１５０２にそれぞれ書き込む。以下，制御データ
と回路構成との関連について説明する。

【００６４】（主走査方向の縮小処理）制御数列Ａｍ
は，原データｍ番目とｍ＋１番目の間に変倍後のサンプ
リング点が存在するか否かを表す。これは回路上におい
てＦＩＦＯのＷＥＮに影響する。例えば，Ａｍ＝１のと
き，通常の書き込みを実行し，Ａｍ＝０のとき，書き込
みを実行しない。

【００６５】また，Ｂｍは補間演算部４０５における補
間演算係数ａ１１〜ａ４４を選択するための用いられ
る。係数ａｘｘは，ｒｘ，ｒｙがそれぞれ８点あるので
６４通りの中からの選択になる。ただし，ｒｙは各ライ
ン毎に切り替わり，そのラインに中では一定であるた
め，ラインの変化時に副走査方向のＢｍからａｘｘの候
補は８つに限定される。したがって，各画素の処理時に
は，その８つから主走査のＢｍによって係数ａｘｘを選
択し，補間演算部４０５に供給する。

【００６６】（主走査方向の拡大処理）制御数列Ａｉ
は，変倍後のサンプリング位置が原データのｉ−１番目
とｉ番目との間から次へ移動するか否かを表すものであ
る。これは回路上においてＦＩＦＯ（４）４０４のＲＥ
Ｎに影響する。例えば，Ａｉ＝１のとき，次への移動が
あり，ＦＩＦＯ（４）４０４からの読み出しを実行す
る。一方，Ａｉ＝０のとき，次への移動がないためＦＩ
ＦＯ（４）４０４から新しいデータの読み出しを実行し
ない。また，ＦＩＦＯ（４）４０４の読み出し制御に合
わせて補間演算部４０５のマトリクス構成部のｓｆｔｃ
ｋを制御する。読み出しがないときは，マトリクスもそ
の状態を保持するようにする。なお，Ｂｉについては，
前述の主走査方向の縮小処理と同様である。

【００６７】次に，副走査方向の変倍処理を説明する前
に，スキャナ速度とメモリ部３０１の記憶処理との関係
について説明する。

【００６８】まず，本実施例では副走査方向の変倍率に
対するスキャナ移動速度を下記のように設定する。すな
わち， ２５％〜 ５０％変倍 → ２倍速度 ５１％〜１９９％変倍 → 等倍速度 ２００％〜４００％変倍 → １／２倍速度 に設定する。

【００６９】ところで，かかる副走査方向の変倍は２段
階になる。すなわち，第１段階がスキャナ速度による変
倍である。これは２倍速度では５０％，等倍速度では１
００％，１／２速度では２００％となり，最終的な変倍
率は，第１段階の変倍率×第２段階の変倍率となる。

【００７０】また，第２段階の変倍は，前述の図４で説
明した変倍回路２０５を用いる。したがって，副走査方
向の変倍率は，この第２段階の変倍率となる。例えば，
所望とする変倍率が３０％の場合，第１の変倍率が５０
％で，第２の変倍率が６０％となり，変倍回路に適応さ
れる変倍率は６０％となる。

【００７１】このとき，２５％〜４００％の変倍範囲に
おける変倍回路２０５の変倍率は次の通りである。すな
わち， ２５％〜 ５０％ → ５０％〜１００％ ５１％〜１９９％ → ５１％〜１９９％ ２００％〜４００％ → １０２％〜２００％ となる。したがって，変倍回路２０５における変倍率範
囲は５０％〜２００％となる。また，上記実施例では，
最終的な変倍率が縮小の場合であれば変倍回路２０５の
変倍率も縮小であり，最終倍率が拡大の場合であれば，
変倍回路２０５も拡大となっている。

【００７２】ところで，副走査方向の変倍回路２０５で
は１／２ページ分のメモリ容量を使って，その時間内に
副走査速度をさらに変更する必要がある。このためタイ
ミング制御の面で課題が生じる。以下，これについて説
明する。

【００７３】本実施例では，スキャナの最大読取サイズ
はＡ３であり，プリンタの最大プリントサイズも同様に
Ａ３である。プリンタは書込速度が常時一定で，スキャ
ナの等倍速度に等しい線速度で記録紙を搬送するように
なっている。すなわち，記録紙の先端とレーザの書込開
始位置とは，プリンタへのＦＧＡＴＥ信号によってタイ
ミングを合わせている。以下，（１）２５％〜５０％変
倍時，（２）５１％〜１００％変倍時，（３）１０１％
〜１９９％変倍時，（４）２００〜４００％変倍時それ
ぞれにおける副走査方向の各制御タイミングについて説
明する。

【００７４】（１）２５％〜５０％変倍時の制御タイミ
ング 図１６は，２５％〜５０％変倍時における副走査方向の
制御タイミングを示すタイミングチャートである。この
場合，スキャナ速度は２倍速度であり，等倍の半分の時
間でＡ３を読み取る。このとき読取ライン数は，等倍速
Ａ３の半分になるので，１／２ページ分のメモリに全デ
ータを格納することができる。メモリへの書き込みは，
変倍率に応じてライン単位に間引きながら書き込む。こ
のとき５０％時は間引きを実行せず，２５％時に半分を
間引く。メモリからの読み出しは，間引いて書かれたデ
ータを詰めて読み出すため，２５％時のメモリ読出時間
は，スキャナＦＧＡＴＥ信号の半分となる。そのため，
メモリ読出スタートは図１６に示すタイミング，すなわ
ち，メモリの書き込みが半分終了した時点以降にする必
要がある。

【００７５】（２）５１％〜１００％変倍時の制御タイ
ミング 図１７は，５１％〜１００％変倍時における副走査方向
の制御タイミングを示すタイミングチャートである。こ
の場合，スキャナ速度は等倍速度である。ここではスキ
ャナ読取期間にメモリへ変倍率に応じて間引きながら書
き込みを実行する。しかし，メモリの容量が１／２ペー
ジであるので間引きを行わない１００％時は，後半のデ
ータがオーバーライトされることになる。このためオー
バーライトされる前にメモリ読み出しを実行する必要が
ある。

【００７６】また，間引いて書き込まれたデータを詰め
て読み出すために，例えば，最も間引きの多い５１％時
は最終データの書き込み以降に最終データを読み出す必
要があるので，読出スタートのタイミングをメモリが満
杯状態となる直前とする。すなわち，図１７に示すよう
に，変倍率に応じてメモリ読出スタートのタイミングを
変更し，最終データの書き込みと読み出しとを一致させ
た位置から，変倍分のデータライン数だけ逆上った位置
から読み出しを開始するように制御する。このときプリ
ンタのＦＧＡＴＥ信号は，メモリ読み出しタイミングと
一致する。

【００７７】（３）１０１％〜１９９％変倍時の制御タ
イミング 図１８は，１０１％〜１９９％変倍時における副走査方
向の制御タイミングを示すタイミングチャートである。
この場合，スキャナ速度は等倍速度である。スキャナの
読取サイズは，倍率１００％ではＡ３サイズを最大とす
るが，拡大動作では拡大後のプリンタ書込サイズが最大
Ａ３であることから，スキャナ読取サイズはそれに準じ
て小さくなる。なお，倍率２００％ではＡ３サイズの半
分がスキャナ読取サイズとなる。読み取ったデータライ
ンはすべてメモリに書き込む。また，書き込んだデータ
を読み出す際には，変倍率に応じて以下のようにして速
度を落とす。

【００７８】すなわち，速度を落とす方法としては，ラ
イン単位の動作を実行中に，そのライン期間にメモリか
らの読み出しを行うか否かを切り換える。２００％では
２ラインに１回読み出しを実行することで，書込時間の
２倍の時間をかけて全データを読み出す。また，１００
％では読出速度を落とさずに，書き込んだ速度と同じ速
度で読み出してプリンタに出力する。

【００７９】（４）２００％〜４００％変倍時の制御タ
イミング 図１９は，２００％〜４００％変倍時における副走査方
向の制御タイミングを示すタイミングチャートである。
この場合，スキャナ速度は１／２速度である。スキャナ
の読取サイズは，プリンタの書込サイズが最大Ａ３であ
ることから，変倍後のデータがＡ３になるサイズを最大
読取サイズとする。２００％ではＡ３の半分，４００％
ではＡ３の１／４となる。そして，読み取ったデータ
は，全ラインをメモリに書き込む。また，メモリの読み
出しは，変倍率に応じ前述と同様にして読出速度を落し
て実行する。このようにスキャナ速度を落とすことで，
変倍用のメモリ動作としては１０１％〜１９９時と同じ
になる。

【００８０】このように，メモリ部３０１の制御は，回
路上における変倍が縮小であればメモリ部３０１への書
き込みを間引きによって実行する。一方，回路上におけ
る変倍が拡大であればメモリ部３０１からの読出速度を
低下させる制御を実行する。なお，この制御は，既に図
９および図１０に示したタイミングに基づいて実行され
る。

【００８１】また，図１６のタイミングチャートにおい
て，変倍率の範囲が２５％以下であっても書き込みの間
引きには制限がなく，０％は画像を出力せず，０％を超
えたときには縮小率に制限がなくなる。

【００８２】また，図１８のタイミングチャートにおい
ては，スキャナ速度を等倍のままの状態で，４００％ま
での変倍率に対応することが可能である。これはスキャ
ナの読取サイズが２００％時のさらに半分になり，その
範囲はメモリにすべて収まり，読出速度が遅くなりすぎ
ても，メモリ内のデータがオーバーライトされることが
ないためである。このため，図１８および図１９におい
ても拡大率の上限がなくなる。

【００８３】ただし，プリンタの書込サイズがＡ３より
大きくなっ場合，上記制約がなくなると，図１８では２
００％未満，図１９では４００％未満という制限が加わ
る。また，図１８，図１９においてメモリ容量が１ライ
ンの余裕もなく，ちょうど１／２ページであれば，それ
ぞれ２００％，４００％は実現できない。しかし，１ラ
イン分の余裕がある場合には２００％，４００％がプリ
ンタのサイズ制限を受けずに実現することができる。

【００８４】次に，補間演算係数についてさらに詳述す
る。本実施例では，第１の方法として図７で示したよう
に，仮想サンプリング点を中心として，その周囲１６画
素を使った三次関数コンポリューション法と呼ばれる方
式を採用している。この方式は，補間関数あるいは標本
化関数とも呼ばれているｓｉｎｃ関数（＝ｓｉｎ（π
ｘ）／πｘ）を近似したものとして下記式によって与え
られる。

【００８５】すなわち， ｈ（ｘ）＝１−２｜ｘ｜² ＋｜ｘ｜³ （０≦｜ｘ｜≦１） ＝４−８｜ｘ｜＋５｜ｘ｜² −｜ｘ｜³ （１≦｜ｘ｜≦２） ＝０ により与えられる。

【００８６】なお，上記においてｘは，仮想サンプリン
グ点から周囲１６画素の各位置までの距離を表す。ま
た，補間係数は，仮想サンプリング点６４箇所に対して
一義的に決まる。したがって，本実施例では，上式に基
づいてあらかじめ計算した値をＲＡＭ１５０１，１５０
２に格納しておく。

【００８７】また，上記三次関数コンポリューション法
に代わる他の方式として，簡易的な補間方法を用いても
よい。例えば，図７において，仮想サンプリング点がＤ
２２，Ｄ２３，Ｄ３２，Ｄ３３のうち最も近いものを選
び，それに置き換える方法，あるいは，周囲４画素のみ
を用い，距離の比で４画素に係数をかけて積和演算する
方法もある。この場合，フィルタのためのマトリクス形
式が２×２画素でよく，しかも係数も４つですむために
ハードウェア構成が簡素となる利点がある。

【００８８】次に，副走査方向の変倍制御データと回路
構成との関係について説明する。なお，この場合，基本
的には，前述の主走査方向の画素を副走査方向のライン
と置き換えて考えればよい。以下，副走査方向の縮小処
理と拡大処理とに分けて説明する。

【００８９】（副走査方向の縮小処理）制御数列Ａｍ
は，原データｍライン目とｍ＋１ライン目との間に変倍
後のサンプリングラインが存在するか否かを表す。これ
は回路上においてメモリ部３０１の書込制御信号ＷＥＮ
に影響する。図９の４ライン目に示すように，４ライン
目と５ライン目との間に仮想サンプリングラインが存在
しない場合は，メモリ部３０１への書き込みをそのライ
ンすべてで行わない。また，ＲＡＭ１５０２からライン
毎にデータを読み出し，ＡｍデータはＷＥＮの制御，Ｂ
ｍデータはｒｙとして補間係数を選定するために用い
る。

【００９０】（副走査方向の拡大処理）制御数列Ａｉ
は，変倍後のサンプリング位置が原データのｉ−１ライ
ンとｉラインとの間から次へ移動するか否かを表す。こ
れは回路上においてメモリ部３０１の読出制御信号ＲＥ
Ｎに影響する。Ａｉ＝１の場合，次への移動があり，メ
モリ部３０１からの読み出しを実行する。一方，Ａｉ＝
０の場合，図１０に示すように，２ライン目に続くライ
ン動作期間に，そのラインのメモリ部３０１からの読み
出しを休止し，その次にＡｉが１になったときに読み出
しを再開する。

【００９１】読み出しを実行しないラインの動作のとき
は，ＦＩＦＯ（１）４０１〜ＦＩＦＯ（４）４０４のＷ
ＥＮをディスエーブル状態にし，前ラインと同じデータ
をＦＩＦＯから読み出すようにする必要もあるので，Ａ
ｉデータはメモリ部３０１のＲＥＮだけでなく，ＦＩＦ
Ｏ（１）４０１〜ＦＩＦＯ（４）４０４のＷＥＮの制御
にも使用される。なお，Ｂｉデータについては，副走査
方向の縮小処理におけるＢｍと同じである。

【００９２】ところで，本実施例では，メモリ部３０１
を最大読取サイズの半分のデータを格納可能なメモリ容
量としたが，図１６〜図１９において，読出対象のデー
タがオーバーライトされないタイミングで制御すること
で，スキャナ速度と倍率とを決めればメモリ容量は１／
２に限定されず，これよりも小さくすることもでき，さ
らに経済性を向上させることができる。

【００９３】また，図１５に示した補間係数選択部１５
０４をＲＯＭあるいはレジスタ等で構成する。この場
合，各係数毎に１つのＲＯＭあるいはレジスタ群を用い
る。本実施例ではｒｘ，ｒｙが８点ずつあるので６４バ
イトのＲＯＭあるいはレジスタ群となる。ただし，レジ
スタ群とする場合，副走査方向の位置ｒｙは，そのライ
ン内で固定されているので，ライン動作開始前にＣＰＵ
がレジスタ群にダウンロードする構成にすることで各係
数８個のレジスタ群で実現することができる。

【００９４】さらに，本実施例では，積和演算部を１つ
用意して係数を選択する方式を採っているが，複数の積
和演算を並行して実行し，係数毎の演算結果を選択する
方式であってもよい。

【００９５】ところで，既に述べたように，従来のデジ
タル複写機の副走査方向の変倍は，スキャナの移動速度
を精度高く，かつ，細かいステップで，広範囲に渡って
制御することで実現していた。したがって，広範囲の速
度に対応して，安定した動作を行うためにスキャナモー
タ自体を高性能にしたり，それに加えてモータドライバ
や制御プログラム等に大きな負担がかかる場合が多かっ
た。

【００９６】このような従来の問題点に対し，上記実施
例をたとえばデジタル複写機の画像読取装置に適用する
ことにより，以下の如く効果を奏する。第１に，スキャ
ナモータやその制御関連部分の負担を大幅に軽減するこ
とができる。換言すれば，読取画像データのすべてを格
納するような大容量のメモリを必要とせず，最低限のメ
モリとその関連する画像処理回路により，リアルタイム
で，高品質な変倍画像を得ることができる。

【００９７】第２に，本実施例では，主走査方向，副走
査方向の変倍制御データは，メモリの読み出し，書き込
みを制御するためデータと，補間係数を選択するための
データとで構成し，メモリ制御データは縮小処理時はメ
モリの書き込みを制御し，拡大処理時はメモリの読み出
しを制御するためのデータしている。このように拡大時
と縮小時におけるメモリの制御方法を変更するだけで共
通の回路構成で変倍処理を高精度の変倍処理を実行する
ことができる。

【００９８】また，変倍後の仮想サンプリング位置を数
列として求め，その整数部の意味と小数部の意味とを切
りわけ，回路の動作と直接かかわるようなデータ構造と
することにより，簡単で，かつ，汎用的な回路構成とす
ることができる。さらに，回路を全く変更することな
く，１％ステップ刻みであろうと，０．１％ステップ刻
みであろうと，制御データの求め方だけで変更すること
ができる。すなわち，サンプリング位置の繰り返しをい
くつにするかによって決まる。

【００９９】第３に，変倍制御部３０２は，第２の副走
査方向の倍率が縮小の場合に，補間処理部３０３→メモ
リ部３０１の順で処理し，第２の副走査方向の倍率が拡
大の場合に，メモリ部３０１→補間処理部３０３の順で
処理するため，共通の回路構成を用いて変倍処理を高精
度の変倍処理を実行することができる。しかも，画像デ
ータの経路切り換えのみで，２通りの処理手順となり，
補間回路を２つ必要としない経済的が効果もある。

【０１００】

【発明の効果】以上説明したように，本発明に係る画像
形成装置（請求項１）によれば，速度制御手段による段
階的な速度の切り換えを，少ないステップ数の読取速度
にして副走査方向の変倍を実行する。さらに，この速度
制御手段における副走査変倍率から第２の副走査変倍率
を求め，画像データ記憶手段の読み出し／書き込みのタ
イミングを制御して副走査変倍を実行するため，スキャ
ナ移動速度を広範囲に渡って細かいステップに設定する
する必要がなくなり，かつ，必要最小原のメモリ容量で
済むので，モータやその制御回路，および画像メモリ等
の低価格化を図ることができると共に，高品位な変倍処
理をリアルタイムで実現することができる。

【０１０１】また，本発明に係る画像読取装置（請求項
２）によれば，主走査方向と副走査方向の変倍制御デー
タを，画像データ記憶手段の読み出し／書き込みを制御
するためのデータと，補間係数を選択するためのデータ
で構成，すなわち，速度変換のための制御データと，入
力画像データと仮想サンプリング位置との位置差を示す
データとからなる仮想サンプリング位置に関するデータ
で構成し，メモリ制御データは，縮小時に画像データ記
憶手段の書き込みを制御し，拡大時に画像データ記憶手
段の読み出しを制御するため，回路の動作と直接かかわ
るようなデータ構造となり，回路構成の簡略化および汎
用性を向上させることができる。

【０１０２】また，本発明に係る画像読取装置（請求項
３）によれば，副走査方向の縮小時と拡大時とで，補間
処理手段と画像データ記憶手段によるデータの処理順序
を変えて制御する。すなわち，副走査縮小時は，入力さ
れた画像データを補間処理手段で補間処理し，次に，画
像データ記憶手段の処理を実行させ，副走査拡大時は，
入力された画像データを画像データ記憶手段で処理し，
次に，補間処理手段で補間処理を実行させるため，共通
の回路構成で縮小／拡大処理を経済的に実現することが
できる。

【０１０３】また，本発明に係る画像読取装置（請求項
４）によれば，速度制御手段による読取走査速度は，等
倍速度，２倍速度，１／２倍速度の３通りに設定して，
スキャナモータのステップ数を最小限にして副走査方向
の変倍を行い，他の変倍を変倍制御手段により制御して
行うため，広範囲の変倍率に対応させることができる。

【０１０４】また，本発明に係る画像読取装置（請求項
５）によれば，補間処理手段による補間処理を，仮想サ
ンプリング点を中心とした周囲画素を用いた補間関数，
あるいは前記仮想サンプリング点を中心とする周囲画素
の最も近い画素に置換する，あるいは前記仮想サンプリ
ング点と周囲４画素のみを用い，距離の比で４画素に係
数をかけて積和演算するため，比較的少ないハードウェ
アで変倍データの補間処理を実現させることができる。

【図面の簡単な説明】

【図１】本発明が適用されているレーザプリンタと原稿
読取装置から構成されているデジタル複写機を示す説明
図である。

【図２】本実施例に係る画像読取装置の構成を示すブロ
ック図である。

【図３】本実施例に係る変倍回路の構成を示すブロック
図である。

【図４】本実施例に係る補間処理部の構成を示すブロッ
ク図である。

【図５】本実施例に係る補間演算部の２次元のマトリク
ス構成を示すブロック図である。

【図６】本実施例に係る補間演算部のフィルタ演算部を
示す説明図である。

【図７】本実施例に係るサンプリング画素および仮想サ
ンプリング点を示す説明図である。

【図８】本実施例に係るメモリ部の構成を示すブロック
図である。

【図９】本実施例に係るメモリ部の書込タイミングを示
すタイミングチャートである。

【図１０】本実施例に係るメモリ部の読出タイミングを
示すタイミングチャートである。

【図１１】本実施例に係るＦＩＦＯの内部構成を示すブ
ロック図である。

【図１２】本実施例に係るＦＩＦＯの１ラインディレイ
時における動作を示すタイミングチャートである。

【図１３】本実施例に係るＦＩＦＯ（４）の拡大時にお
ける動作を示すタイミングチャートである。

【図１４】本実施例に係るＦＩＦＯ（５）の縮小時にお
ける動作を示すタイミングチャートである。

【図１５】本実施例に係る変倍制御部の内部構成を示す
ブロック図である。

【図１６】本実施例に係る２５％〜５０％変倍時におけ
る副走査方向の制御タイミングを示すタイミングチャー
トである。

【図１７】本実施例に係る５１％〜１００％変倍時にお
ける副走査方向の制御タイミングを示すタイミングチャ
ートである。

【図１８】本実施例に係る１０１％〜１９９％変倍時に
おける副走査方向の制御タイミングを示すタイミングチ
ャートである。

【図１９】本実施例に係る２００％〜４００％変倍時に
おける副走査方向の制御タイミングを示すタイミングチ
ャートである。

【符号の説明】

２０１ センサドライバ ２０２ 増幅器 ２０３ ＡＤ変換器 ２０４ シェーディ
ング補正回路 ２０５ 変倍回路 ２０６ フィルタ ２０７ γ補正回路 ２０８ 階調処理部 ２０９ ＬＤ制御部 ３０１ メモリ部 ３０２ 変倍制御部 ３０３ 補間処理部 ３０４ セレクタ ３０５ セレクタ ３０６ セレクタ ３１０ スキャナ制御回路

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 原稿画像を所定の移動速度で光学走査
   し，ライン毎に読み取った後，画像処理を行って画像出
   力用のデジタル画像データとして出力する画像読取装置
   において，読取最大サイズ分の画像データの一部を格納
   し，書き込み／読み出しがそれぞれ独立して行われる画
   像データ記憶手段と，最終変倍率に基づいて予め決めら
   れている複数の読取走査速度のいずれかを選択して第１
   の副走査変倍率として制御する速度制御手段と，前記画
   像データ記憶手段に格納した画像データに補間処理を加
   える補間処理手段と，前記速度制御手段に設定された第
   １の副走査変倍率と掛け合わせて前記最終変倍率となる
   第２の副走査変倍率を求め，前記画像データ記憶手段の
   書き込み／読み出し，および前記補間処理手段による補
   間処理を主走査および副走査方向の変倍率に適応させて
   制御する変倍制御手段とを具備することを特徴とする画
   像読取装置。
2. 【請求項２】 前記変倍制御手段は，前記画像データ記
   憶手段に対し縮小時に書き込みを制御するデータと拡大
   時に読み出しを制御するメモリ制御データ，および補間
   係数を選択するため制御データとを生成することを特徴
   とする請求項１記載の画像読取装置。
3. 【請求項３】 前記変倍制御手段は，副走査方向が縮小
   時の場合に，入力された画像データを前記補間処理手段
   で補間処理を実行させた後，前記画像データ記憶手段の
   処理を実行させ，副走査方向が拡大時の場合に，入力さ
   れた画像データを前記画像データ記憶手段で処理させた
   後，前記補間処理手段で補間処理を実行させることを特
   徴とする請求項１または２記載の画像読取装置。
4. 【請求項４】 前記速度制御手段による読取走査速度
   は，等倍速度，２倍速度，１／２倍速度の３通りに設定
   することを特徴とする請求項１記載の画像読取装置。
5. 【請求項５】 前記補間処理手段による補間処理とし
   て，仮想サンプリング点を中心とした周囲画素を用いた
   補間関数，あるいは前記仮想サンプリング点を中心とす
   る周囲画素の最も近い画素に置換する，あるいは前記仮
   想サンプリング点と周囲４画素との距離の比で該４画素
   に係数をかけて積和演算することを特徴とする請求項１
   記載の画像読取装置。