JP3266209B2 - ジグザグ・スキャン・アドレス生成方法および回路 - Google Patents
ジグザグ・スキャン・アドレス生成方法および回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、離散コサイン変換（Ｄ
ＣＴ）を用いた画像符号化方式で必要となるメモリから
ジグザグ順にデータを読み出し、また、メモリにジグザ
ク順に書き込むためのジグザク・スキャン・アドレス生
成方法および回路に関するものである。
ＣＴ）を用いた画像符号化方式で必要となるメモリから
ジグザグ順にデータを読み出し、また、メモリにジグザ
ク順に書き込むためのジグザク・スキャン・アドレス生
成方法および回路に関するものである。
【０００２】
【従来の技術】＜ジグザグ・スキャン・アドレス＞ＤＣ
Ｔを用いた画像符号化方式では、符号化時に低周波成分
から演算結果（ＤＣＴ係数）を取り出すためにメモリか
らジグザグ順にデータを読み出し、復号化時に同様にジ
グザグ順でメモリに書き込むことが行われる。これは、
ジグザグ・スキャンと呼ばれる。１次元アドレスを持つ
メモリに８×８画素のブロックを配置したときのアドレ
スを図１１に、ジグザグ・スキャンの順番を図１２に、
前記図１１のアドレスに配置された画素を前記図１２に
示す順番でスキャンするために生成すべきアドレスを図
１３に示す。
Ｔを用いた画像符号化方式では、符号化時に低周波成分
から演算結果（ＤＣＴ係数）を取り出すためにメモリか
らジグザグ順にデータを読み出し、復号化時に同様にジ
グザグ順でメモリに書き込むことが行われる。これは、
ジグザグ・スキャンと呼ばれる。１次元アドレスを持つ
メモリに８×８画素のブロックを配置したときのアドレ
スを図１１に、ジグザグ・スキャンの順番を図１２に、
前記図１１のアドレスに配置された画素を前記図１２に
示す順番でスキャンするために生成すべきアドレスを図
１３に示す。
【０００３】ジグザグ・スキャン・アドレスの前値に対
する差分を図１４に示す。差分は１，７，８，−７の４
値のみであり、さらに、その変化の順番はジグザグ順３
１までは１→７→８→−７、ジグザグ順３２からはその
逆の−７→８→７→１の２通りだけである。従って、こ
のアドレスの差分の変化の順番と差分が変化するときを
１、しないときを０として記憶しておくと、ジグザグ・
スキャン・アドレスの前値に対する差分を再構成するこ
とができる。前記図１４中に差分の変化を併記する。こ
の差分の変化の記憶に、双方向のデータ回転が可能な３
２ビットのリングシフトレジスタ３を用いたジグザグ・
スキャン・アドレス生成回路例を図１５に示す。
する差分を図１４に示す。差分は１，７，８，−７の４
値のみであり、さらに、その変化の順番はジグザグ順３
１までは１→７→８→−７、ジグザグ順３２からはその
逆の−７→８→７→１の２通りだけである。従って、こ
のアドレスの差分の変化の順番と差分が変化するときを
１、しないときを０として記憶しておくと、ジグザグ・
スキャン・アドレスの前値に対する差分を再構成するこ
とができる。前記図１４中に差分の変化を併記する。こ
の差分の変化の記憶に、双方向のデータ回転が可能な３
２ビットのリングシフトレジスタ３を用いたジグザグ・
スキャン・アドレス生成回路例を図１５に示す。
【０００４】図１５において、リセット状態でリングシ
フトレジスタ３は順方向回転であり、クロックに従い差
分の変化情報が１ビットづつ読み出される。２ビットの
アップ・ダウンカウンタと簡単な論理回路から構成され
るアドレス差分選択回路１は、この情報に基づき、ジグ
ザグ・スキャン・アドレスに加算されるべき差分値を選
択するセレクタ２を制御する。なお、ジグザグ・スキャ
ン・アドレスが２８または３５になったことをシフトレ
ジスタ逆転制御回路４で検出して、リングシフトレジス
タ３を順方向回転から逆方向回転へ変化させる。また、
５は加算器、６はアドレスポインタ（以下、ＡＰと称
す）。
フトレジスタ３は順方向回転であり、クロックに従い差
分の変化情報が１ビットづつ読み出される。２ビットの
アップ・ダウンカウンタと簡単な論理回路から構成され
るアドレス差分選択回路１は、この情報に基づき、ジグ
ザグ・スキャン・アドレスに加算されるべき差分値を選
択するセレクタ２を制御する。なお、ジグザグ・スキャ
ン・アドレスが２８または３５になったことをシフトレ
ジスタ逆転制御回路４で検出して、リングシフトレジス
タ３を順方向回転から逆方向回転へ変化させる。また、
５は加算器、６はアドレスポインタ（以下、ＡＰと称
す）。
【０００５】前記ジグザグ・スキャン・アドレス生成回
路は、メモリに対して１次元のアドレスを生成する場合
について述べた。一方、６ビットのアドレス０〜６３を
上位３ビットと下位３ビットに分け、下位３ビットをｘ
方向、上位３ビットをｙ方向の２次元アドレスと考える
こともできる。その場合、（差分ｙ，差分ｘ）として差
分も２次元で考えると、４つの差分１，７，８，−７
は、それぞれ（０，１），（１，−１），（１，０），
（−１，１）となり、差分ｙ，差分ｘとも１，０，−１
の３値しか取らない。従って、前記図１５において用い
た加算器５を上位３ビット用と下位３ビット用の２個の
アップ・ダウンカウンタに置き換えることができる。こ
の回路については、例えば、中川、石原、熊木、吉本著
「ＤＣＴ処理用ジグザグ・アドレス生成器の回路構
成」、１９９２、電子情報通信学会春季全国大会、Ｃ−
５８６に記載されている。
路は、メモリに対して１次元のアドレスを生成する場合
について述べた。一方、６ビットのアドレス０〜６３を
上位３ビットと下位３ビットに分け、下位３ビットをｘ
方向、上位３ビットをｙ方向の２次元アドレスと考える
こともできる。その場合、（差分ｙ，差分ｘ）として差
分も２次元で考えると、４つの差分１，７，８，−７
は、それぞれ（０，１），（１，−１），（１，０），
（−１，１）となり、差分ｙ，差分ｘとも１，０，−１
の３値しか取らない。従って、前記図１５において用い
た加算器５を上位３ビット用と下位３ビット用の２個の
アップ・ダウンカウンタに置き換えることができる。こ
の回路については、例えば、中川、石原、熊木、吉本著
「ＤＣＴ処理用ジグザグ・アドレス生成器の回路構
成」、１９９２、電子情報通信学会春季全国大会、Ｃ−
５８６に記載されている。
【０００６】以上、８×８画素ブロックをメモリの０番
地から配置した場合を示した。水平方向Ｘデータ、垂直
方向Ｙラインで構成された画像データを１次元メモリ上
に展開した場合の１次元アドレスと２次元アドレスの対
応を図１６に示す。第１ライン、第２ライン、第３ライ
ンと連続してデータを配置する。このように配置された
画像データに対して、（ａ，ｂ）の位置にあるデータを
始点として２n×２n画素ブロックに対してジグザグ・ス
キャンを行う場合、前記図１５に示したジグザグ・スキ
ャン・アドレス生成回路のリングシフトレジスタ３のビ
ット数は（２n×２n）／２ビット（ｎは整数）であり、
前記図１１に示したように、８×８画素ブロックをメモ
リの０番地から配置したとき、１，７，８，−７であっ
た４つの差分値は、１，（Ｘ−１），Ｘ，−（Ｘ−１）
となる。そして、０番地であったＡＰ６の初期アドレス
はｂＸ＋ａとなる。図１７に示す８×８画素ブロックに
対してジグザグ・スキャンを行う場合には、ＡＰ６の初
期アドレスは７８４、４つの差分値は、それぞれ１，４
７，４８，−４７となる。 ＜ブロック・スキャン・アドレス＞ 一方、画像符号化では、２n×２n画素ブロックに限ら
ず、水平方向ｃデータ、垂直方向ｄラインの矩形領域の
アドレスを図１８に示す順番で生成し、その後、次々と
隣の矩形領域のアドレスを生成することが頻繁に必要と
なる。これは、ブロック・スキャンと呼ばれる。ブロッ
ク・スキャンが可能なアドレス生成回路を図１９に示
す。図示したように、ＡＰ６と３個のディスプレースメ
ントレジスタ（以下、ＤＲと称す）１６，１７，１８
と、Ｘカウンタａ１０とＹカウンタａ１４をもつ。ま
た、８，１２，１９はセレクタ、９，１３はレジスタで
ある。ブロック・スキャン・アドレスを生成するとき、
ＤＲ１６には水平方向に隣接する画素間のアドレスの差
分をセットし、ＤＲ１７にはブロックの右端の画素から
１ライン上の左端の画素までのアドレスの差分をセット
し、ＤＲ１８にはブロックの最後の画素から次にスキャ
ンするブロックの最初の画素までのアドレスの差分をセ
ットする。Ｘカウンタａ１０はクロックに同期してカウ
ントダウンし、０となった次のクロックに同期して初期
値レジスタ７に保持されている初期値をロードする。Ｙ
カウンタａ１４はＸカウンタａ１０＝０となった次のク
ロックに同期してカウントダウンし、Ｘカウンタａ１０
＝Ｙカウンタａ１４＝０となった次のクロックに同期し
て初期値レジスタ１１に保持されている初期値をロード
する。ＡＰ６に保持されているアドレスには、クロック
に同期して次の規則によって選択されたディスプレース
メントレジスタの値が加算される。 Ｘカウンタａ１０≠０かつＹカウンタａ１４≠０→ＤＲ１６ Ｘカウンタａ１０＝０かつＹカウンタａ１４≠０→ＤＲ１７ Ｘカウンタａ１０＝０かつＹカウンタａ１４＝０→ＤＲ１８ 前記図１７に示したＸ＝４８データ、Ｙ＝４８ラインで
構成された画像データ中の（ａ，ｂ）＝（１６，１６）
の位置にあるデータを始点として、ｃ＝８データ、ｄ＝
８ラインの矩形領域のアドレスを生成する場合につい
て、前記図１９に示したブロック・スキャン・アドレス
生成回路の動作を図２０に示す。初期設定値は次の通り
である。 ＡＰ＝１６×４８＋１６＝７８４ ＤＲ１６＝１ ＤＲ１７＝４８−７＝４１ ＤＲ１８＝−７×４８＋１＝−３３５ Ｘカウンタａ＝７ Ｙカウンタａ＝７ なお、この従来技術の例では、ダウンカウンタを２個用
いたが、アップカウンタを２個用いることも可能であ
る。この回路については、例えば、南、山内、田代、鈴
木、笠井、高橋、遠藤、浜口著、「ビデオシグナルプロ
セッサ、ＩＤＳＰのデータフロー制御」、信学技報、Ｉ
ＣＤ９１−１２、ｐｐ２５−３２、１９９１に記載され
ている。なお、前記記載中、ｎは自然数、２ n は２のｎ
乗、ＸとＹは両方とも２のｎ乗以上の整数、ａとｂは両
方とも０以上（Ｘ−２ n ）、即ち（Ｘ−２のｎ乗）以下
の整数、ｃとｄは両方とも自然数である。
地から配置した場合を示した。水平方向Ｘデータ、垂直
方向Ｙラインで構成された画像データを１次元メモリ上
に展開した場合の１次元アドレスと２次元アドレスの対
応を図１６に示す。第１ライン、第２ライン、第３ライ
ンと連続してデータを配置する。このように配置された
画像データに対して、（ａ，ｂ）の位置にあるデータを
始点として２n×２n画素ブロックに対してジグザグ・ス
キャンを行う場合、前記図１５に示したジグザグ・スキ
ャン・アドレス生成回路のリングシフトレジスタ３のビ
ット数は（２n×２n）／２ビット（ｎは整数）であり、
前記図１１に示したように、８×８画素ブロックをメモ
リの０番地から配置したとき、１，７，８，−７であっ
た４つの差分値は、１，（Ｘ−１），Ｘ，−（Ｘ−１）
となる。そして、０番地であったＡＰ６の初期アドレス
はｂＸ＋ａとなる。図１７に示す８×８画素ブロックに
対してジグザグ・スキャンを行う場合には、ＡＰ６の初
期アドレスは７８４、４つの差分値は、それぞれ１，４
７，４８，−４７となる。 ＜ブロック・スキャン・アドレス＞ 一方、画像符号化では、２n×２n画素ブロックに限ら
ず、水平方向ｃデータ、垂直方向ｄラインの矩形領域の
アドレスを図１８に示す順番で生成し、その後、次々と
隣の矩形領域のアドレスを生成することが頻繁に必要と
なる。これは、ブロック・スキャンと呼ばれる。ブロッ
ク・スキャンが可能なアドレス生成回路を図１９に示
す。図示したように、ＡＰ６と３個のディスプレースメ
ントレジスタ（以下、ＤＲと称す）１６，１７，１８
と、Ｘカウンタａ１０とＹカウンタａ１４をもつ。ま
た、８，１２，１９はセレクタ、９，１３はレジスタで
ある。ブロック・スキャン・アドレスを生成するとき、
ＤＲ１６には水平方向に隣接する画素間のアドレスの差
分をセットし、ＤＲ１７にはブロックの右端の画素から
１ライン上の左端の画素までのアドレスの差分をセット
し、ＤＲ１８にはブロックの最後の画素から次にスキャ
ンするブロックの最初の画素までのアドレスの差分をセ
ットする。Ｘカウンタａ１０はクロックに同期してカウ
ントダウンし、０となった次のクロックに同期して初期
値レジスタ７に保持されている初期値をロードする。Ｙ
カウンタａ１４はＸカウンタａ１０＝０となった次のク
ロックに同期してカウントダウンし、Ｘカウンタａ１０
＝Ｙカウンタａ１４＝０となった次のクロックに同期し
て初期値レジスタ１１に保持されている初期値をロード
する。ＡＰ６に保持されているアドレスには、クロック
に同期して次の規則によって選択されたディスプレース
メントレジスタの値が加算される。 Ｘカウンタａ１０≠０かつＹカウンタａ１４≠０→ＤＲ１６ Ｘカウンタａ１０＝０かつＹカウンタａ１４≠０→ＤＲ１７ Ｘカウンタａ１０＝０かつＹカウンタａ１４＝０→ＤＲ１８ 前記図１７に示したＸ＝４８データ、Ｙ＝４８ラインで
構成された画像データ中の（ａ，ｂ）＝（１６，１６）
の位置にあるデータを始点として、ｃ＝８データ、ｄ＝
８ラインの矩形領域のアドレスを生成する場合につい
て、前記図１９に示したブロック・スキャン・アドレス
生成回路の動作を図２０に示す。初期設定値は次の通り
である。 ＡＰ＝１６×４８＋１６＝７８４ ＤＲ１６＝１ ＤＲ１７＝４８−７＝４１ ＤＲ１８＝−７×４８＋１＝−３３５ Ｘカウンタａ＝７ Ｙカウンタａ＝７ なお、この従来技術の例では、ダウンカウンタを２個用
いたが、アップカウンタを２個用いることも可能であ
る。この回路については、例えば、南、山内、田代、鈴
木、笠井、高橋、遠藤、浜口著、「ビデオシグナルプロ
セッサ、ＩＤＳＰのデータフロー制御」、信学技報、Ｉ
ＣＤ９１−１２、ｐｐ２５−３２、１９９１に記載され
ている。なお、前記記載中、ｎは自然数、２ n は２のｎ
乗、ＸとＹは両方とも２のｎ乗以上の整数、ａとｂは両
方とも０以上（Ｘ−２ n ）、即ち（Ｘ−２のｎ乗）以下
の整数、ｃとｄは両方とも自然数である。
【０００７】
【発明が解決しようとする課題】ところが、上記のよう
な従来技術の例においては、例えば８×８画素ブロック
について、ジグザグ・スキャン・アドレスの前値に対す
る差分を１，７，８，−７の４値から選択するための信
号を作成するために、図１５に示すように、差分の変化
記憶用の３２ビットのリングシフトレジスタ３が必要で
あった。しかし、これを一般化すると、２n ×２n 画素
ブロックに対してジグザグ・スキャンを行う場合、リン
グシフトレジスタ３のビット数は（２n ×２n ）／２ビ
ットとなり、ハード量が大きいという問題があった。
な従来技術の例においては、例えば８×８画素ブロック
について、ジグザグ・スキャン・アドレスの前値に対す
る差分を１，７，８，−７の４値から選択するための信
号を作成するために、図１５に示すように、差分の変化
記憶用の３２ビットのリングシフトレジスタ３が必要で
あった。しかし、これを一般化すると、２n ×２n 画素
ブロックに対してジグザグ・スキャンを行う場合、リン
グシフトレジスタ３のビット数は（２n ×２n ）／２ビ
ットとなり、ハード量が大きいという問題があった。
【０００８】また、画像符号化ではブロック・スキャン
・アドレスとジグザグ・スキャン・アドレスを生成する
必要があるが、前記図１５と図１９に示したように、加
算器５とＡＰ６は共用できるが、別個の制御回路が必要
となるという問題があった。
・アドレスとジグザグ・スキャン・アドレスを生成する
必要があるが、前記図１５と図１９に示したように、加
算器５とＡＰ６は共用できるが、別個の制御回路が必要
となるという問題があった。
【０００９】本発明は、上記の問題点を解決するために
なされたものであり、アップ・ダウンカウンタ１個とダ
ウンカウンタ１個、またはアップ・ダウンカウンタ１個
とアップカウンタ１個によりジグザグ・スキャン・アド
レスの前値に対する差分を選択するための制御回路を構
成することが可能なほか、ブロック・スキャン・アドレ
スを生成するための制御回路とジグザグ・スキャン・ア
ドレスを生成するための制御回路の共通化が可能なジグ
ザグ・スキャン・アドレス生成方法および回路を提供す
ることを目的とする。
なされたものであり、アップ・ダウンカウンタ１個とダ
ウンカウンタ１個、またはアップ・ダウンカウンタ１個
とアップカウンタ１個によりジグザグ・スキャン・アド
レスの前値に対する差分を選択するための制御回路を構
成することが可能なほか、ブロック・スキャン・アドレ
スを生成するための制御回路とジグザグ・スキャン・ア
ドレスを生成するための制御回路の共通化が可能なジグ
ザグ・スキャン・アドレス生成方法および回路を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明にかかるジグザグ
・スキャン・アドレス生成方法は、水平方向Ｘデータ、
垂直方向Ｙラインで構成された画像データの中の、
（ａ，ｂ）の位置にあるデータを始点として２n×２n画
素ブロックに対してジグザグ・スキャン・アドレスを生
成するとき、ジグザグ・スキャン・アドレスの前値に対
する差分をその変化の状態により−（Ｘ−１）で始まり
中間は−（Ｘ−１）が連続し１で終わるグループＡと、
（Ｘ−１）で始まり中間は（Ｘ−１）が連続しＸで終わ
るグループＢと、（Ｘ−１）で始まり中間は（Ｘ−１）
が連続し１で終わるグループＣと、−（Ｘ−１）で始ま
り中間は−（Ｘ−１）が連続しＸで終わるグループＤの
４グループに分類し、ジグザグ・スキャン・アドレス生
成開始時に出現する差分値１をグループＡ、そのグルー
プ内に含まれる差分の数を１と見なして、最初、グルー
プ内に含まれる差分の数を１から始めて２n −１ になる
まで１づつ増加させながらグループＡとＢを交互に出現
させる操作を行い、次に、グループ内に含まれる差分の
数が２nになるとグループＣを出現させ、その後はグル
ープ内に含まれる差分の数を１づつ減少させながらグル
ープＤとＣを交互に出現させる操作を行うことにより、
ジグザグ・スキャン・アドレスの前値に対する差分を得
るものである。但し、ｎは自然数、２ n は２のｎ乗、Ｘ
とＹは両方とも２のｎ乗以上の整数、ａとｂは両方とも
０以上（Ｘ−２ n ）、即ち（Ｘ−２のｎ乗）以下の整数
である。
・スキャン・アドレス生成方法は、水平方向Ｘデータ、
垂直方向Ｙラインで構成された画像データの中の、
（ａ，ｂ）の位置にあるデータを始点として２n×２n画
素ブロックに対してジグザグ・スキャン・アドレスを生
成するとき、ジグザグ・スキャン・アドレスの前値に対
する差分をその変化の状態により−（Ｘ−１）で始まり
中間は−（Ｘ−１）が連続し１で終わるグループＡと、
（Ｘ−１）で始まり中間は（Ｘ−１）が連続しＸで終わ
るグループＢと、（Ｘ−１）で始まり中間は（Ｘ−１）
が連続し１で終わるグループＣと、−（Ｘ−１）で始ま
り中間は−（Ｘ−１）が連続しＸで終わるグループＤの
４グループに分類し、ジグザグ・スキャン・アドレス生
成開始時に出現する差分値１をグループＡ、そのグルー
プ内に含まれる差分の数を１と見なして、最初、グルー
プ内に含まれる差分の数を１から始めて２n −１ になる
まで１づつ増加させながらグループＡとＢを交互に出現
させる操作を行い、次に、グループ内に含まれる差分の
数が２nになるとグループＣを出現させ、その後はグル
ープ内に含まれる差分の数を１づつ減少させながらグル
ープＤとＣを交互に出現させる操作を行うことにより、
ジグザグ・スキャン・アドレスの前値に対する差分を得
るものである。但し、ｎは自然数、２ n は２のｎ乗、Ｘ
とＹは両方とも２のｎ乗以上の整数、ａとｂは両方とも
０以上（Ｘ−２ n ）、即ち（Ｘ−２のｎ乗）以下の整数
である。
【００１１】また、ジグザグ・スキャン・アドレス生成
回路は、０から始まり１づつ増加し、２n −１に達した
後、１つづ減少し、０に戻るｎビットのアップ・ダウン
カウンタと、カウントダウンして０になると、このアッ
プ・ダウンカウンタと同じ値をロードするダウンカウン
タ、またはカウントアップして、前記アップ・ダウンカ
ウンタと同じ値になるとリセットされ、０に戻るアップ
カウンタを備え、前記アップ・ダウンカウンタがアップ
モードであるとき、前記アップ・ダウンカウンタのＬＳ
ＢによりグループＡとＢを識別し、前記アップ・ダウン
カウンタがダウンモードであるとき、前記アップ・ダウ
ンカウンタのＬＳＢによりグループＣとＤを識別すもの
である。なお、ＬＳＢは、Ｌｅａｓｔ Ｓｉｇｎｉｆｉ
ｃａｎｔＢｉｔの頭文字であり、２進数で表した数字の
最下位ビットを意味する技術用語である。
回路は、０から始まり１づつ増加し、２n −１に達した
後、１つづ減少し、０に戻るｎビットのアップ・ダウン
カウンタと、カウントダウンして０になると、このアッ
プ・ダウンカウンタと同じ値をロードするダウンカウン
タ、またはカウントアップして、前記アップ・ダウンカ
ウンタと同じ値になるとリセットされ、０に戻るアップ
カウンタを備え、前記アップ・ダウンカウンタがアップ
モードであるとき、前記アップ・ダウンカウンタのＬＳ
ＢによりグループＡとＢを識別し、前記アップ・ダウン
カウンタがダウンモードであるとき、前記アップ・ダウ
ンカウンタのＬＳＢによりグループＣとＤを識別すもの
である。なお、ＬＳＢは、Ｌｅａｓｔ Ｓｉｇｎｉｆｉ
ｃａｎｔＢｉｔの頭文字であり、２進数で表した数字の
最下位ビットを意味する技術用語である。
【００１２】さらに、２入力ＥＸ．ＯＲ（エクスクルー
シブオア）ゲートの第１の入力にアップカウンタの出
力、第２の入力に１を入力することによりアップカウン
タの出力の各ビットを反転し、等価的にダウンカウンタ
として使用すること、または２入力ＥＸ．ＯＲゲートの
第１の入力にダウンカウンタの出力を、第２の入力に１
を入力することによりダウンカウンタの出力の各ビット
を反転し、等価的にアップカウンタとして使用すること
により、上記アップ・ダウンカウンタの代りにアップカ
ウンタまたはダウンカウンタを用いることを特徴とす
る。
シブオア）ゲートの第１の入力にアップカウンタの出
力、第２の入力に１を入力することによりアップカウン
タの出力の各ビットを反転し、等価的にダウンカウンタ
として使用すること、または２入力ＥＸ．ＯＲゲートの
第１の入力にダウンカウンタの出力を、第２の入力に１
を入力することによりダウンカウンタの出力の各ビット
を反転し、等価的にアップカウンタとして使用すること
により、上記アップ・ダウンカウンタの代りにアップカ
ウンタまたはダウンカウンタを用いることを特徴とす
る。
【００１３】
【作用】本発明によれば、従来技術の例においては、２
n ×２n 画素ブロックに対してジグザグ・スキャンを行
う場合、ジグザグ・スキャン・アドレスの前値に対する
差分を選択するための制御回路に（２n ×２n ）／２ビ
ットのリングシフトレジスタが必要であったのに対し、
１個のｎビットのアップ・ダウンカウンタと１個のｎビ
ットのアップカウンタ、または１個のｎビットのアップ
・ダウンカウンタと１個のｎビットのダウンカウンタ、
または２個のｎビットのアップカウンタまたは２個のｎ
ビットのダウンカウンタにより、差分を選択するための
信号を作成する回路を構成できる。
n ×２n 画素ブロックに対してジグザグ・スキャンを行
う場合、ジグザグ・スキャン・アドレスの前値に対する
差分を選択するための制御回路に（２n ×２n ）／２ビ
ットのリングシフトレジスタが必要であったのに対し、
１個のｎビットのアップ・ダウンカウンタと１個のｎビ
ットのアップカウンタ、または１個のｎビットのアップ
・ダウンカウンタと１個のｎビットのダウンカウンタ、
または２個のｎビットのアップカウンタまたは２個のｎ
ビットのダウンカウンタにより、差分を選択するための
信号を作成する回路を構成できる。
【００１４】また、２個のｎビットのアップカウンタま
たは２個のｎビットのダウンカウンタを用いた構成は、
２n ×２n 画素ブロックに対してブロック・スキャン・
アドレスを生成する回路と同一であり、わずかな論理の
追加により同一の回路でブロック・スキャン・アドレス
とジグザグ・スキャン・アドレスを生成できる。
たは２個のｎビットのダウンカウンタを用いた構成は、
２n ×２n 画素ブロックに対してブロック・スキャン・
アドレスを生成する回路と同一であり、わずかな論理の
追加により同一の回路でブロック・スキャン・アドレス
とジグザグ・スキャン・アドレスを生成できる。
【００１５】
図１は８×８画素ブロックに対する本発明のジグザグ・
スキャン・アドレス生成回路の一実施例の構成を示すブ
ロック図である。本図において、図１９と同一符号は同
一のものを示す。ジグザグ・スキャン・アドレスの前値
に対する差分の選択制御を行うジグザグ・スキャン・ア
ドレス生成制御回路２４は、３ビットのダウンカウンタ
であるＸカウンタａ１０と、３ビットのアップ・ダウン
カウンタであるＹカウンタｂ２１と、Ｙカウンタｂ２１
＝６を検出する比較器２３と、前記比較器２３が一致を
出力しているとき前記Ｘカウンタａ１０＝０となった次
のクロックの立ち上がりに同期してセットされるＣＲ
（コントロールレジスタ）２２で構成される。なお、前
記Ｙカウンタｂ２１は、前記Ｘカウンタａ１０＝０とな
った次のクロックの立ち上がりに同期して、ＣＲ２２が
０のときアップカウント、１のときダウンカウントし、
そのとき同時にＸカウンタａ１０はＹカウンタｂ２１と
同じ値をロードする。
スキャン・アドレス生成回路の一実施例の構成を示すブ
ロック図である。本図において、図１９と同一符号は同
一のものを示す。ジグザグ・スキャン・アドレスの前値
に対する差分の選択制御を行うジグザグ・スキャン・ア
ドレス生成制御回路２４は、３ビットのダウンカウンタ
であるＸカウンタａ１０と、３ビットのアップ・ダウン
カウンタであるＹカウンタｂ２１と、Ｙカウンタｂ２１
＝６を検出する比較器２３と、前記比較器２３が一致を
出力しているとき前記Ｘカウンタａ１０＝０となった次
のクロックの立ち上がりに同期してセットされるＣＲ
（コントロールレジスタ）２２で構成される。なお、前
記Ｙカウンタｂ２１は、前記Ｘカウンタａ１０＝０とな
った次のクロックの立ち上がりに同期して、ＣＲ２２が
０のときアップカウント、１のときダウンカウントし、
そのとき同時にＸカウンタａ１０はＹカウンタｂ２１と
同じ値をロードする。
【００１６】初期状態をＸカウンタａ１０＝０、Ｙカウ
ンタｂ２１＝０、ＣＲ２２＝０として、前記ジグザグ・
スキャン・アドレス生成制御回路２４を動作させた場合
の動作を図３に示す。このとき、前記アップ・ダウンカ
ウンタであるＹカウンタｂ２１がアップモードであると
き、前記Ｙカウンタｂ２１のＬＳＢによりグループＡと
Ｂを識別し、前記Ｙカウンタｂ２１がダウンモードであ
るとき、前記Ｙカウンタｂ２１のＬＳＢによりグループ
ＣとＤを識別でき、また、Ｘカウンタａ１０は各グルー
プの長さをダウンカウントするので、Ｘカウンタａ１０
＝０で個々のグループの終りを識別できる。従って、図
４に示す論理により、ジグザグ・スキャン・アドレスの
前値に対する差分を選択できる。
ンタｂ２１＝０、ＣＲ２２＝０として、前記ジグザグ・
スキャン・アドレス生成制御回路２４を動作させた場合
の動作を図３に示す。このとき、前記アップ・ダウンカ
ウンタであるＹカウンタｂ２１がアップモードであると
き、前記Ｙカウンタｂ２１のＬＳＢによりグループＡと
Ｂを識別し、前記Ｙカウンタｂ２１がダウンモードであ
るとき、前記Ｙカウンタｂ２１のＬＳＢによりグループ
ＣとＤを識別でき、また、Ｘカウンタａ１０は各グルー
プの長さをダウンカウントするので、Ｘカウンタａ１０
＝０で個々のグループの終りを識別できる。従って、図
４に示す論理により、ジグザグ・スキャン・アドレスの
前値に対する差分を選択できる。
【００１７】ここで、本実施例は、８×８画素ブロック
を水平方向Ｘ＝８画素、垂直方向Ｙ＝８ラインの画像デ
ータとして１次元メモリ上に配置した場合について記述
したが、これを前記図１６に示したように、水平方向Ｘ
データ、垂直方向Ｙラインの画像データ中における２n
×２n 画素ブロックをジグザグ・スキャンする場合に拡
張することは容易である。 〔実施例２〕図５は本発明のジグザグ・スキャン・アド
レス生成回路の第２の実施例を示すブロック図である。
この実施例も８×８画素ブロックを対象としている。ジ
グザグ・スキャン・アドレスの前値に対する差分の選択
制御を行うジグザグ・スキャン・アドレス生成制御回路
２７は、それぞれ３ビットのダウンカウンタであるＸカ
ウンタａ１０と、Ｙカウンタａ１４と、前記Ｘカウンタ
ａ１０＝Ｙカウンタａ１４＝０となった次のクロックの
立ち上がりに同期して繰り返しセット／リセットされる
ＣＲ２６と、前記Ｙカウンタａ１４の出力の個々のビッ
トを前記ＣＲ２６＝１のとき反転する３ビットのＥＸ．
ＯＸゲート２５で構成される。なお、前記Ｙカウンタａ
１４は、前記Ｘカウンタａ１０＝０となった次のクロッ
クの立ち上がりに同期してダウンカウントし、そのとき
同時にＸカウンタａ１０＝０は前記ＣＲ２６＝１のとき
Ｙカウンタａ１４の出力の個々のビットを反転した値、
ＣＲ２６＝０のときＹカウンタａ１４の出力そのものを
ロードする。この構成により、Ｙカウンタａ１４と、Ｃ
Ｒ２６と、ＥＸ．ＯＲゲート２５の組合わせはＥＸ．Ｏ
Ｒゲート２５の出力を見ると、ＣＲ２６＝１のときアッ
プカウンタ、ＣＲ２６＝０のときダウンカウンタとして
動作する。
を水平方向Ｘ＝８画素、垂直方向Ｙ＝８ラインの画像デ
ータとして１次元メモリ上に配置した場合について記述
したが、これを前記図１６に示したように、水平方向Ｘ
データ、垂直方向Ｙラインの画像データ中における２n
×２n 画素ブロックをジグザグ・スキャンする場合に拡
張することは容易である。 〔実施例２〕図５は本発明のジグザグ・スキャン・アド
レス生成回路の第２の実施例を示すブロック図である。
この実施例も８×８画素ブロックを対象としている。ジ
グザグ・スキャン・アドレスの前値に対する差分の選択
制御を行うジグザグ・スキャン・アドレス生成制御回路
２７は、それぞれ３ビットのダウンカウンタであるＸカ
ウンタａ１０と、Ｙカウンタａ１４と、前記Ｘカウンタ
ａ１０＝Ｙカウンタａ１４＝０となった次のクロックの
立ち上がりに同期して繰り返しセット／リセットされる
ＣＲ２６と、前記Ｙカウンタａ１４の出力の個々のビッ
トを前記ＣＲ２６＝１のとき反転する３ビットのＥＸ．
ＯＸゲート２５で構成される。なお、前記Ｙカウンタａ
１４は、前記Ｘカウンタａ１０＝０となった次のクロッ
クの立ち上がりに同期してダウンカウントし、そのとき
同時にＸカウンタａ１０＝０は前記ＣＲ２６＝１のとき
Ｙカウンタａ１４の出力の個々のビットを反転した値、
ＣＲ２６＝０のときＹカウンタａ１４の出力そのものを
ロードする。この構成により、Ｙカウンタａ１４と、Ｃ
Ｒ２６と、ＥＸ．ＯＲゲート２５の組合わせはＥＸ．Ｏ
Ｒゲート２５の出力を見ると、ＣＲ２６＝１のときアッ
プカウンタ、ＣＲ２６＝０のときダウンカウンタとして
動作する。
【００１８】初期状態をＸカウンタａ１０＝０、Ｙカウ
ンタａ１４＝６、ＣＲ２６＝１として前記ジグザグ・ス
キャン・アドレス生成制御回路２７を動作させた場合の
動作を図６に示す。このとき、前記アップ・ダウンカウ
ンタであるＹカウンタａ１４がアップモードであると
き、前記Ｙカウンタａ１４のＬＳＢによりグループＡと
Ｂを識別し、前記Ｙカウンタａ１４がダウンモードであ
るとき、前記Ｙカウンタａ１４のＬＳＢによりグループ
ＣとＤを識別でき、また、Ｘカウンタａ１０は各グルー
プの長さをダウンカウントするので、Ｘカウンタａ１０
＝０で個々のグループの終わりを識別できる。従って、
図７に示す論理によりジグザグ・スキャン・アドレスの
前値に対する差分を選択できる。
ンタａ１４＝６、ＣＲ２６＝１として前記ジグザグ・ス
キャン・アドレス生成制御回路２７を動作させた場合の
動作を図６に示す。このとき、前記アップ・ダウンカウ
ンタであるＹカウンタａ１４がアップモードであると
き、前記Ｙカウンタａ１４のＬＳＢによりグループＡと
Ｂを識別し、前記Ｙカウンタａ１４がダウンモードであ
るとき、前記Ｙカウンタａ１４のＬＳＢによりグループ
ＣとＤを識別でき、また、Ｘカウンタａ１０は各グルー
プの長さをダウンカウントするので、Ｘカウンタａ１０
＝０で個々のグループの終わりを識別できる。従って、
図７に示す論理によりジグザグ・スキャン・アドレスの
前値に対する差分を選択できる。
【００１９】ここで、本実施例は８×８画素ブロックを
水平方向Ｘ＝８画素、垂直方向Ｙ＝８ラインの画像デー
タとして１次元メモリ上に配置した場合について記述し
たが、これを前記図１６に示したように、水平方向Ｘデ
ータ、垂直方向Ｙラインの画像データ中における、２ n
×２ n 画素ブロックをジグザグ・スキャンする場合に拡
張することは容易である。 〔実施例３〕 また、図８は本発明のジグザグ・スキャン・アドレス生
成回路の第３の実施例の構成を示すブロック図である。
この実施例も８×８画素ブロックを対象としている。ジ
グザグ・スキャン・アドレス生成制御回路３６は、それ
ぞれ３ビットのアップカウンタであるＸカウンタｂ３０
と、Ｙカウンタｃ３３と、前記Ｘカウンタｂ３０＝Ｙカ
ウンタｃ３３＝６となった次のクロックの立ち上がりに
同期してセットされ、前記Ｘカウンタｂ３０＝１、Ｙカ
ウンタｃ３３＝６となった次のクロックの立ち上がりに
同期してリセットされるＣＲ（コントロールレジスタ）
３５と、前記ＹカウンタＣ３３の出力の個々のビットを
前記ＣＲ３５＝１のとき反転する３ビットのＥＸ．ＯＲ
ゲート３４で構成される。なお、前記Ｙカウンタｃ３３
は、前記ＣＲ３５＝０のとき前記Ｘカウンタｂ３０＝Ｙ
カウンタｃ３３となった次のクロックの立ち上がりに同
期してアップカウントし、前記ＣＲ３５＝１のとき前記
Ｘカウンタｂ３０＝（Ｙカウンタｃ３３の個々のビット
を反転した値）となった次のクロックの立ち上がりに同
期してダウンカウントし、そのとき同時にＸカウンタｂ
３０は０をロードする。この構成により、Ｙカウンタｃ
３３と、ＣＲ３５と、ＥＸ．ＯＲゲート３４の組合わせ
はＣＲ３５＝０のときアップカウンタ、ＣＲ３５＝１の
ときダウンカウンタとして動作する。
水平方向Ｘ＝８画素、垂直方向Ｙ＝８ラインの画像デー
タとして１次元メモリ上に配置した場合について記述し
たが、これを前記図１６に示したように、水平方向Ｘデ
ータ、垂直方向Ｙラインの画像データ中における、２ n
×２ n 画素ブロックをジグザグ・スキャンする場合に拡
張することは容易である。 〔実施例３〕 また、図８は本発明のジグザグ・スキャン・アドレス生
成回路の第３の実施例の構成を示すブロック図である。
この実施例も８×８画素ブロックを対象としている。ジ
グザグ・スキャン・アドレス生成制御回路３６は、それ
ぞれ３ビットのアップカウンタであるＸカウンタｂ３０
と、Ｙカウンタｃ３３と、前記Ｘカウンタｂ３０＝Ｙカ
ウンタｃ３３＝６となった次のクロックの立ち上がりに
同期してセットされ、前記Ｘカウンタｂ３０＝１、Ｙカ
ウンタｃ３３＝６となった次のクロックの立ち上がりに
同期してリセットされるＣＲ（コントロールレジスタ）
３５と、前記ＹカウンタＣ３３の出力の個々のビットを
前記ＣＲ３５＝１のとき反転する３ビットのＥＸ．ＯＲ
ゲート３４で構成される。なお、前記Ｙカウンタｃ３３
は、前記ＣＲ３５＝０のとき前記Ｘカウンタｂ３０＝Ｙ
カウンタｃ３３となった次のクロックの立ち上がりに同
期してアップカウントし、前記ＣＲ３５＝１のとき前記
Ｘカウンタｂ３０＝（Ｙカウンタｃ３３の個々のビット
を反転した値）となった次のクロックの立ち上がりに同
期してダウンカウントし、そのとき同時にＸカウンタｂ
３０は０をロードする。この構成により、Ｙカウンタｃ
３３と、ＣＲ３５と、ＥＸ．ＯＲゲート３４の組合わせ
はＣＲ３５＝０のときアップカウンタ、ＣＲ３５＝１の
ときダウンカウンタとして動作する。
【００２０】初期状態をＸカウンタｂ３０＝０、Ｙカウ
ンタｃ３３＝０、ＣＲ３５＝０として、前記ジグザグ・
スキャン・アドレス生成制御回路３６を動作させた場合
の動作を図９に示す。このとき、前記アップ・ダウンカ
ウンタであるＹカウンタｃ３３がアップモードであると
き、前記Ｙカウンタｃ３３のＬＳＢによりグループＡと
Ｂを識別し、前記Ｙカウンタｃ３３がダウンモードであ
るとき、前記Ｙカウンタｃ３３のＬＳＢによりグループ
ＣとＤを識別でき、また、Ｘカウンタｂ３０は各グルー
プの長さをアップカウントするので、比較器２９の一致
出力で個々のグループの終わりを識別できる。従って、
図１０に示す論理により、ジグザグ・スキャン・アドレ
スの前値に対する差分を選択できる。
ンタｃ３３＝０、ＣＲ３５＝０として、前記ジグザグ・
スキャン・アドレス生成制御回路３６を動作させた場合
の動作を図９に示す。このとき、前記アップ・ダウンカ
ウンタであるＹカウンタｃ３３がアップモードであると
き、前記Ｙカウンタｃ３３のＬＳＢによりグループＡと
Ｂを識別し、前記Ｙカウンタｃ３３がダウンモードであ
るとき、前記Ｙカウンタｃ３３のＬＳＢによりグループ
ＣとＤを識別でき、また、Ｘカウンタｂ３０は各グルー
プの長さをアップカウントするので、比較器２９の一致
出力で個々のグループの終わりを識別できる。従って、
図１０に示す論理により、ジグザグ・スキャン・アドレ
スの前値に対する差分を選択できる。
【００２１】ここで、本実施例は８×８画素ブロックを
水平方向Ｘ＝８画素、垂直方向Ｙ＝８ラインの画素デー
タとして１次元メモリ上に配置した場合について記述し
たが、これを前記図１６に示したように、水平方向Ｘデ
ータ、垂直方向Ｙラインの画像データ中における２n ×
２n 画素ブロックをジグザグ・スキャンする場合に拡張
することは容易である。
水平方向Ｘ＝８画素、垂直方向Ｙ＝８ラインの画素デー
タとして１次元メモリ上に配置した場合について記述し
たが、これを前記図１６に示したように、水平方向Ｘデ
ータ、垂直方向Ｙラインの画像データ中における２n ×
２n 画素ブロックをジグザグ・スキャンする場合に拡張
することは容易である。
【００２２】
【発明の効果】以上説明したように、本発明のジグザグ
・スキャン・アドレス生成方法および回路によれば、２
n ×２n 画素のブロックに対するジグザグ・スキャン・
アドレスの前値に対する差分を１，（Ｘ−１），Ｘ，−
（Ｘ−１）の４値から選択するための信号を作成するた
めの回路を、ｎビットのアップ・ダウンカウンタとｎビ
ットのアップカウンタまたはｎビットのダウンカウンタ
より構成できるので、（２n ×２n ）／２ビットのリン
グシフトレジスタが必要であった従来のものに比べて大
幅にハード量を削減できる。
・スキャン・アドレス生成方法および回路によれば、２
n ×２n 画素のブロックに対するジグザグ・スキャン・
アドレスの前値に対する差分を１，（Ｘ−１），Ｘ，−
（Ｘ−１）の４値から選択するための信号を作成するた
めの回路を、ｎビットのアップ・ダウンカウンタとｎビ
ットのアップカウンタまたはｎビットのダウンカウンタ
より構成できるので、（２n ×２n ）／２ビットのリン
グシフトレジスタが必要であった従来のものに比べて大
幅にハード量を削減できる。
【００２３】また、２入力ゲートの第１の入力にアップ
カウンタの出力、第２の入力に１を入力することにより
アップカウンタの出力の各ビットを反転し、等価的にダ
ウンカウンタとして使用し、または２入力ＥＸ．ＯＲゲ
ートの第１の入力にダウンカウンタの出力、第２の入力
に１を入力することによりダウンカウンタの出力の各ビ
ットを反転し、等価的にアップカウンタとして使用して
アップ・ダウンカウンタに代えたので、２n ×２n 画素
ブロックに対してブロック・スキャン・アドレスを生成
する回路と同一であり、わずかな論理の追加により同一
の回路でブロック・スキャン・アドレスとジグザグ・ス
キャン・アドレスを生成できる。
カウンタの出力、第２の入力に１を入力することにより
アップカウンタの出力の各ビットを反転し、等価的にダ
ウンカウンタとして使用し、または２入力ＥＸ．ＯＲゲ
ートの第１の入力にダウンカウンタの出力、第２の入力
に１を入力することによりダウンカウンタの出力の各ビ
ットを反転し、等価的にアップカウンタとして使用して
アップ・ダウンカウンタに代えたので、２n ×２n 画素
ブロックに対してブロック・スキャン・アドレスを生成
する回路と同一であり、わずかな論理の追加により同一
の回路でブロック・スキャン・アドレスとジグザグ・ス
キャン・アドレスを生成できる。
【図１】本発明の実施例１のジグザグ・スキャン・アド
レス生成回路の構成を示すブロック図である。
レス生成回路の構成を示すブロック図である。
【図２】本発明でジグザグ・スキャン・アドレスの生成
に利用した前値に対する差分のグループとその長さを示
す図である。
に利用した前値に対する差分のグループとその長さを示
す図である。
【図３】本発明の実施例１の回路の動作を示す図であ
る。
る。
【図４】本発明の実施例１の回路におけるジグザグ・ス
キャン・アドレスの前値に対する差分を選択する論理を
示す図である。
キャン・アドレスの前値に対する差分を選択する論理を
示す図である。
【図５】本発明の実施例２のジグザグ・スキャン・アド
レス生成回路の構成を示すブロック図である。
レス生成回路の構成を示すブロック図である。
【図６】本発明の実施例２の回路の動作を示す図であ
る。
る。
【図７】本発明の実施例２の回路におけるジグザグ・ス
キャン・アドレスの前値に対する差分を選択する論理を
示す図である。
キャン・アドレスの前値に対する差分を選択する論理を
示す図である。
【図８】本発明の実施例３のジグザグ・スキャン・アド
レス生成回路の構成を示すブロック図である。
レス生成回路の構成を示すブロック図である。
【図９】本発明の実施例３の回路の動作を示す図であ
る。
る。
【図１０】本発明の実施例３の回路におけるジグザグ・
スキャン・アドレスの前値に対する差分を選択する論理
を示す図である。
スキャン・アドレスの前値に対する差分を選択する論理
を示す図である。
【図１１】１次元のアドレスをもつメモリに８×８画素
のブロックを配置したときのアドレスの例である。
のブロックを配置したときのアドレスの例である。
【図１２】ジグザグ・スキャンの順番である。
【図１３】ジグザグ・スキャンを行うために生成すべき
アドレスを示す図である。
アドレスを示す図である。
【図１４】従来技術の第１の例で示したジグザグ・スキ
ャン・アドレス生成回路の動作を示す図である。
ャン・アドレス生成回路の動作を示す図である。
【図１５】従来技術の例の回路の構成を示すブロック図
である。
である。
【図１６】水平方向Ｘデータ、垂直方向Ｙラインで構成
された画像データの１次元メモリ上における配置であ
る。
された画像データの１次元メモリ上における配置であ
る。
【図１７】水平方向４８データ、垂直方向４８ラインで
構成された画像データ中における８×８画素ブロックの
１次元メモリ上におけるアドレスの例である。
構成された画像データ中における８×８画素ブロックの
１次元メモリ上におけるアドレスの例である。
【図１８】ブロック・スキャンの順番を示す図である。
【図１９】ブロック・スキャン・アドレス生成回路であ
る。
る。
【図２０】従来技術の第２の例で示したブロック・スキ
ャン・アドレス生成回路の動作を示す図である。
ャン・アドレス生成回路の動作を示す図である。
２ セレクタ ５ 加算器 ６ アドレスポインタ（ＡＰ） ７ 初期値レジスタ ８ セレクタ ９ レジスタ １０ Ｘカウンタａ（ダウンカウンタ） １１ 初期値レジスタ １２ セレクタ １３ レジスタ １４ Ｙカウンタａ（ダウンカウンタ） ２０ セレクタ ２１ Ｙカウンタｂ（アップ・ダウンカウンタ） ２２ コントロールレジスタ（ＣＲ） ２３ 比較器 ２４ ジグザグ・スキャン・アドレス生成制御回路 ２５ ＥＸ．ＯＲゲート ２６ コントロールレジスタ（ＣＲ） ２７ ジグザグ・スキャン・アドレス生成制御回路 ２８ セレクタ ２９ 比較器 ３０ Ｘカウンタｂ（アップカウンタ） ３１ セレクタ ３２ 比較器 ３３ Ｙカウンタｃ（アップカウンタ） ３４ ＥＸ．ＯＲゲート ３５ コントロールレジスタ（ＣＲ） ３６ ジグザグ・スキャン・アドレス生成制御回路
フロントページの続き (56)参考文献 特開 平５−137009（ＪＰ，Ａ) 特開 平５−252398（ＪＰ，Ａ) 特開 平５−48903（ＪＰ，Ａ) 中川伸一 他，ＤＣＴ用ジグザグ・ア ドレス生成器の回路構成，1992年電子情 報通信学会春季大会講演論文集，日本, 社団法人 電子情報通信学会，分冊５ Ｃ−586，５−207 (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/24 - 7/68
Claims (3)
- 【請求項１】 水平方向Ｘデータ、垂直方向Ｙラインで
構成された画像データの中の、（ａ，ｂ）の位置にある
データを始点として２n×２n画素ブロックに対してジグ
ザグ・スキャン・アドレスを生成するとき、ジグザグ・
スキャン・アドレスの前値に対する差分を、その変化の
状態により−（Ｘ−１）で始まり中間は−（Ｘ−１）が
連続し１で終わるグループＡと、（Ｘ−１）で始まり中
間は（Ｘ−１）が連続しＸで終わるグループＢと、（Ｘ
−１）で始まり中間は（Ｘ−１）が連続し１で終わるグ
ループＣと、−（Ｘ−１）で始まり中間は−（Ｘ−１）
が連続しＸで終わるグループＤの４グループに分類し、
ジグザグ・スキャン・アドレス生成開始時に出現する差
分値１をグループＡ、そのグループ内に含まれる差分の
数を１と見なして、最初、グループ内に含まれる差分の
数を１から始めて２n -1 になるまで１づつ増加させなが
らグループＡとＢを交互に出現させる操作を行い、次
に、グループ内に含まれる差分の数が２nになるとグル
ープＣを出現させ、その後はグループ内に含まれる差分
の数を１づつ減少させながらグループＤとＣを交互に出
現させる操作を行うことにより、ジグザグ・スキャン・
アドレスの前値に対する差分を得ることを特徴とするジ
グザグ・スキャン・アドレス生成方法。但し、ｎは自然
数、２ n は２のｎ乗、ＸとＹは両方とも２のｎ乗以上の
整数、ａとｂは両方とも０以上（Ｘ−２ n ）、即ち（Ｘ
−２のｎ乗）以下の整数。 - 【請求項２】 請求項１記載のジグザグ・スキャン・ア
ドレス生成方法に使用する回路であって、０から始まり
１づつ増加し、２n −１に達した後、１つづ減少し、０
に戻るｎビットのアップ・ダウンカウンタと、カウント
ダウンして０になると、このアップ・ダウンカウンタと
同じ値をロードするダウンカウンタ、またはカウントア
ップして前記アップ・ダウンカウンタと同じ値になると
リセットされ、０に戻るアップカウンタを備え、前記ア
ップ・ダウンカウンタがアップモードであるとき、前記
アップ・ダウンカウンタのＬＳＢによりグループＡとＢ
を識別し、前記アップ・ダウンカウンタがダウンモード
であるとき、前記アップ・ダウンカウンタのＬＳＢによ
りグループＣとＤを識別することを特徴とするジグザグ
・スキャン・アドレス生成回路。 - 【請求項３】 ２入力ＥＸ．ＯＲゲートの第１の入力に
アップカウンタの出力、第２の入力に１を入力すること
によりアップカウンタの出力の各ビットを反転し、等価
的にダウンカウンタとして使用し、または２入力ＥＸ．
ＯＲゲートの第１の入力にダウンカウンタの出力、第２
の入力に１を入力することによりダウンカウンタの出力
の各ビットを反転し、等価的にアップカウンタとして使
用してアップ・ダウンカウンタに代えたことを特徴とす
る請求項２記載のジグザグ・スキャン・アドレス生成回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22454992A JP3266209B2 (ja) | 1992-08-03 | 1992-08-03 | ジグザグ・スキャン・アドレス生成方法および回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22454992A JP3266209B2 (ja) | 1992-08-03 | 1992-08-03 | ジグザグ・スキャン・アドレス生成方法および回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0654201A JPH0654201A (ja) | 1994-02-25 |
| JP3266209B2 true JP3266209B2 (ja) | 2002-03-18 |
Family
ID=16815536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22454992A Expired - Fee Related JP3266209B2 (ja) | 1992-08-03 | 1992-08-03 | ジグザグ・スキャン・アドレス生成方法および回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3266209B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09305481A (ja) * | 1996-05-02 | 1997-11-28 | Natl Sci Council | メモリ配列の内容のジグザグスキャンに用いられる複数のアドレスを発生するアドレス発生器 |
-
1992
- 1992-08-03 JP JP22454992A patent/JP3266209B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 中川伸一 他，ＤＣＴ用ジグザグ・アドレス生成器の回路構成，１９９２年電子情報通信学会春季大会講演論文集，日本，社団法人 電子情報通信学会，分冊５ Ｃ−５８６，５−２０７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654201A (ja) | 1994-02-25 |
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