JP2638842B2 - デコーダ回路 - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術（第３図及び第４図） Ｄ発明が解決しようとする問題点（第３図〜第６図） Ｅ問題点を解決するための手段（第１図及び第２図） Ｆ作用（第１図及び第２図） Ｇ実施例（第１図及び第２図） （G1）実施例の構成（第１図及び第２図） （G2）実施例の動作（第１図及び第２図） （G3）実施例の効果 （G4）他の実施例 Ｈ発明の効果 Ａ産業上の利用分野 本発明はデコーダ回路に関し、例えばデイジタルフイ
ルタ回路等のデイジタル信号処理回路に適用して好適な
ものである。

Ｂ発明の概要 本発明は、デコーダ回路において、RNSデータをユニ
ポーラのバイナリデータに変換した後、当該ユニポーラ
のバイナリデータに所定値を加算することにより、全体
として簡易な構成でバイポーラのバイナリデータを得る
ことができる。

Ｃ従来の技術 従来、デイジタル信号処理回路においては、剰余演算
法を利用して演算処理するシステム（residue number s
ystem（RNS））が提案されている（「IRE transactions
on electronic computers」Vol.EL−8,No.6,June1959,
pp.140−147「IEEE computer」Vol.17,No.5,May1984,p
p.50−61）。

この手法を用いてデイジタル信号処理システムとして
例えばデイジタルフイルム回路を構成すれば、演算処理
の際の桁上げ処理が不要になることから、高精度かつ高
速度でデイジタル信号を演算処理することができる。
（「電子通信学会論文誌」'84/4Vol.J67−１）No.4pp.5
36−543）。

すなわち第３図に示すように、エンコーダ回路１は、
バイナリコードの入力データ（以下バイナリデータと呼
ぶ）で構成されたデイジタル映像信号D_BIを受け、これ
を互いに素な関係の例えば４つの正の整数m₀、m₁、m₂、
m₃で剰余演算してそれぞれ整数m₀、m₁、m₂、m₃に対応す
る剰余データをデイジタルフイルタ回路２に出力する。

その結果、デイジタルフイルタ回路２には、法m₀、
m₁、m₂、m₃によつて表される剰余データで構成されるデ
ータD_RI（以下ンRNSデータと呼ぶ）が得られ、これをそ
れぞれ演算処理することにより、バイナリデータを直接
演算処理する場合に比して格段的に高速度で、所望の演
算処理を実行することができる。

デコーダ回路３は、第４図に示すように、例えばMRC
（mixed radix conversion）の手法に基づいて、デイジ
タルフイルタ回路２から出力されるRNSデータD_ROをバイ
ナリデータに復調してデイジタル信号D_BOとして出力さ
れる。

すなわち法m₀、m₁、m₂及びm₃に関する剰余データD₀、
D₁、D₂及びD₃で構成されたRNSデータD_ROのうち、法m₀、
m₁及びm₂に関する剰余データD₀、D₁及びD₂をラツチ回路
10、11及び12を介してROM（read only memory）テーブ
ル回路13、14及び15にそれぞれ与える。

さらにROMテーブル回路13、14及び15は、法m₃に関す
る剰余データD₃をラツチ回路16を介して受け、剰余デー
タD₀、D₁、D₂及びD₃の値に対応する所定の剰余データD
₁₀、D₁₁及びD₁₂を出力する。

すなわち法m_iに関するｘの剰余を、記号MODを用いて
次式 r_i＝xMOD m_i ……（１） で表して、次式、 １＝（x_i・ｘ）MOD m_i ……（２） ０≦x_i＜m_i ……（３） で表される値x_iを法m_iに関するｘの乗法逆元と定義す
る。

ROMテーブル回路13は、剰余データD₀及びD₃の値をr₀
及びr₃とおき、法m₀に関する値m₃（すなわち剰余データ
D₃の法でなる）の乗法逆元x₀₃を用いて、次式、 r₁₀＝｛（r₀−r₃）・x₀₃｝MOD m₀ ……（４） で表される値r₁₀の剰余データD₁₀を出力する。

これに対してROMテーブル回路14は、剰余データD₁の
値をr₁とおき、法m₁に関する値m₃の乗法逆元x₁₃を用い
て、次式、 r₁₁＝｛（r₁−r₃）・x₁₃｝MOD m₁ ……（５） で表される値r₁₁の剰余データD₁₁を出力する。

さらにROMテーブル回路15は、剰余データD₂の値をr₂
とおき、法m₂に関する値m₃の乗法逆元x₂₃を用いて、次
式、 r₁₂＝｛（r₂−r₃）・x₂₃｝MOD m₂ ……（６） で表される値r₁₂の剰余データD₁₂を出力する。

ROMテーブル回路17は、ラツチ回路16及び18を介して
法m₃の剰余データD₃及びラツチ回路19を介してROMテー
ブル回路15から出力される剰余データD₁₂を受け、次
式、 S_A1＝r₁₂・m₃＋r₃ ……（７） で表される値S_A1の加算データをラツチ回路20及び21を
介して加算回路22に出力する。

これに対してROMテーブル回路23は、ラツチ回路24及
び19を介して剰余データD₁₀及びD₁₂を受け、法m₀に関す
る値m₂（すなわち剰余データD₂の法でなる）の乗法逆元
x₀₂を用いて、次式、 r₂₀＝｛（r₁₀−r₁₂）・x₀₂｝MOD m₀ ……（８） で表される値r₂₀の剰余データD₂₀を出力する。

これに対してROMテーブル回路25は、ラツチ回路26及
び19を介して剰余データD₁₁及びD₁₂を受け、法m₁に関す
る値m₂の乗法逆元x₁₂を用いて、次式 r₂₁＝｛（r₁₀−r₁₂）・x₁₂｝MOD m₁ ……（９） で表される値r₂₁の剰余データD₂₁を出力する。

これに対してROMテーブル30は、ラツチ回路31及び32
を介して剰余データD₂₀及びD₂₁を受け、法m₀に関する値
m₁の乗法逆元x₀₁を用いて、次式、 r₃₀＝｛（r₂₀−r₂₁）・x₀₁｝MOD m₀ ……（10） で表される値r₃₀の剰余データD₃₀を形成する。

かくしてROMテーブル回路30は法m₁に関してスケール
ダウン処理して剰余データD₃₀を形成するスケールダウ
ン処理手段を構成する。

またROMテーブル回路30は、このスケールダウン処理
をすると共に、剰余データD₂₁及び上述のように形成さ
れた剰余データD₃₀を用いて、次式、 S_A2＝r₃₀・m₁・m₂・m₃＋r₂₁・m₂・m₃ ……（11） で表される値S_A2の加算データD_A2を形成し、これをラツ
チ回路27を介して加算回路22に出力する。

その結果、加算回路22を介して（７）式及び（11）式
から、次式、 S_A＝S_A1＋S_A2＝r₃₀・m₁・m₂・m₃ ＋r₂₁・m₂・m₃＋r₁₂・m₃＋r₃ ……（12） の関係式で表される値S_Aのバイナリコードで表された出
力データを得ることができ、法m₀〜m₃の剰余データD₀〜
D₃で構成されたRNSデータD_ROをバイナリデータD_BO変換
することができる。

Ｄ発明が解決しようとする問題点 ところでｎビットのバイナリデータにおいては、値０
から値2ⁿ−１までの範囲の連続した正数（以下ユニポー
ラと呼ぶ）を、負数を２の補数で表現した数（以下バイ
ポーラと呼ぶ）に対応する数として用いることにより、
全体として演算処理作業を簡略化し得ることが知られて
いる。

従つてRNSデータにおいても、バイポーラのバイナリ
データに対応する領域に負数を割り当てるようにすれ
ば、RNSデータを構成する各剰余データD₀〜D₃の演算処
理作業を簡略化することができると考えられ、その分デ
イジタルフイルタ回路２の構成を簡略化することができ
る。

すなわち第５図に示すように、ｎビツトのバイポーラ
でなるバイナリデータにおいては、最上位ビツトをサイ
ンビツトとして用いることにより、当該バイナリテータ
の値Ｓが値０から値2^n-1−１の領域で値０から値2^n-1−
１まで連続する正数を表すことができ、値2^n-1から値2ⁿ
−１までの領域で、値−2^n-1から値−１まで連続する負
数を表すことができる（第５図（Ａ）及び（Ｂ））。

これに対して法m₀、m₁、m₂及びm₃の剰余データD₀、
D₁、D₂及びD₃を用いたRNSデータにおいては、次式、 S_RNS＝Ｍ−１ （13） で表される値S_RNSの領域を用いて正数及び負数を表現す
ることができる（第５図（Ｃ））。

従つてRNSデータにおいては、値Ｍが奇数の場合、バ
イポーラのバイナリデータで表される領域に対応して値
０から値M/2−１の領域で値１から値M/2−１まで連続す
る正数を表現し、値M/2＋１から値Ｍ−１の領域で値−M
/2から値−１まで連続する負数を表現すれば良い。

すなわち、エンコーダ回路１においては、バイナリデ
ータD_BIの最上位ビツトを検出して正数又は負数を識別
し、最上位ビツトが値０のとき（すなわち正数のと
き）、当該バイナリデータD_BIから各法m₀〜m₃の剰余デ
ータD₀〜D₃を算出してRNSデータD_RIとして出力すれば良
い。

さらに最上位ビツトが値１のとき（すなわち負数のと
き）、バイナリデータの最大値2^n-1（すなわちバイポー
ラのバイナリデータで表される値−１）が、RNSデータ
の最大値Ｍ−１（すなわちRNSデータで表される値−
１）になるように、バイナリデータに所定値（すなわち
この場合は、値Ｍ−2ⁿ）を加算した後、法m₀〜m₃の剰余
データD₀〜D₃を算出すれば良い。

逆にデコーダ回路３においては、第６図に示すよう
に、MRCの手法によつて復調されたユニポーラのバイナ
リデータでなる加算データの値S_Aが値０から値M/2−１
の範囲にあるとき、正数を意味していると判断し得（第
６図（Ａ）及び（Ｂ））、当該加算データをそのままｋ
ビツトのバイポーラのバイナリデータとして出力すれば
良い（第６図（Ｃ））。

これに対して、加算データの値S_Aが、ユニポーラで表
わされる正の値M/2＋１から値−１の範囲にあるとき当
該加算データの値S_Aは第６図（Ｂ）に示す負数（−M/2
から−１の範囲の値）を意味していると判断し得、当該
ユニポーラの加算データの最大値Ｍ−１（すなわちRNS
データで表される値−１）が、バイポーラのバイナリデ
ータの最大値2^k−１（すなわちバイポーラのバイナリデ
ータで表される値−１）になるように、当該加算データ
の値S_Aに所定値を加算して出力すれば良い。

ところが、エンコーダ回路１においては、バイナリデ
ータのサインビツトの値を検出することにより全体とし
て簡易な構成でバイナリデータの正負数を識別し得るの
に対して、デコーダ回路３においては、復調されたユニ
ポーラでなる加算データの値が所定値（この場合は値M/
2＋１）より大きいか否かの大小判断によつて正負を識
別しなければならず、実際上このように大小判断するた
めには、ビツト数の大きな比較回路が必になる問題があ
る。

このようにビツト数が大きな比較回路を用いるように
すると、その分デコーダ回路全体の構成が煩雑化し、信
号処理回路全体の構成が煩雑になる問題がある。

本発明は以上の点を考慮してなされたもので、全体と
して簡易な構成でRNSデータをバイナリデータに変換す
ることができるデコーダ回路を提案しようとするもので
ある。

Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、複数
の入力剰余データD_ROをバイポーラのバイナリデータD_BO
に変換するようになされたデコーダ回路40において、複
数の入力剰余データD_ROを、正及び又は負の数を正数で
対応させたユニポーラのバイナリデータD_Aに変換するデ
ータ変換回路92と、データ変換回路92から出力されたバ
イナリデータD_BOに所定値46を加算し、その加算結果の
最上位ビツトのデータD_Jを出力するデータ識別回路93、
95と、データ識別回路93、95の出力D_Jに基づいて、ユニ
ポーラのバイナリデータD_Aに所定値368を加算してバイ
ポーラのバイナリデータD_BOとして出力する加算回路96
とを備えるようにする。

Ｆ作用 ユニポーラのバイナリデータD_Aに所定値46を加算する
ようにすれば、当該ユニポーラのバイナリデータD_Aが負
数を表す場合だけ最上位ビツトが値１に変化する加算結
果を得ることができる。

従つて当該最上位ビツトのデータD_Jに基づいてユニポ
ーラのバイナリデータD_Aを正負を容易に識別することが
できる。

Ｇ実施例 以下図面について、本発明の一実施例を詳述する。

（G1）実施例の構成 第１図において、40は全体としてデコーダ回路を示
し、値７、11、13及び15の法m₀、m₁、m₂及びm₄に加えて
２のべき乗で表される値16の法m₃を用いて表されたRNS
データD_ROをMRCの手法を用いてバイナリデータに変換す
る。

すなわち、RNSデータD_ROを構成する剰余データD₀、
D₁、D₂及びD₃（すなわち法m₀、m₁、m₂及びm₃に対応す
る）をそれぞれバツフア回路41、42、43及び44とラツチ
回路45、46、47及び48を介してROMテーブル回路50、5
1、52及び53にそれぞれ受ける。

ROMテーブル回路50、51、52及び53は、それぞれ剰余
データD₀、D₁、D₂及びD₃に加えてバツフア回路54及びラ
ツチ回路55を介して法m₄の剰余データD₄を受け、それぞ
れ法m₀、m₁、m₂及びm₃の剰余データD₁₀、D₁₁、D₁₂及びD
₁₃を出力する。

すなわち、値７、11、13及び16の法m₀、m₁、m₂及びm₃
に関する値15（すなわち法m₄でなる）の乗法逆元をそれ
ぞれ値x₀₄、x₁₄、x₂₄及びx₃₄とおいて、次式、 r₁₀＝｛（r₀−r₄）・x₀₄｝MOD m₀ ……（15） r₁₁＝｛（r₁−r₄）・x₁₄｝MOD m₁ ……（16） r₁₂＝｛（r₂−r₄）・x₂₄｝MOD m₂ ……（17） r₁₃＝｛（r₃−r₄）・x₃₄｝MOD m₃ ……（18） で表される値r₁₀、r₁₁、r₁₂及びr₁₃の剰余データD₁₀、D
₁₁、D₁₂及びD₁₃を出力する。

ROMテーブル回路57、58及び59は、ラツチ回路60、61
及び62を介して剰余データD₁₀、D₁₁及びD₁₂をそれぞれ
受けると共にラツチ回路63を介して剰余データD₁₃を受
け、それぞれ法m₀、m₁及びm₂の剰余データD₂₀、D₂₁及び
D₂₂を出力する。

すなわち、値７、11、13の法m₀、m₁及びm₂に関する値
16（すなわち２のべき乗の法m₃でなる）の乗法逆元を、
それそれ値x₀₃、x₁₃及びx₂₃とおいて、次式、 r₂₀＝｛（r₁₀−r₁₃）・x₀₃｝MOD m₀ ……（19） r₂₁＝｛（r₁₁−r₁₃）・x₁₃｝MOD m₁ ……（20） r₂₂＝｛（r₁₂−r₁₃）・x₂₃｝MOD m₂ ……（21） で表される値r₂₀、r₂₁及びr₂₂の剰余データD₂₀、D₂₁及
びD₂₂を出力する。

さらにROMテーブル回路65及び66は、ラツチ回路67及
び68を介して当該剰余データD₂₀及びD₂₁をそれぞれ受け
ると共にラツチ回路69を介して剰余データD₂₂を受け、
法m₀及びm₁の剰余データD₃₀及びD₃₁を出力する。

すなわち、値７及び11の法m₀及びm₁に関する値13（す
なわち法m₂でなる乗法逆元を値x₀₂及び値x₁₂とおき、次
式 r₃₀＝｛（r₂₀−r₂₂）・x₀₂｝MOD m₁ ……（22） r₃₁＝｛（r₂₁−r₂₂）・x₁₂｝MOD m₁ ……（23） で表される値r₃₀及びr₃₁の剰余データD₃₀及びD₃₁を出力
する。

ROMテーブル回路70及び71は、当該剰余データD₃₀及び
D₃₁をラツチ回路72及び73を介して受け、次式 S_A3＝r₃₀・m₁・m₂・m₃＋r₃₁・m₂・m₃ ＝r₃₀・11・13・16＋r₃₁・13・16 ＝（r₃₀・11・13＋r₃₁・13）・2⁴ ……（24） で表される値S_A3の加算データD_A3の上位６ビツト及び下
位４ビツトの加算データD_A1U及びD_A1Lをそれぞれラツチ
回路74及び75を介しえ加算回路76に出力する。

また、ラツチ回路69を介して剰余データD₂₂及びラツ
チ回路80を介して出力される剰余データD₁₃を受け、次
式 S_A4＝r₂₂・16＋r₁₃ ……（25） で表される値S_A4の加算データD_A4の上位４ビツト及び下
位４ビツトの加算データD_A2U及びD_A2Lになつている（m₃
の値が２のべき乗いなつている）。これらは、そのまま
ラツチ回路81及び82を介して加算回路83に送られる。

加算回路83は、デコーダ回路85から反転増幅回路86、
87及び88を介して出力される加算データD_C1を加算デー
タD_A4U及びD_A4Lに加算した後、ラツチ回路89を介して当
該加算結果の上位４ビツトを加算回路76に出力する。ま
た、下位４ビツトはそのまま加算D_Aの最下位４ビツトと
して出力される。

かくして加算回路76においては、デコーダ回路85から
出力される加算データD_C1の値が値０のとき、（24）式
及び（25）式から次式、 S_A＝r₃₀・m₁・m₂・m₃＋r₃₁・m₂・m₃＋r₂₂・m₃＋r₁₃ ＝r₃₀・11・13・16＋r₃₁・13・16＋r₂₂・16＋r₁₃……
（26） の関係式で表される値S_Aの加算結果を得ることができ
る。

ところで、MRCの手法を用いて、法m₀〜m₄で表されるR
NSデータから得られる加算データにおいては、法m₀〜m₄
の最小公倍数が次式、 で表されることから、次式、 240239≦2ⁿ ……（28） で表される関係式を解いてｎ＝18の値が得られ、全体と
して18ビツトのバイナリデータでRNSデータD_BOを用いて
表すことができる。

しかし、この実施例においては、18ビツトの加算デー
タを予め値15のM₄によつてスケーリング処理して14ビツ
トの加算データD_Aを出力することにより、加算回路76の
構成を簡略化するようになされている。

m₃（MRCの手法において最初のスケールダウン処理に
用いられた法）の値を２のべき乗（2⁴）にした効果は、
（24）式及び（25）式に表われている。すなわち、加算
回路76は全14ビツトのデータD_Aの上位10ビツトのみを扱
えばよい。また、剰余データD₂₂及びD₁₃は、それぞれそ
のまま加算データD_A4の上位４ビツトデータD_A4U及び下
位４ビツトデータD_A4Lになつている。従つて、加算デー
タD_Aを得るには、加算回路76の出力をビツトシフトし、
そこにD_A4Lを入れればよい。

さらにこの実施例においては、加算回路76から出力さ
れる加算データD_Aを所定ビツトで丸め処理するようにな
されている。

すなわちデコーダ回路85は、バツフア回路91を介して
入力される２ビツトの丸め処理制御信号D_Cを受け、当該
丸め処理制御信号D_Cの値に応じて３ビツトの加算データ
D_C1の値を切り換えて出力するようになされている。

加算回路83は、当該加算データD_C1を受け、ラツチ回
路81及び82から出力された加算データに対して、当該加
算データD_C1を下位３ビツト分ビツトシフトさせて加算
するようになされている。

実際上この種の丸め処理においては、丸め処理するデ
ータ（この場合加算データD_A）の所定ビツトに対して値
１を加算した後、当該加算ビツト以下を切り捨てて出力
することにより、値１を加算したビツトより上位ビツト
のデータに丸め処理する。

ところが、このようにして14ビツトの加算データD_Aを
丸め処理する場合においては、加算回路76に対してさら
にもう一度余分に丸め処理用の14ビツトの加算回路が必
要になり、その分全体の構成が煩雑になる問題がある。

このため、この実施例においては、加算データD_Aを得
る前の加算データD_A4（すなわち加算データD_A2U及びD
_A2Lでなる）の段階で所定ビツト値に１を加算処理する
ようになされている。

すなわち加算回路83に入力される加算データD_A4にお
いては、（２）及び（３）式から剰余データr₂₂及びr₂₃
が最大で値12、値15でなることから、（25）式から次
式、 S_A4max≦12×16＋15 ≦207 ……（29） の関係式で加算データD_A4の最大値S_A4maxを表すことが
できる。

すなわち加算データD_A4においては、最大値として値2
07のデータが得られ、加算データD_A4を８ビツトで表し
て次式 （2⁸−１）−207＝61 ……（30） で表される値48を加算しても、加算データD_A4を表す８
ビツトのデータにおいて、最上位ビツトを越える桁上げ
が生じないことが解る。

従つて値48について、次式 2⁶＞48＞2⁵ ……（31） の関係式を得ることができ、2⁵で表される最下位ビツト
から５ビツト目までの範囲で当該加算回路83で値１を加
算するようにすれば、加算回路83で桁上げを生じないこ
とが解る。

従つて加算回路83において、最下位ビツトから５ビツ
ト目までの範囲で値１を加算するようにすれば、加算回
路76から出力される加算データD_Aにおいて、その最下位
ビツトから５ビツト目までの範囲で値１を加算した場合
と同様の加算結果を得ることができる。

かくして、加算データD_Aを丸め処理する場合におい
て、丸め処理用に14ビツトの加算回路が必要になるのに
対し、当該加算回路83を用いて最下位ビツトから５ビツ
ト目までの範囲で値１を加算することにより、８ビツト
の加算回路83を用意すれば良く、その分全体の構成を簡
略化することができる。

さらに、加算データD_Aを丸め処理する場合において
は、別途、当該丸め処理用の加算回路を設けた分、その
出力段にラツチ回路を設けなければならず、その分全体
の構成を簡略化することができる。

実際上この実施例においては、丸め処理制御信号D_Cに
応じて加算データD_C1の値を、最上位ビットから順次値
「１、０、０」、値「０、１、０」及び値「０、０、
１」の間で切り換えて出力するようになされ、当該加算
データD_C1を３ビツト分ビツトシフトさせて加算データD
_A4に加算することにより、全体として14ビツトの加算デ
ータD_Aに対してそれぞれ最下位ビツトら５ビツト目、４
ビツト目、３ビツト目に値１を加算するようになされて
いる。

さらに、これに加えてデコーダ回路85においては、加
算データD_C1の値を値「０、０、０」に切り換え得るよ
うになされ、丸め処理されていない加算データD_Aを選択
し得るようになされている。

さらにこの実施例においては、当該丸め処理につき、
値１を加算したビツト以下を切り捨てないで、14ビツト
の加算データD_Aをそのまま出力するようになされ、値１
を加算したビツトに応じて最上位ビツトから必要なビツ
トまで選択して用いることができるようになされてい
る。

かくしてバツフア回路41〜44及び54から加算回路76ま
で全体としてRNSデータD_ROを、ユニポーラのバイナリデ
ータでなる加算データD_Aに変換するデータ変換回路92を
構成する。加算回路93は、ラツチ回路94を介してユニポ
ーラの加算データD_Aの上位12ビツトを受けると共に加算
データ発生回路95から出力される値46の加算データD_C2
を受け、その加算結果の最上位ビツトのデータを加算デ
ータD_Aの値S_Aが正の領域の数を表しているか否かを識別
する識別信号D_Jとして送出する。

すなわち第２図に示すように、RNSデータを復調した
加算データD_Aにおいては、加算値S_Aが値M₁₅/2（この場
合値M₁₅は、加算データD_Aがm₄でスケーリング処理され
ていることから法m₀〜m₄の最小公倍数Ｍ＝240240の1/15
の値16016である）から値M₁₅−１の範囲で負数を表現す
るのに対し（第２図（Ａ））、バイポーラのバイナリデ
ータにおいては、値Ｓが値2^K-1から値2^K−１の範囲で負
数が表現される（第２図（Ｃ））。

従つて当該加算データD_Aの負数を表す最小値（すなわ
ち値M₁₅/2）が、負数を表す当該バイナリデータの最小
値（すなわち値2^K-1）になるように加算データD_Aに所定
値を加算して加算データD_Aを所定のデータ（以下変換デ
ータと呼ぶ）に変換すれば、当該変換データの値S_TRに
おいては、加算データD_Aの値が負数を表す場合、最上位
ビツトが値１に、加算データD_Aの値が正数を表す場合、
最上位ビツトが値０に切り換わる。

従つて当該変換データの最上位ビツトを用いて加算デ
ータD_Aの正負数を識別することができる。

このようにすれば、加算データD_Aが正数を表す値が否
かを比較回路を用いて識別する場合、14ビツトの比較回
路が必要になるものが、これに代えて所定値を加算して
最上位ビツトだけを出力するだけの簡易な構成の加算回
路を用いて、正負数識別することができる。

さらにこの実施例においては、加算データD_Aのうちの
上位12ビツトだけを用いて正負数を識別し、その分全体
の構成を簡略化するようになされている。

すなわち14ビツトの加算データD_Aを用いる場合におい
ては、次式 で表される値184を加算すれば、負数を表す加算データD
_Aが入力された際に、最上位ビツトを値１に変化させる
ことができる。

これに対して、上位12ビツトを用いて識別する場合に
おいては、２ビツト分切り下げたことにより、値184を
値2²で剰余演算して得られる値46を加算すれば、負数を
表す加算データD_Aが得られた際に、最上位ビツトを値１
に変化させることができる。

かくして加算データ発生回路95は、値46の加算データ
D_C2を出力し、加算回路93と共にデータ変換回路92から
出力されたユニポーラのバイナリデータでなる加算デー
タD_Aに値46を加算し、その最上位ビツトのデータD_Jを識
別信号D_Jとして出力するデータ識別回路を構成する。

かくして加算データD_Aに所定値を加算して最上位ビツ
トの値に基づいて正数又は負数かを識別するようにした
ことにより、その分デコーダ回路全体の構成を簡略化す
ることができる。

加算回路96は、ラツチ回路97を介して加算データD_Aを
受け、当該加算データD_Aに加算データ発生回路98から出
力される加算データD_C3を加算して出力する。

すなわち加算回路96は、バツフア回路99を介して得ら
れるバイポーラ／ユニポーラ切換信号D_BIUNを、ラツチ
回路100を介して得られる識別信号D_Jと共にアンド回路1
01を介して受け、識別信号D_Jの論理レベルが論理「１」
に立ち上がるタイミングで加算データD_C3に加算データ
発生回路98から出力される値368（すなわち2^k＋M₁₅でな
る）を加算して出力する。

その結果加算回路96においては、加算データD_Aが負数
を表してなるときには、加算データD_Aに対して値1369を
加算したバイポーラのバイナリデータが得られ、逆に正
数を表してなるときには、加算データD_Aをそのまま出力
する。

これに対して加算データ発生回路98は、バイポーラ／
ユニポーラ切換信号D_BIUNが切り換わると、識別信号D_J
の論理レベルに無関係に値０の加算データD_C3を出力す
る。

その結果加算回路96においては、バイポーラ／ユニポ
ーラ切換信号D_BIUNを切り換えることにより、必要に応
じてバイポーラのバイナリデータ及びユニポーラのバイ
ナリデータを切り換えて得ることができる。

加算回路96は、当該14ビツトのバイナリデータのうち
上位13ビツトをラツチ回路102及びバツフア回路103を介
して出力すると共に当該バイナリデータの最上位ビツト
を反転増幅回路104、ラツチ回路105及びバツフア回路10
6を介して出力することにより、オフセツトバイナリで
なるバイナリデータD_BOを出力する。

（G2）実施例の動作 以上の構成において、値７、11、13、16及び15の法m₀
〜m₄で表されるRNSデータD_ROは、MRCの手法に基づいて
加算データD_Aに変換される。

このとき加算データD_Aを得る前の８ビツトの加算デー
タD_A4の段階で所定ビツトに値１を加算することによ
り、当該加算ビツトで丸め処理した加算データD_Aを得る
ことができる。

さらにこのとき、法m₃を２のべき乗で表される値16に
選定したことにより、全体として簡易な構成で値15のm₄
でスケーリング処理をした加算データD_Aを出力すること
ができる。

加算データD_Aのうち上位12ビツトが加算回路93におい
て値46だけ加算され、その加算結果の最上位ビツトが加
算データD_Aの値S_Aが正数を表しているか否かを識別する
識別信号D_Jとして出力される。

さらに加算データD_Aは、加算回路96において識別信号
D_Jに基づいて値０又は値368が加算され、その結果負数
を２の補数で表してなるバイポーラのバイナリデータD
_BOを得ることができる。

さらに加算データD_Aにおいては、バイポーラ／ユニポ
ーラ切換信号D_BIUNが切り換わると値０から値2^k−１ま
で連続する正数を表するユニポーラのバイナリデータD
_BOを得ることができる。

（G3）実施例の効果 以上の構成によれば、加算データD_Aに対して、所定値
を加算することにより、全体として簡易な構成でRNSデ
ータで表される正数及び負数を識別することができる。

従つてその分全体として簡易な構成のデコーダ回路を
得ることができる。

（G4）他の実施例 （１） なお上述の実施例においては、RNSデータをバ
イナリデータに変換する際にスケーリング処理すると共
に丸め処理する場合について述べたが、本発明はこれら
に限らず、必要に応じてスケーリング処理又は丸め処理
するようにすれば良い。

（２） さらに上述の実施例においては、14ビツトのユ
ニポーラのバイナリデータの上位12ビツトのデータに対
して値46を加算することにより、負数を検出する場合に
ついて述べたが、本発明はこれに限らず例えば14ビツト
をバイナリデータに対して値184を加算して負数を検出
するようにしても良く、実用上十分な範囲でビツト長を
選定すると共にこれに応じて加算値を設定すれば良い。

（３） さらに上述の実施例においては、スケーリング
処理することにより法m₀〜m₄の最小公倍数Ｍに対してそ
の15分の１の偶数で表される値16016の領域に正数及び
負数が有り当てられたユニポーラのバイナリデータを、
バイポーラのバイナリデータに変換する場合について述
べたが、当該領域が奇数で表される値の場合は、（2^k−
Ｍ）/2に代えて値（2^k−Ｍ）/2−１を加算してその加算
結果の最上位ビツトを識別信号D_Jとして用いるようにす
れば良い。

（４） さらに上述の実施例においては、MRCの手法を
用いて得られたユニポーラのバイナリデータをバイポー
ラのバイナリデータに変換する場合について述べられた
が、RNSデータを変換する手段はこれに限らず、例えば
孫氏の剰余定理等広く適用することができる。

（５） さらに上述の実施例においては、値７、11、1
3、16及び15の５つの法m₀〜m₄についてRNSデータからバ
イナリデータに変換する場合について述べたが、法の数
及び値はこれらに限らず、必要に応じて種々の値に選定
し得る。

（６） さらに上述の実施例においては、本発明をデイ
ジタル映像信号をフイルタリング処理するデイジタルフ
イルタ回路のデコーダ回路に適応した場合について述べ
たが、本発明はこれに限らず、例えばオーデイオ信号、
ビデオ信号等のデイジタル信号処理回路に広く適用する
ことができる。

Ｈ発明の効果 以上のように本発明によれば、RNSデータを復調して
得られたユニポーラのバイナリデータをバイポーラのバ
イナリデータに変換する際に、所定値を加算して正負数
を識別するようにしたことにより、全体として簡易な構
成のデコーダ回路を得ることができる。

【図面の簡単な説明】

第１図（Ａ）、（Ｂ）及び（Ｃ）は本発明によるデコー
ダ回路の一実施例を示すブロツク図、第２図はその動作
の説明に供する略線図、第３図は信号処理回路の構成を
示すブロツク図、第４図はそのデコーダ回路の構成を示
すブロツク図、第５図及び第６図はその動作の説明に供
する略線図である。 ３、40……デコーダ回路、13〜15、17、23、25、30、50
〜53、57〜59、65、66、70、71、78、79……ROMテーブ
ル回路、22、76、83、93、96……加算回路、92……デー
タ変換回路、95、98……加算データ発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲場 義明 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特公 昭40−8604（ＪＰ，Ｂ１) 特公 平４−45016（ＪＰ，Ｂ２) 特表 昭57−502267（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の入力剰余データをバイポーラのバイ
   ナリデータに変換するようになされたデコーダ回路にお
   いて、 上記複数の入力剰余データを、正及び又は負の数を正数
   で対応させたユニポーラのバイナリデータに変換するデ
   ータ変換回路と、 上記データ変換回路から出力されたバイナリデータに所
   定値を加算し、その加算結果の最上位ビツトのデータを
   出力するデータ識別回路と、 上記データ識別回路の出力に基づいて、上記ユニポーラ
   のバイナリデータに所定値を加算して上記バイポーラの
   バイナリデータとして出力する加算回路と を具えるようにしたことを特徴とするデコーダ回路。