JP2638788B2

JP2638788B2 - 画像縮小回路

Info

Publication number: JP2638788B2
Application number: JP61236269A
Authority: JP
Inventors: 進山本
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1986-10-06
Filing date: 1986-10-06
Publication date: 1997-08-06
Anticipated expiration: 2012-08-06
Also published as: JPS6390962A

Description

【発明の詳細な説明】「産業上の利用分野」本発明はファクシミリ装置や画像読取装置における場
合のように、イメージスキャナで読み取った画信号等を
基にして画像の縮小を行う画像縮小回路に関する。

「従来の技術」例えばCCD（Charge Coupled Devices）等の読取素子
を用いて１ラインずつ画像の読み取りを行う画像読取装
置では、画像の出力を行う用紙サイズとの関係で画像の
縮小を行うことがある。ライン方向（主走査方向）につ
いて画素数を減少させるために、従来から幾つかの方法
が存在した。指定された６画素を３画素（50％）に減少
させる場合を例にとり、これを説明する。なお、ライン
方向に50％よりも緩やかな縮小を行う場合には、この50
％の縮小の対象となる画素の割合を適宜減少させればよ
い。

ところで第８図に示した方法では、６個の画素１を１
つ置きに削除して、３個の画素２に変更する。ここで白
丸は白色（地色）の画素を表わしており、黒丸は黒色
（印字される色）の画素を表わしている。

これに対して第９図に示した方法では、６個の画素を
隣接する２画素ずつのグループに分け、これら２画素ず
つの論理和をとって３個の画素２に変換する。

「発明が解決しようとする問題点」ところが前者の方法では、第８図に示した例によると
黒の画素が白の画素よりも倍の数存在したものが、変換
後にはその関係が逆転している。すなわち、この方法で
は無作為に画素の削除を行うので、有効な画情報が欠落
してしまうという問題がある。

通常の文書では、白の画素に対して黒の画素の占める
割合が少ない。そこで黒の画素情報をなるべく失わない
ようにしようとする考えがあり、第９図に示した方法は
この考えに基づくものである。ところが第９図に示した
例からも分るように、この方法では黒の画素に挟まれた
白の画素が脱落するおそれがあり、画像に潰れが発生す
る危険性がある。

そこで、本発明の第１の目的は、画像になるべく潰れ
が発生することなく、２画素ないしは３画素を１画素に
変更することのできる画像縮小回路を提供することにあ
る。

また、本発明の第２の目的は、例えば７画素から４画
素を捨てて３画素に変更するような場合にも、画情報の
欠落を最小限に抑えることのできる画像縮小回路を提供
することにある。

「問題を解決するための手段」第１の目的を達成するために第１の発明の画像縮小回
路では、縮小の対象となる画素が２画素であった場合に
は、いずれかの画素に隣接した１画素を加えて３画素と
するように、偶数画素であった場合には隣接する他の１
画素を加えてこれらの画素について画情報の多数決を採
す。

第１図はこの第１の発明を説明するためのものであ
り、第８図に対応するものである。破線で表わした２画
素ずつのグループで多数決を採ると、右側の４つの画素
については“引き分け”となり、変更後の画素２につい
て信号状態を決定することができない。そこで、このよ
うな画素については隣接する１画素を加えた合計３画素
について多数決をとり、変更後の画素とする。この例の
場合、３画素についていきなり多数決を採っても同じ結
果が得られる。

同様に第２図は第９図に対応したものである。第９図
に示した一番左側とその右側の画素１、１に対する変更
後の画素２は、破線で示した左隣に存在する画素の信号
状態によって白の画素か黒の画素のいずれかに決定され
ることになる。

次に第２の目的を達成するための第２の発明における
画像縮小回路には、（イ）画素の数の減少処理を行う箇
所を順次設定する画素処理箇所設定手段と、（ロ）この
画素処理箇所設定手段によって設定された箇所を構成す
るライン方向に連続した所定個数の画素をこれにより少
ないＭ個の画素に変換する際、複数の連続した画素をそ
れぞれ１画素に減少させるＭ個の組み合わせでこれを実
現することにし、各組み合わせにおけるそれぞれの連続
した画素が奇数のときにはこれら連続した画素の信号状
態について多数決をとり、連続した画素が偶数のとき
は、これらの連続した画素の両端のいずれかの画素と隣
接する他の１画素を加えた奇数個の画素についての信号
状態の多数決をとる画素変換手段とを具備させる。そし
て連続した複数個の画素から１画素を選択する際には前
記した多数決の原理を用いることにする。

例えば第３図に示すように10個の画素１を３個の画素
３に変更する場合は、３個の画素を１個の画素に減少さ
せる方法を２回と、４個の画素を１個の画素に減少させ
る方法を１回採用し、それぞれについて多数決をとる。
奇数個の画素については多数決で常に１画素の信号状態
を決定できるが、偶数個の場合にはこれが決定できない
場合がある。第３図に示した４個の画素の場合がそれで
ある。このような場合には、これらの画素のグループに
隣接する一方の画素を加えた奇数個の画素について多数
決をとる。第３図に示した例では、左側に隣接した白丸
の画素一つを加え、変更後の画素３を白丸とした。

このように本発明によれば、画像の潰れや画情報の欠
落を最小限にし、良好な縮小画像を得ることができる。

「実施例」以下実施例につき本発明を詳細に説明する。

「第１の実施例」第４図は第１の発明を説明するためのもので、本発明
の第１の実施例における画像縮小回路の要部を表わした
ものである。この画像縮小回路で入力端子11に供給され
る画信号12は第１のＤ・フリップフロップ13の入力端子
D₁に供給される。第１のＤ・フリップフロップ13の出力
端子Q₁は第２のＤ・フリップフロップ14の入力端子D₂に
接続され、第２のＤ・フリップフロップ14の出力端子Q₂
は第３のＤ・フリップフロップ15の入力端子D₃に接続さ
れている。それぞれのＤ・フリップフロップ13〜15の出
力端子Q₁〜Q₃は多数決回路16の３つの入力となる。また
これらのＤ・フリップフロップ13〜15のクロック入力端
子CKには、多の入力端子17に供給されたクロック信号18
が入力されるようになっている。従って、画信号12はク
ロック信号18に同期して１画素ずつＤ・フリップフロッ
プ13〜15にシフトされて取り込まれ、３画素分の信号状
態が多数決回路16に供給されることになる。

一方、クロック信号18はインバータ回路19で論理を反
転されてカウンタ回路21に供給される。このカウンタ回
路21には、更に他の入力端子22に供給される線密度指定
信号23が入力される。カウンタ回路21は線密度指定信号
23の指定に基づいてクロック信号18を計数し、計数値デ
ータ24をシーケンス回路25に供給する。シーケンス回路
25は例えばROM（リード・オンリ・メモリ）によって構
成されており、線密度指定信号23と計数値データ24とを
アドレス情報として３種類の制御信号の読み出しを行
う。すなわち、カウンタ制御信号26はカウンタ回路21の
クリアを行う。また縮小指示信号27はデータセレクタ28
に供給されて、出力端子Q₁から出力される画信号29と多
数決回路16から出力される多数決信号31との選択が行わ
れる。シーケンス回路25から出力されるクロック無効信
号32は、２入力アンド回路33に供給され、クロック信号
18と論理積がとられる。

以上の結果として、データセレクタ28からは縮小処理
後の画信号34が出力され、アンド回路33からはこの画信
号34を転送するための出力クロック信号35が出力され
る。２つの出力端子36、37に現われたこれらの信号34、
35は、例えば図示しないプリンタに供給され、そのバッ
ファメモリに蓄えられたのち、１ラインずつ記録される
ことになる。

第５図は、以上のような構成の画像縮小回路の動作例
を説明するためのものである。同図ａは第３図で入力端
子11に供給されたクロック信号18の発生タイミングを表
わしている。３つのＤ・フリップフロップ13〜15の出力
端子Q₁〜Q₃からは、第５図ｂ〜ｄに示したように１画素
分ずつ遅延された画信号29、38、39が出力されることに
なる。多数決回路16はこれらの画信号29、38、39に対し
て、全区間にわたり多数決信号31を出力する。

ところでシーケンス回路25が縮小率に応じてクロック
無効信号32（第５図ｅ）を出力すると、これがＬレベル
に変化した区間においてアンド回路33がクロック信号18
の通過を阻止する。すなわち、この区間だけ出力クロッ
ク信号35（第５図ｈ）が歯抜け状態となる。そして、続
いて発生した縮小指示信号27（第５図ｆ）によってデー
タセレクタ28が縮小処理された画信号すなわち多数決信
号31の選択を行う。この結果、画信号34（第５図ｇ）
は、その区間で３つの連続した画信号ｎ＋１、ｎ＋２、
ｎ＋３の多数決の結果としての信号状態となる。

後続する図示しない回路では、第５図ｇに示した画信
号34を出力クロック信号35でサンプリングし、画素数が
減少した（この図の部分では１画素分の減少）画信号を
得ることになる。

「第２の実施例」第６図は本発明の第２の実施例における画像縮小回路
を表わしたものである。この画像縮小回路は３つの入力
端子51〜53と２つの出力端子54、55を備えている。第１
の入力端子51に供給される画信号56は５段に接続された
Ｄ・フリップフロップ57〜61によって順次シフトされる
ようになっている。このために、これらのＤ・フリップ
フロップ57〜61のクロック入力端子CKには、各画素の転
送を行うためのクロック信号63が入力されるようになっ
ている。Ｄ・フリップフロップ57〜61の出力端子Ｑに現
われる１画素ずつ遅延された画信号64〜68は多数決回路
69に入力され、それらの多数決がとられる。

一方、第２の入力端子52に供給されたクロック信号63
は２入力アンド回路71の一方の入力になる他、インバー
タ72によって論理を反転されてカウンタ回路73に供給さ
れ、ここでクロック数が計数される。この結果得られた
計数値データ74はシーケンス回路75に供給される。シー
ケンス回路75は例えばROMによって構成されており、計
数値データ74と第３の入力端子53に供給された縮小指示
信号76をアドレス情報として３種類の制御信号77〜79を
出力する。

このうち、２、３画素固定信号77は、第２のＤ・フリ
ップフロップ58のプリセット端子PRの入力となると共
に、第３のＤ・フリップフロップ59のクリア端子CLに入
力される。また４、５画素固定信号78は、第４のＤ・フ
リップフロップ60のプリセット端子PRの入力となると共
に、第５のＤ・フリップフロップ61のクリア端子CLに入
力される。入力クロックマスク信号79はアンド回路71の
他方の入力端子に供給され、クロック信号63のマスクに
用いられる。この画像縮小回路では、多数決回路69から
出力される画信号81をアンド回路71から出力されるクロ
ック信号82でサンプリングしたものが、求める画信号と
なる。

以上のような画像縮小回路の動作の一例を次に第７図
を用いて説明する。

この第２の実施例の画像縮小回路では、1/5までの縮
小が可能な構成となっているが、第７図では3/10の縮小
が行われる場合を示している。同図ａはクロック信号63
の発生タイミングを表わしており、これに同期して同図
ｂ〜ｆに示すように画信号64〜68が１画素ずつずれなが
ら出力されることになる。

ところで、一般にq/p（＜1/2）の縮小を行う場合、本
発明ではこれを分子が“1"となる１または複数の分数の
組み合わせで実現する。これを一般的な式で表わすと次
のようになる。

但し、ここでｎ、ｐ、ｑはそれぞれ整数である。

この実施例のようにq/pが3/10の場合には、これは例
えば1/3、1/3、1/4の組み合わせとなる。また例えばq/p
が3/7とすると、これは一例として1/2、1/2、1/3の組み
合わせとすることができる。

すなわち分母Ｐが２画素の後者の例の場合には、先の
第３図に示したようにまず３画素を１画素に変更するよ
うな制御が行われる。このとき、縮小指示信号76はこの
ような制御内容を示す信号となる。この結果、シーケン
ス回路75はクロック信号63を３画素分カウントする時点
でＨレベルの入力クロックマスク信号79−１を発生させ
（第７図ｉ）、この区間だけクロック信号63をクロック
信号82−１（第７図ｊ）として出力させることになる。
このとき、画信号は３画素分についての多数決が行われ
る。そこで、そのタイミングで４、５画素固定信号78
（第７図ｈ）がＨレベルに変化し、第４および第５のＤ
・フリップフロップ60、61の出力が固定され、３つの画
信号64〜66（第７図ｂ〜ｄ）の多数決がとられる。ここ
で出力が固定されたとは、それらの出力（この場合には
画信号67、68）がＨレベルとＬレベルに同数ずつ分か
れ、多数決に影響を与えないことをいう。多数決をとら
れた結果としての画信号81−１（第７図ｋ）は、出力端
子54から出力されることになる。

次に分母ｐが４画素分の例については、縮小指示信号
76が４画素から１画素を作成するような指示を与える。
この結果、シーケンス回路75はクロック信号63を４画素
分カウントする時点でＨレベルの入力クロックマスク信
号79−２を発生させ、この区間だけクロック信号63をク
ロック信号82−２として出力させることになる。このと
き、画信号は４画素分に１画素分を足した５画素分につ
いての多数決が行われる。これは、偶数個の画素で引き
分けが行われる事態を回避するためである。

この多数決が行われるとき４、５画素固定信号78はＬ
レベルになっている。従って、第４および第５のＤ・フ
リップフロップ60、61の出力は固定されておらず、５つ
の画信号64〜68の多数決がとられる。多数決をとられた
結果としての画信号81−２は、出力端子54から出力され
る。

最後の３画素分については、先の３画素分と同様な制
御が行われ、画信号81−３とクロック信号82−３がそれ
ぞれ出力されることになる。

なお、１ラインで縮小処理の行われていない部分で
は、２、３画素固定信号77とは共にＨレベルとなり、多
数決は否定される。すなわちこのときには常に２画素が
Ｈレベル、他の２画素がＬレベルに固定され、画信号64
の信号状態がそのまま多数決回路69の出力する画信号81
となる。このように第２の実施例ではq/pが3/10の場合
を例に挙げて説明したが、これはライン方向で最大3/10
の縮小が行われることを意味するものであり、このよう
な処理を行う割合を変化させれば、縮小率をこれよりも
緩やかな範囲で如何様にも設定することができる。

以上第１および第２の実施例ではＤ・フリップフロッ
プ回路を用いて画信号の縮小処理を行ったが、シフトレ
ジスタを用いたりランダム・アクセス・メモリ等の他の
回路素子を用いても同様の処理を行うことができる。ま
た第１の実施例では３画素分について無条件に多数決を
行ったが、２画素を１画素に変更する場合には、この２
画素で１画素の信号状態を決定することができない場合
のみ１画素分の画情報を加え、３画素について多数決を
行うようにしてもよい。

「発明の効果」このように第１の発明によれば、偶数画素を１画素に
変更することで画像の所望の縮小率が得られるとき画素
処理箇所設定手段によって設定された箇所における連続
した画素の両端のいずれかの画素と隣接する他の１画素
を加えた奇数個の画素分の画情報を基に多数決で信号状
態を決定したので、比較的簡単な回路構成で良好な縮小
画像を得ることができる。

また第２の発明によれば、縮小率の自由度が増し、し
かも複数の画素から１画素を作成する際に多数決の原理
を使用したので、有効な情報の欠落が少なくなり、画質
の良好な画像を得ることができる。

しかも、いずれの発明においても白の画素から黒の画
素に変化する点のように画情報の変化する部分を一々検
出しながら画像処理を行う処理方法と比べるとハードウ
ェアがはるかに簡単となり、処理のための時間が短縮さ
れるという効果もある。

【図面の簡単な説明】第１図および第２図は第１の発明における多数決原理を
それぞれ説明するための説明図、第３図は第２発明にお
ける多数決原理を説明するための説明図、第４図は第１
の発明を説明するための第１の実施例における画像縮小
回路の要部を示すブロック図、第５図はこの第１の実施
例における各部の動作を示すタイミング図、第６図は第
２の発明を説明するための第２の実施例における画像縮
小回路の要部を示すブロック図、第７図はこの第１の実
施例における各部の動作を示すタイミング図、第８図は
２画素から１画素ずつ強制的に削除して画像の縮小を行
う従来の方法を示す説明図、第９図は２画素の信号状態
の論理和をとって画像の縮小を行う従来の方法を示す説
明図である。１……（縮小処理前の）画素、２、３……（縮小処理後の）画素、 12、34、56、81……画信号、 16、69……多数決回路、 18、63……クロック信号、 23……線密度指示信号、 25、75……シーケンス回路、 28……データセレクタ、 33、71……アンド回路、 76……縮小指示信号、 77……２、３画素固定信号、 78……４、５画素固定信号。

Claims

(57)【特許請求の範囲】

【請求項１】各ラインを構成する画素の各々が２値の信
号状態のいずれかをとり、画像の縮小率に応じて前記画
素の総数を減少させる処理を行う画素処理装置におい
て、画素の数の減少処理を行う箇所を順次設定する画素処理
箇所設定手段と、偶数画素を１画素に変更することで画像の所望の縮小率
が得られるとき画素処理箇所設定手段によって設定され
た箇所におけるライン方向に連続した画素の両端のいず
れかと隣接する他の１画素を加えた奇数個の画素につい
てそれらの信号状態の多数決をとりこれにより決定され
た信号手段で変更後の画素の信号状態を決定する画素変
更手段とを具備することを特徴とする画像縮小回路。
【請求項２】画素変更手段は隣接した２画素を１画素に
変更する際、前記２画素のいずれかと隣接する１画素を
加えた３画素を用いて多数決により変更後の１画素の信
号状態を決定することを特徴とする特許請求の範囲第１
項記載の画像縮小回路。
【請求項３】各ラインを構成する画素の各々が２値の信
号状態のいずれかをとり、画像の縮小率に応じて前記画
素の総数を減少させる処理を行う画像処理装置におい
て、画素の数の減少処理を行う箇所を順次設定する画像処理
箇所設定手段と、この画素処理箇所設定手段によって設定された箇所を構
成するライン方向に連続した所定個数の画素をこれによ
り少ないＭ個の画素に変換する際、複数の連続した画素
をそれぞれ１画素に減少させるＭ個の組み合わせでこれ
を実現することにし、各組み合わせにおけるそれぞれの
連続した画素が奇数のときにはこれら連続した画素の信
号状態について多数決をとり、前記連続した画素が偶数
のときには、これらの連続した画素の両端のいずれかの
画素と隣接する他の１画素を加えた奇数の画素について
の信号状態の多数決をとる画素変換手段とを具備することを特徴とする画像縮小回路。
【請求項４】多数決をとる画素変換手段は、前記画素処
理箇所設定手段によって設定された箇所の一部の画信号
を同数ずつの互いに反対の状態の信号に強制的に固定さ
せることによって、多数決の対象となる画信号の数を実
質的に変更させることを特徴とする特許請求の範囲第３
項記載の画像縮小回路。