JPH0833923B2 - 直列入力データの２次元的フィルタ処理装置 - Google Patents

直列入力データの２次元的フィルタ処理装置

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JPH0833923B2
JPH0833923B2 JP63003654A JP365488A JPH0833923B2 JP H0833923 B2 JPH0833923 B2 JP H0833923B2 JP 63003654 A JP63003654 A JP 63003654A JP 365488 A JP365488 A JP 365488A JP H0833923 B2 JPH0833923 B2 JP H0833923B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、スキャナーから行をなして配置された高速
の直列データを受取り、各ピクセルを囲む近傍ピクセル
の状態に基いて前記各ピクセルについてフィルタ操作を
行ない、かつ同じ速度でフィルタされたデータまたはピ
クセルを順次出力する装置に関する。
［従来の技術および解決しようとする課題］ 色々な使途において、ページあるいはスクリーンを形
成するように行状に配置された高速の直列データが、こ
れらの列を走査してデータを順次出力する直列スキャナ
ーによって生成される。例えば、CCD（電荷結合素子）
またはビデオ・スキャナーは、10MHzの速度で直列ピク
セル・データを生じることができる。各行の走査された
データは、例えば後に「行の終り」信号が続く1,000ピ
クセルを含み得、また例えば1,000行が走査された後で
「ページの終り」信号あるいはスキャナーの終り信号を
生成することができる。各ピクセル・コードは、明るい
領域を表わす論理値「０」あるいは暗い領域を表わす
「１」であり得、あるいは各ピクセル・コードは透明か
ら黒までの広範囲のカラーを表わす多重ビート・コード
であり得る。
ある用途において直面する主な課題は、「ノイズ」、
即ち走査される面または事物の外因性のスポットまたは
むらを如何に処理するかである。このようなノイズ情報
をピクセル・データからフィルタし得るようにすること
が非常に望ましい。
例えば通信衛星から受取るビデオ信号の画像強調分野
においては、ピクセル・データをフィルタするための手
法は、高速の直列ピクセル・コードのストリングを、こ
れらコードを高速コンピュータに送ってピクセル近傍が
表示スキャナー上に現われる時３×３ピクセル近傍を調
べるフィルタ・アルゴリズムを実行することにより処理
することを含む。第１図は、P1、P2、P3、、、等が順次
出力されるピクセル・コードを表わす単純化されたデー
タ・スキャナーを示している。多くの用途においては典
型的には１行当たり3,400ピクセルおよび１ページある
いはスクリーン当たり3,400行が存在するが、第１図の
例においては各行は100ピクセルを含み、各ページある
いはスキャナーは100行を含んでいる。
第２図において、照合番号２は、「その時の」即ち
「目的の」ピクセルＰ′ｉを中心とする３×３ピクセル
近傍を示している。上記のフィルタ・アルゴリズムは、
近傍２を示す実線内のＰ′ｉを囲む近傍ピクセルの値に
基づくＰ′ｉの新しいフィルタ値を生じる。次に、近傍
２は点線３により示されるように１ピクセルを右方にシ
フトし、目的ピクセルはＰ′５となり、そのフィルタさ
れた値は、８つの囲りの近傍ピクセルに基いて、フィル
タ・アルゴリズムにより計算されることになる。
Ｐ′ｉに対するフィルタ値を決定するに際し、このア
ルゴリズムは近傍２内の全ての９つのピクセル・コード
の適当な加重平均をとる。次いで、点線３で示されるよ
うに近傍２は１ピクセルだけ右方ほ移動され、フィルタ
・アルゴリズムが近傍３の中心における目的ピクセルに
ついて再実行される。目的近傍を１ピクセルだけシフト
させてその目的ピクセルに対する新しい加重平均を計算
するこの手順が入力するピクセル毎に反復されて、フイ
ルタされたピクセル・コードの値を得、この値は次いで
従来の表示メモリー等に対して順次出力される。次に、
フィルタされたピクセル・コードは順次表示メモリーか
ら表示スキャナーへ送られて、走査装置により拾われる
上記の外因性のノイズのないフィルタされた画像が現わ
れる。
上記の手法における問題は、コンピュータによるフィ
ルタ・アルゴリズムの実行が非常に時間を費やすもので
あることである。各近傍における９つのピクセル・コー
ドの各々は少なくとも一回アクセスされねばならず、ラ
ンダム・アクセス・メモリーが一時に１つの場所ずつア
クセスされねばならないため、これは順次行なわれなけ
ればならない。各近傍における９つのピクセル・コード
を取出すだけに要する９つのコンピュータのメモリー・
サイクルに加えて、どんなフィルタ・アルゴリズムがそ
の時の近傍に対して用いられようとも、他のコンピュー
タ命令サイクルが実行のため必要となる。直列ピクセル
入力データのデータ速度は例えば10MHzという非常に大
きなため、フィルタされないピクセルが入力される速さ
即ち10MHzでフィルタされたピクセルが出力されるなら
ば、100MHz程度のメモリー・サイクル速度が必要とな
り、少なくともコストの安い市販のマイクロプロセッサ
を用いてフィルタ・アルゴリズムを実行するならば、こ
れは現技術水準では不可能である。
「課題を解決するための手段］ 従って、本発明の目的は、高速の直列入力ピクセル・
コード・データを受取り、入力データの近傍について演
算し、入力データ受取られる速度と同じ速度で直列処理
データを出力することができるピクセル近傍処理システ
ムおよび方法の提供にある。
本発明の別の目的は、入力ピクセルが順次受取られる
速度と同じ速度でフィルタされたピクセルを順次出力す
るピクセル近傍プロセッサの構造が簡単で、コストが安
い、基本的なハードウェアの提供にある。
本発明の他の目的は、各近傍に対し加えられるフィル
タ・アルゴリズムの便利な選択を行なうピクセル近傍プ
ロセッサの提供にある。
本発明の一実施態様に従って要約すれば、本発明は、
直列に接続された第１と第２と第３のメモリーを含み、
また直列に接続された第４と第５と第６のメモリーと、
第１のメモリーに奇数番号行のピクセルおよび第４のメ
モリーに偶数番号行の入力ピクセルを書込む制御回路
と、第２のメモリーに対する偶数番号行の入力ピクセル
を書込みと同時に、それぞれ第１と第２のメモリーに格
納された奇数番号行のピクセルを第２と第３のメモリー
に対してシフトを行なう回路とを含むピクセル・プロセ
ッサを提供する。同時に、第１のメモリーに対する奇数
番号行のピクセルの書込みと同時に、第４と第５のメモ
リーに格納された偶数番号行のピクセルを第５と第６の
メモリーに対してシフトする回路が提供される。６つの
メモリーの出力は、マルチプレクサ回路の入力側と接続
されている。このマルチプレクサ回路の出力は、３つの
３ビット直並列コンバータの入力側に接続されている。
第１の直並列コンバータの３つの出力は、あるピクセル
近傍の第１の行を表わし、第２の直並列コンバータの３
つの出力は、同じピクセル近傍の第２の行を表わし、第
３の直並列コンバータの出力は同じ近傍の第３の行を表
わす。この３つの直並列コンバータの出力は、フィルタ
・アルゴリズムを格納する読出し専用メモリーの入力を
アドレス指定するためゲートされる。読出し専用メモリ
ーの出力は、格納されたフィルタ・アルゴリズムまたは
テーブルに従ってフィルタされる出力ピクセル・データ
を表わす。デマルチプレクサは所要のピクセル出力を選
択する。本装置は、入力ピクセルがスキャナーから装置
に対し送られる速度と同じデータ速度で３×３のピクセ
ル近傍を表わし、読出し専用メモリーのフィルタされた
出力は同じデータ速度で現われる。その結果、デマルチ
プレクサされた即ち選択されたピクセル出力信号は、ピ
クセル入力と同じデータ速度を有する。第１と第２の列
のピクセルおよび第３の列の最初の２つのピクセルがメ
モリーに書込まれて最初の完全な３×３のピクセルの近
傍がフィルタされたピクセル・データの出力の前に得ら
れるようにするまでフィルタされたピクセル・データの
出力を禁止する回路が設けられる。また、「ページの終
り」信号が受取られた後メモリーを通過するよう格納さ
れたデータのクロック動作を継続するため必要な内部ス
トローブ信号を自動的に生成して、メモリーに依然とし
て格納された近傍がフィルタされることを許容するピク
セル出力データへ変換させる回路も設けられている。目
的ピクセルが格納されたピクセル行の左側終端にあるピ
クセルの近傍に対して「ダミー」の左の列を生成するに
必要な時、ゲート回路が論理値「０」の入力レベルを読
出し専用メモリーのアドレス入力側に加え、また格納さ
れたピクセル行の右側終端におけるピクセルの近傍に対
して「ダミー」の右側の列を生成するため読出し専用メ
モリーのアドレス入力に対し論理値「０」レベルを加え
て、各行の初めと終りにおけるピクセルの正確なフィル
タ動作を許容する回路も含んでいる。
「実施例」 前述の如く、第２図は、中心部の即ち目的のピクセル
Ｐ′ｉの加重平均即ちフィルタ数値を決定するため用い
られた典型的な３×３ピクセルの近傍２を示している。
この近傍２は、中心ピクセルＰ′ｉが１ピクセルずつ右
方に移動するように左から右へ移動して新しいピクセル
近傍を形成し、新しい近傍の中心ピクセルの加重平均を
形成しかつその時の行の終端に達するまで動作を反復す
る。この近傍は次いで次の行の初めまで移動し、Ｐ′ｉ
が次の行の左側即ち始点に見出される。前述の如く、コ
ンピュータを用いてフィルタ・アルゴリズムを行なって
この近傍に対する加重された即ちフィルタされた平均値
を生じる以前の近傍プロセッサは多くの計算時間を要
し、そのためフィルタされたピクセルのデータ速度は、
非常に高速で高価なコンピュータを用いなければ、直列
に入力されたピクセル・データの速度よりも遥かに遅く
なる。
如何にして本発明の近接プロセッサが作用するかの概
要は第３図の参照により理解できるが、同図においては
参照番号４が直列入力ピクセル・コード・データの10MH
zのストリームを示している。本発明のピクセル・プロ
セッサは、シーケンス2A、2B、2Cにおける一連の９ビッ
トのウインドウ即ち近傍シーケンスを生じ、その結果隣
接する各３×３近傍の９つのピクセル全てが、直列ピク
セル・データ入力が受取られる速度と同じ10MHzのデー
タ速度で出力される。次いで、この９ビットのメモリー
・ウインドウ出力を用いて、その時の９ビットのウイン
ドウ（即ち、近傍）と対応するフィルタされたピクセル
（即ち、ピクセル・コード）を出力しかつその時の即ち
目的近傍の中心ピクセルのフィルタされた値を表わす読
出し専用メモリーをアドレス指定する。
第4A図は、本発明の近接プロセッサの基本的な構成要
素のブロック図を示す。参照番号10Aは、ピクセル・デ
ータ入力信号「PIXELS IN」が（例えば）10MHzのデータ
速度で文書スキャナーの如き適当なスキャナーから受取
られる導線を示す。ピクセル入力導線10Aは、第１の直
列メモリー即ちメモリー・レジスタ回路57のデータ入力
ターミナルと接続されている。メモリー・レジスタ57の
データ出力ターミナルは、導線91により第２の同じメモ
リー・レジスタ回路59のデータ入力ターミナルと、また
マルチプレクサ回路66の一入力側と接続されている。メ
モリー59のデータ入力ターミナルは、導線92により第３
の同じメモリー・レジスタ回路61のデータ入力ターミナ
ルと、またマルチプレクサ回路66の別の入力側と接続さ
れている。メモリー61のデータ出力ターミナルは、導線
93によってマルチプレクサ66の第３の入力側と接続され
ている。
ピクセルの入力導線10Aはまた第４のメモリー・レジ
スタ回路58のデータ入力ターミナルと接続され、そのデ
ータ出力ターミナルは導線94によりメモリー・レジスタ
回路60のデータ入力ターミナルおよびマルチプレクサ66
の第４の入力側と接続されている。メモリー60のデータ
出力ターミナルは、メモリー62のデータ入力ターミナル
と導線95により、またマルチプレクサ66の第５の入力側
と導線95によって接続されている。最後に、第６のメモ
リー62のデータ出力ターミナルは導線96によってマルチ
プレクサ66の第６の入力と接続されている。
マルチプレクサ回路66は３つの２入力マルチプレクサ
を含み、第１のマルチプレクサの出力は導線98と接続さ
れ、第２のマルチプレクサの出力は導線99と接続され、
また第３のマルチプレクサの出力は導線100と接続され
ている。
導線98は直並列コンバータ67の入力側と接続され、導
線99は直並列コンバータ68の入力側と接続され、また導
線100は直並列コンバータ69の入力側と接続されてい
る。
本発明の本実施態様においては、メモリー・レジスタ
回路58〜62の各々は、単一のデータ入力ターミナルおよ
び単一のデータ出力ターミナルとを備えた16,384ワード
×１ビットのランダム・アクセス・メモリーである。各
メモリー回路58〜62の各々は、第5A図乃至第5C図に関し
て後で説明するように、これがFIFO（先入れ先出し）メ
モリーとして作動するようにアドレス回路と接続されて
いる。各直並列コンバータ67〜69は３ビットのシフト・
レジスタである。
第4A図の回路の動作結果は、ピクセル・データの最初
の２行および第３行の最初の２ビットがメモリー・レジ
スタ回路57〜62の適当なものに書込まれてシフトされた
後、回路の動作中の如何なる時点においても、その時の
近傍２の最上位行（第２図）が、以下本文においてシフ
ト・レジスタ69と呼ばれる直並列コンバータ69の３つの
出力に現われ、近傍２の中間行がシフト・レジスタ68の
３つの出力が現われ、近傍２の最下行がシフト・レジス
タ67の３つの出力に現われる。
シフト・レジスタ出力101A（Ｐ′1,P′２およびＰ′
３）、101B（Ｐ′4,P′ｉおよびＰ′５）および101C
（Ｐ′6,P′７およびＰ′８）の上記読出し専用メモリ
ーのアドレス入力側に対する接続については、第5A図乃
至第5C図に関して記述することにする。
第4A図においては、点線110はピクセル最初の行（第
１図）のメモリー57に対する順次書込みを示している。
メモリー58の書込み制御入力は導線10A上のピクセルの
奇数番号行の受取り中は禁止されるが、導線10A上のピ
クセルの奇数番号行の受取り中はメモリー57の書込み制
御入力が可能となる。このように、最初ピクセル行の終
りに、メモリー57は最初のピクセル行がこれに格納され
る。
次いで、行の終り（EOR）信号がスキャナーから受取
られる。この信号は上記の書込み制御信号を反転させ
て、第4B図における参照番号111により示されるよう
に、導線10A上で受取られた第２のピクセル行がメモリ
ー58に対して書込まれることを可能にする。同時に、導
線10A上での第２のピクセル行の受取り中、これもまた
第4A図に示されるように第１のピクセル行110がメモリ
ー57から第２のメモリー59に対して書込まれる。これ
は、メモリー59の書込み制御入力を使用可能にすると同
時にメモリー57〜62をアドレス指定することにより行な
われる。
第２のピクセル行の終りに、別のEOR信号が生成さ
れ、メモリーの２つの「バンク」に対する書込み制御信
号を反転させるが、第１のバンクはメモリー57,60,61を
含み、第２のバンクはメモリー即ちレジスタ58,59およ
び62を含んでいる。次いで、第4C図の参照番号112によ
り示されるように、第３のピクセル行112が第１のメモ
リー57に対して書込まれる。同時に、第4C図の参照番号
111により示されるように第２のピクセル行111が第４の
メモリー58から第５のメモリー60に対してシフトされ、
同時に第１のピクセル行110が第２のメモリー59から第
３のメモリー61へシフトされる。別のEOR信号が受取ら
れ、書込み制御操作を逆転してアドレス・カウント回路
を（以下に述べるように）リセットし、第４のピクセル
行113が第４のメモリー58へ書込まれるが、第３のピク
セル行112は第１のメモリー57から第２のメモリー59へ
シフトされ、第２のピクセル行111は第５のメモリー60
から第６のメモリー62へシフトされ、第１のピクセル行
110が導線93上にシフト・アウトされる。
メモリー回路57〜62の交互のバンクに対する入力ピク
セル・データの交互行の上記のローデイング、および他
のバンクの他のメモリーに対する既にロードされたピク
セル行の直列シフト動作は、ページ終り（EOP）信号が
受取られるまで継続する。
マルチプレクサ回路66および３つの３ビットの直並列
コンバータ67〜69は、単に新しいピクセル時間毎に、そ
の時内部に格納されたピクセルをその時順次出力中であ
る３つのメモリー上の最後の３つのピクセル出力の新し
い「スナップ・ショット」を生じるに過ぎない。このた
め、新しい３×３のピクセル近傍が、各ピクセル時間
毎、即ち10MHzの速度で導線グループ101A,101Bおよび10
1C（第4A図参照）上に生成される。従って、所要の「フ
ィルタ動作」の真理値表を含むPROM（プログラム可能読
出し専用メモリー）のアドレス入力としての３つのシフ
ト・レジスタ67〜69の９つの出力を用いて10MHzのデー
タ速度でフィルタされた出力ピクセル・データを得るこ
とは簡単なことである。
次に第5A図乃至第5C図においては、近傍プロセッサ全
体の構成の詳細な構造が開示されており、その一部のみ
を第4A図のブロック図に示した。最初に第5A図において
は、適当なスキャナーからの５つの入力が、フリップフ
ロップのＤ入力あるいはピクセルの入力ラッチ11と接続
されたピクセル入力導線10、フリップフロップ12のＤ入
力およびORゲート14の一入力側と接続されたEOR（行の
終り）導線75、フリップフロップ16のＤ入力側と接続さ
れたEOPIN（ページの終り）導線76、フリップフロップ1
1のトリガー入力側と接続されたSTROBE導線77、フリッ
プフロップ15のトリガー入力側、フリップフロップ16の
トリガー入力側およびORゲート28の一入力側、およびイ
ンバータ23の入力側と接続されたRESET導線78を含む。
ピクセル入力ラッチ11のＱ出力はANDゲート13の一入力
側と接続され、その出力は導線10A上に信号PXLINを生じ
る。前述のようにPXLIN導線10Aは、16Kビットのランダ
ム・アクセス・メモリー57,58のデータ（Ｄ）入力側と
接続されている。
行の終りラッチ12のＱ出力はEOR導線75Aと接続されて
いる。ページの終りラッチ16のＱ出力は、EOR導線76Bに
よりフリップフロップ17のＤ入力側および10MHzの発振
回路26の２入力NANDゲートの一入力側と接続されてい
る。Ｄタイプ・フリップフロップ11,12,16のＲ（リセッ
ト）入力は全て導線78Aによりインバータ23の出力側と
接続され、ここで信号▲▼が生成される。Ｄ
タイプのフリップフロップ15のリセット入力もまた、Ｄ
タイプ・フリップフロップ20のリセット入力およびＤタ
イプ・フリップフロップ29のプリセット入力と同様に、
導線78Aと接続されている。導線78Aはまた、２入力AND
ゲート22の一入力側およびＤタイプ・フリップフロップ
51,54,30,31,32および33のリセット入力側と接続されて
いる。
ORゲート14の出力は、フリップフロップ15のＤ入力側
と接続され、そのＱ出力は導線118と接続され、この導
線上にはEORL（行の終りラッチ）信号が生じる。導線11
8は８進ラッチ34および35のトリガー（Ｔ）入力側と接
続されており、このラッチは「行のカウント」即ち第１
のEOR信号に応答して走査された文書または画像の行当
たりのピクセル数を捕捉する。導線118はまた、ディジ
タル・コンパレータ36の「Ａ＝Ｂ」、「Ｂより小さな
Ａ」および「Ｂより大きなＡ」入力側と接続されてい
る。
フリップフロップ15の出力は、インバータ21により導
線80と接続され、この導線上には本発明概念とは関連し
ない信号 が生じる。
導線118はまた、２入力ORゲート14の他の入力側と接
続されている。
Ｄタイプ・フリップフロップ16のＱ出力はフリップフ
ロップ17のＤ入力側と接続され、このフリップフロップ
のＱ出力ははフリップフロップ18のＤ入力側と接続され
ている。フリップフロップ18のＱ出力はフリップフロッ
プ19のＤ入力側と接続され、このフリップフロップのＱ
出力はページ終りラッチ20のＤ入力側と接続されてい
る。フリップフロップ18,19および20のトリガー（Ｔ）
入力およびフリップフロップ29のトリガー入力は導線89
A上の信号 （カウンタ・クリア）と接続され、この導線はインバー
タ48の出力側と接続されている。フリップフロップ20の
出力は２入力ANDゲート22のの一入力側と接続され、
このゲートの出力はフリップフロップ17,18,19のリセッ
ト（Ｒ）入力側と接続されている。
発振回路26における２入力NANDゲートの第２の入力
は、RCフィードバック回路と接続されている。このNAND
ゲートの出力はインバータ27の入力側と接続され、この
インバータの出力は２入力ORゲート28の一入力側に加え
られる。ORゲート28の出力は導線77Aにより書込みワン
・ショット回路24の一入力側と接続されている。書込み
ワン・ショット24のＱ出力は、書込み導線77Cにより２
入力ANDゲート25の両入力側と接続されている。導線77C
はまた、２入力NANDゲート44および45の各々の一入力側
と接続されている。NANDゲート44の他の入力は導線97に
よりフリップフロップ29のＱ出力側と接続されている。
NANDゲート45の他の入力は、導線97Aによりフリップフ
ロップ29の出力側と接続されている。
非反転駆動回路として接続される２入力ANDゲート25
の出力はBUSY導線119と接続され、この導線はフリップ
フロップ12のＴ入力側と接続されている。
書込みワン・ショット24の出力が導線77Bによりフ
リップフロップ17のＴ（トリガー）入力側と接続され、
▲▼信号をカウンタ・クリア・フリップフロ
ップ55のＴ入力側、バッフア49の入力側に対して加え、
このバッファの出力はバッファ50と接続され、このバッ
ファ出力はフリップフロップ51のＴ入力側および２入力
ANDゲート53の一入力側と接続されている。
フリップフロップ29のＤ入力は導線97Aによりその
出力と接続されている。
NANDゲート44の出力は、導線81上にWRITE ODD信号を
生じる。導線81は２入力ANDゲート46の一入力側に与え
られ、このANDゲートの出力は導線83上にCNTR CLK（カ
ウンタ・クロック）信号を生じ、この導線はインバータ
47の入力側およびカウンタ40の「増分」入力側と接続さ
れているが、このカウンタは種々の供給元により製造さ
れる74ALS193型集積回路でよい。インバータ47は導線87
上に信号SHIFT REG CLKを生じ、この導線はＤタイプ・
フリップフロップ32,33のＴ入力側および２入力ANDゲー
ト52の一入力側と接続され、このANDゲート出力は導線7
7A上に を生じる。
NANDゲート45の出力は導線82上に信号WRITE EVENを生
じ、この導線は２入力のANDゲート46の他の入力側に与
えられる。
インバータ48の入力は導線89により２入力ORゲート56
の出力側と接続され、このORゲートは導線89上にCNTR C
LEAR（カウンタ・クリア）信号を生じる。導線89はま
た、アドレス・カウンタ40,41,42,43のCLR（クリア）入
力側と接続されている。ORゲート56の一入力はRESET導
線77と接続されている。ORゲート56の他の入力はフリッ
プフロップＱ出力側と接続されている。フリップフロッ
プ55のリセット（Ｒ）入力およびＤ入力は導線122によ
りディジタル・コンパレータ39の「Ａ＝Ｂ」出力に生じ
たEOR信号に与えられる。EORフリップフロップ51のＤ入
力はまたEOR導線122と接続されている。フリップフロッ
プ51のＱ出力はEOR導線84と接続され、その出力は▲
▼導線85と接続されている。
フリップフロップ30はそのＤ入力が＋５ボルトと接続
され、そのＴ入力がEOR導線84と接続され、そのＱ出力
がフリップフロップ31のＤ入力側と接続されている。フ
リップフロップ31のＴ入力は導線84と接続され、そのＱ
出力はフリップフロップ32のＤ入力と接続されている。
フリップフロップ32のＱ出力はフリップフロップ33のＤ
入力側と接続され、このフリップフロップのＱ出力は２
入力ANDゲート52の他の入力側および２入力ANDゲート53
の他の入力側と接続されている。EOR導線84はまたフリ
ップフロップ54のＤ入力側と接続され、このフリツプフ
ロップのＴ入力はANDゲート53の出力側と接続されてい
る。フリップフロップ54のＱ出力はSTART ROW導線88と
接続され、その出力は と接続されている。
カウンタ40のCARRY出力は同じカウンタ41のCU（カウ
ント・アップ）入力側と接続されている。そのCARRY出
力はカウンタ42のCU入力側と接続され、このカウンタの
CARRY出力はカウンタ43のCU入力側と接続されている。
カウンタ40,41,42および43の４つの出力は、それぞれデ
ィジタル・コンパレータ36,37,38、39のB0〜B3入力側と
接続されており、また２つの８進ラッチ34,35のD0〜D7
入力側と接続されている。14のアドレス・カウンタ出力
90Bは、16Kメモリー57〜62の各々の14のアドレス入力側
A0〜A13と接続されている。
８進ラッチ34,35の各々のQ0〜Q7出力は、４つからな
るグループで、コンパレータ36,37,38,39のA0〜A3と接
続されている。コンパレータ36〜39は、種々の供給元に
より製造される74LS85型集積回路でよい。これらのコン
パレータの「整合」、「より大きな」および「より小さ
な」入力はそれぞれ図示の如くカスケード接続されてい
る。
メモリー57,60,60の各々の書込み制御入力は導線81
上のWRITE ODD信号を受取るが、メモリー58,59,62の
入力は導線82によりWRITE EVEN信号と接続されている。
メモリー57,59および61のデータ出力ターミナルＱは
それぞれ導線91,92,93によりマルチプレクサ66の1A,2B
および3Aと接続されている。メモリー58,60,62のＱ出力
はそれぞれ導線94,95,96によりマルチプレクサ66の1B,2
Aおよび3B入力と接続されており、このマルチプレクサ
は種々の供給元により製造される74LS157型集積回路で
よい。マルチプレクサ66の選択入力は導線97と接続さ
れ、この導線はフリップフロップ29により生じたSEL1信
号を伝達する。マルチプレクサ66の1Y,2Yおよび3Y出力
はそれぞれ導線98,99,100により３ビットのシフト・レ
ジスタ67,68,69の直列入力側と接続され、これらのレジ
スタの出力はそれぞれピクセル信号P6,P7,P8,P4,X,P5,P
1,P2およびP3を生じる。これら入力は、図示の如く２入
力ANDゲート70Aの個々の入力側、およびこれもまた図示
される如く別のグループの２入力ANDゲート70Bに対して
与えられる。ANDゲート70Aの各々他の入力は▲▼
導線75Aと接続されるが、ANDゲート70Bの各々の他の入
力は導線88A上でSTART ROW信号と接続される。
ANDゲート70Aおよび70Bの出力はプログラム可能読出
し専用メモリー（PROM）71のアドレス入力側と接続され
るが、このメモリーはMonolithic Memories社により製
造される63S841型集積回路でよい。３ビットのシフト・
レジスタ67,68,69のP7,XおよびP2出力はPROM71のA0〜A2
と接続されている。PROM71の４出力はデマルチプレクサ
72の４つの入力側と接続されており、このデマルチプレ
クサは種々の供給元により製造される74LS153型集積回
路でよい。ラッチ73から受取られるコンピュータ・バス
（図示せず）のD0乃至D1入力からの信号に応答して選択
される選択出力は、ピクセル出力回線10B上に４つのPRO
M出力の選択された１つを生じる。
フリップフロップ63,64は本発明概念とは関連のない
エラー表示機能を行なう。50ナノ秒の遅延線65は、50ナ
ノ秒だけ導線77A上に生じた出力ストローブ信号を遅延
させて、ゲート70A,70B,PROM71およびデマルチプレクサ
72間の遅れを整合させ、その結果第5A図乃至第5C図の近
傍プロセッサ回路の出力が別のスキャナーの出力の如く
に見えるようにする。この特徴は、個々の多数の要素が
導線10B上に順次生じたピクセル出力データのフィルタ
動作の適当な連続的な段階を生じるようにカスケード接
続（縦続）されることを可能にする。
動作においては、第5A図乃至第5C図の回路は導線10か
らピクセル・データを受取る。このピクセル・データ
は、導線77上のSTROBE信号によりピクセル・ラッチ即ち
フリップフロップ11に対してラッチされ、これが更にEO
Rパルスをフリップフロップ12に対してラッチする。こ
のSTROBEパルスはまたフリップフロップ15をトリガーし
て、アドレス・カウント即ち最初のピクセル行の終りに
おけるめラッチ34および35のカウンタ40〜43における行
当たりのピクセル数を捕捉するため、導線118上に上記
のEORL信号を生じた機能をもたらす。このEORL信号もま
た、ピクセルのある行の終りに達したかどうかを判定す
るため、ディジタル・コンパレータ36〜39の「比較」入
力に対する使用可能状態として使用される。
STROBEパルスはまた、導線76上の「ページ終り」信号
EOPINをラッチ16にラッチする。ある特定の走査操作に
対するピクセル・データの全てが完了した時、導線76上
のEOPIN信号はページ・ラッチ16の終りにラッチされ
る。導線76B上のそのＱ出力は、内部の10MHzクロック回
路を使用可能状態にする。この時、導線77上のSTROBEパ
ルスが消滅するが、インバータ27の出力は第２の内部で
生成されたストローブ信号を生じ、これが丁度導線77上
のSTROBE信号がEOPIN信号の前にあったように、ORゲー
ト28を介して導線77Aに対しゲートされ続ける。導線77C
および77B上のWRITE信号および▲▼信号の発
生に基く全ての内部動作は全て、例えこれ以上の信号が
入力側導線10,75,76,77および78上のいずれにも与えら
れない場合でも、メモリー57〜62に格納される全ての近
傍が処理されるまでそれぞれ継続する。
第１のメモリー・バンク57,59,61と第２のメモリー・
バンク58,60,62との間の書込み読出し操作の上記の交番
状態は、導線89上のCNTR CLEAR信号の結果として導線77
C上のWRITE信号に応答して行なわれ、この状態はインバ
ータ48により反転されかつ導線89Aによりフリップフロ
ップ29のＴ入力側に与えられて、これが行の終りの条件
がコンパレータ36〜39により検出される毎に状態を切換
える。パルスWRITE ODDまたはWRITE EVENパルスのいず
れかが導線81または82上に現われる毎に、CNTR CLK信号
が導線83上に現われて導線87上にSHIFT REG CLK信号を
生じる。次いで、アドレス・カウンタ40〜43におけるア
ドレスがラッチ34および35に格納された行カウントの前
に捕捉された終りと整合する毎に、導線122上のEOR信号
がコンパレータ39の出力によって生じる。このため、導
線84上にEOR信号を生じ、またフリップフロップ55およ
びORゲート56をして導線89上にCNTR CLEAR信号を生成さ
せる。
導線83上のCNTR CLK信号は、ラッチ34および35に格納
された行カウントの終りが再び得られるまで、アドレス
・カウンタ40〜43の全てをSTROBE速度（第6A,6B図参
照）で連続的に増分させて、その時のピクセル行の走査
終りを信号として発しかつ次の行の走査を開始する。
最初のピクセルSTROBE信号が着信すると、アドレス・
カウンタ40〜43は全て初めて論理値「０」を格納する。
連続する各STROBEパルスは新しいWRITEパルスを生成さ
せ、これに応答して、新しいCNTR CLKパルスが生成され
る。この時、CNTR CLKパルスがメモリー・カウンタ40〜
43のアドレスを増分する。最初の行の終りにおいて、EO
RL信号が導線118上に生じて、対応するカウント・ラッ
チ34および35における全てのアドレス・カウンタ40〜43
のカウントを「捕捉する」。この状態は一回しか生じな
いが、それはこの時導線118上のEORL信号がORゲート14
によってフリップフロップ15のＤ入力を消勢するためで
ある。
コンパレータ36〜39のＡおよびＢ入力側における整合
により導線122上のディジタル・コンパレータ39によっ
て生じたEOR信号がCNTR CLEAR信号を生成し、これがア
ドレス・カウンタ40〜43を最初のピクセル行の終りにリ
セットする。導線81上のWRITE ODD信号は「０」とな
り、導線82上のWRITE EVEN信号は「１」となって、次の
ピクセル行をメモリー57の代りにメモリー58に対して書
込ませ、また前述の如く第２のメモリー・バンク58,59,
62を使用可能状態にすることにより上記の転送を可能に
する。
最初のピクセル行コード、第２のピクセル行コードお
よび第３の行の２つのピクセル・コードの全てがメモリ
ー57〜62に格納されるまでは、有効な「近傍」フィルタ
操作は生じ得ないことを理解すべきである。この場合で
さえ、最初のピクセル近傍域の平均化が２番目の行の最
初のピクセルを中心とする近傍から開始しなければなら
ない。このため、周囲の８つのピクセルに対する有意義
な値が存在するようにシミュレーションの必要がある左
方のダミー列要件をもたらす。これは、導線84上のEOR
信号に応答して導線88上に生じたSTART ROW信号および
導線88A上に生じた を用いてこれをANDゲート70Bの各々の一入力側に加え、
P3,P5およびP8ピクセルに対して論理値「０」を起生さ
せることによって達成される。
また同様に、ある行の終りに、導線75A上の▲
▼信号がANDゲート70AをしてPROM71のP1,P4およびP6入
力側に論理値「０」を生じさせる。
２つのフリップフロップ30および31は、それぞれ導線
84上で受取った第１と第２のEOR信号に応答して、その
出力側に論理値「１」を生じる。このため、最初の２つ
のピクセル行がメモリー57〜62に対してロードされるま
で、 が導線77A上に生じることを禁止する。フリップフロッ
プ32および33は更に２つのピクセルの遅れを加えて、メ
モリーに対する第３の行の第１と第２のピクセルをロー
ディングすることを許容する。第３の行の第３のピクセ
ルがメモリーにロードされると、この時走査されたピク
セル・データの最初に得られる近傍域（左方のダミー列
を含む）がメモリーに対してロードされた時、導線77A
上に が生じ始める。
ページの終り信号EOPINが受取られる時に異なる状況
が生じる。この状態が生じると、メモリー57〜62に格納
された近傍データの全てが処理されてはおらず、前述の
如く、格納された近傍データの全てが処理されるまで内
部クロック動作および導線77B上の の継続が要件となり、EOPIN信号が生じる時、メモリー
には依然としていくつかのデータ行が残される。従っ
て、３つ以上の「人工的な」行の終り（EOR）信号を
「形成する」ことが必要となる。これは、EOPOUT信号が
導線76A上に生じる前に次の３つの「人工的な行の終り
の条件」が格納されるようにカスケードされるフリップ
フロップ18,19,20の入力側に対して加えられる導線89A
上の によって達成される。この時、全ての近傍域がフィルタ
動作を完了し、最後のピクセル出力信号が導線10B上に
生成され、また回路は不動作状態となるのである。
【図面の簡単な説明】
第１図は１つの画像を表わすピクセルの走査順序を示す
図、第２図は情報即ち画像の強調操作においてフィルタ
される３×３近傍を示す図、第３図は本発明の近傍プロ
セッサの動作を説明する上で有効な図、第4A図乃至第4D
図は本発明のピクセル・プロセッサの動作の説明の上で
有効なブロック図、第5A図乃至第5C図は本発明の近傍プ
ロセッサの詳細な論理回路図、および第6A図および第6B
図は第5A図乃至第5C図の回路動作を示すタイミング図で
ある。 10…ピクセル入力導線 11…ピクセル入力ラッチ 12…フリップフロップ、13…ANDゲート 14,28…ORゲート 15〜19…フリップフロップ 20…タイプ・フリップフロップ 21,23…インバータ 22,25…２入力ANDゲート 24…書込みワン・ショット回路 26…発振回路、27…インバータ 29…フリップフロップ 30〜33…Ｄタイプ・フリップフロップ 34,35…８進ラッチ 36〜39…ディジタル・コンパレータ 40…カウンタ 41〜43…アドレス・カウンタ 44〜46…２入力NANDゲート 47,48…インバータ、49,50…バッファ 51…Ｄタイプ・フリップフロップ 52,53…２入力ANDゲート 54…Ｄタイプ・フリップフロップ 55…カウンタ・クリア・フリップフロップ 56…２入力ORゲート 57〜62…メモリー・レジスタ回路 63,64…フリップフロップ 65…遅延線、66…マルチプレクサ回路 67〜69…直並列コンバータ 70…ANDゲート 71…プログラム可能読出し専用メモリー（PROM） 72…デマルチプレクサ 75〜102,118,119,122…導線

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】直列入力データのストリームであって、該
    データの複数の奇数番号行および偶数番号行にそれぞれ
    対応する複数の奇数番号セグメント及び偶数番号セグメ
    ントが交互に配置されているストリームを、フィルタ処
    理するための装置において、 奇数番号セグメントのビットが順次入力される、奇数番
    号セグメント用の第１のFIFOメモリー（57）と、 第１のFIFOメモリーの出力に入力が接続された、奇数番
    号セグメント用の第２のFIFOメモリー（59）と、 第２のFIFOメモリーの出力に入力が接続された、奇数番
    号セグメント用の第３のFIFOメモリー（61）と、 偶数番号セグメントのビットが順次入力される、偶数番
    号セグメント用の第４のFIFOメモリー（58）と、 第４のFIFOメモリーの出力に入力が接続された、偶数番
    号セグメント用の第５のFIFOメモリー（60）と、 第５のFIFOメモリーの出力に入力が接続された、偶数番
    号セグメント用の第６のFIFOメモリー（62）と、 第１及び第４のFIFOメモリーの出力が選択的に入力され
    る第１の直並列コンバータ（67）と、 第２及び第５のFIFOメモリーの出力が選択的に入力され
    る第２の直並列コンバータ（68）と、 第３及び第６のFIFOメモリーの出力が選択的に入力され
    る第３の直並列コンバータ（69）と、 装置の動作タイミングを制御する制御手段であって、 偶数番号セグメントが装置に入力されているときに、第
    １、第３及び第５のFIFOメモリーに記憶されたそれぞれ
    のセグメントのビットを順次読み出し、これら３つのFI
    FOメモリーから同時に出力される３つのビットを第１〜
    第３の直列並列コンバータに供給するとともに、第１の
    FIFOメモリーからの奇数番号セグメントのビットを第２
    のFIFOメモリーに順次記憶し、第５のFIFOメモリーから
    の偶数番号セグメントのビットを第６のFIFOメモリーに
    順次記憶させ、 奇数番号セグメントが装置に入力されているときに、第
    ２、第４及び第６のFIFOメモリーに記憶されたそれぞれ
    のセグメントのビットを順次読み出し、これら３つのFI
    FOメモリーから同時に出力される３つのビットを第１〜
    第３の直列並列コンバータに供給するとともに、第４の
    FIFOメモリーからの偶数番号セグメントのビットを第５
    のFIFOメモリーに順次記憶し、第２のFIFOメモリーから
    の奇数番号セグメントのビットを第３のFIFOメモリーに
    順次記憶させ るよう制御する制御手段と、 フィルター・テーブルを記憶しており、第１〜第３の直
    並列コンバータの出力に基づいてアドレス指定されて、
    出力信号を出力する読出し専用メモリー（71）と からなり、直列入力データが、そのデータ速度でフィル
    ター処理されて直列ストリームの出力信号として出力さ
    れることを特徴とするフィルター処理装置。
  2. 【請求項２】請求項１記載の処理装置において、制御手
    段は、スキャナーからストローブ・パルスに応答してシ
    フト動作の制御を実行し、かつスキャナーからの行の終
    り（EOX）信号を検出して、第１及び第４のFIFOメモリ
    ーに対する書き込み動作を反転させるよう構成されてい
    ることを特徴とする処理装置。
  3. 【請求項３】請求項２記載の処理装置において、制御手
    段は、スキャナーからのページ終り（EOP）信号を検出
    するまで、第１及び第４のFIFOメモリーに対する書き込
    み動作の反転を継続するよう構成されていることを特徴
    とする処理装置。
  4. 【請求項４】特許請求の範囲第１項記載の処理装置にお
    いて、第１、第２及び第３の直並列コンバータはそれぞ
    れ３つのビットの並列出力を生成するよう構成され、該
    並列出力がそれぞれ、３×３ピクセル領域内の３つの行
    を表していることを特徴とする処理装置。
  5. 【請求項５】請求項４記載の処理装置において、制御手
    段は、読出し専用メモリーからフィルター処理されたデ
    ータを生じる前に、３×３ピクセル領域のすべてのピク
    セルのデータが第１、第２及び第３の直並列コンバータ
    の出力に生じるようにするために、第３行目すなわち第
    ２の奇数番号セグメントの最初の３つのビットが第１の
    FIFOメモリーから出力されるまで、フィルター処理され
    たデータの直列ストリームを生成することを禁止するこ
    とを特徴とする処理装置。
  6. 【請求項６】請求項５記載の処理装置において、制御手
    段は、スキャナからのページ終わり信号を検出した後
    に、第１〜第６のFIFOメモリーに記憶されたデータがこ
    れらメモリーを通過することができるようにするため
    の、内部ストローブ信号を発生する手段を含んでいるこ
    とを特徴とする処理装置。
  7. 【請求項７】請求項６記載の処理装置において、制御手
    段は、各行の初めと終わりにおける入力ピクセルの効果
    的なフィルタ処理を実行するため、３×３ピクセル領域
    の中心のピクセルが行の左側終端にある場合に、その領
    域に含ませるダミーの左列ピクセルに対応するデータを
    生成し、中心のピクセルが行の右側終端にある場合に、
    その領域に含ませるダミーの右列ピクセルに対応するデ
    ータを生成する手段を含んでいることを特徴とする処理
    装置。
JP63003654A 1987-02-19 1988-01-11 直列入力データの２次元的フィルタ処理装置 Expired - Lifetime JPH0833923B2 (ja)

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JPH0833923B2 true JPH0833923B2 (ja) 1996-03-29

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