JP2969930B2 - 画像処理装置のラインメモリ - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、２値化画像データの画像処理のための画像
処理装置に係り、特にパイプライン処理用のラインメモ
リに関する。

B.発明の概要 本発明は、画像データをメモリに順次記憶して順次読
出すためのラインメモリにおいて、 メモリのアドレスデータをリニア・フィードバック・
シフトレジスタで発生する構成とすることにより、 高速動作を得ながら回路構成を簡単にするものであ
る。

C.従来の技術 イメージスキャナで読取った画像の処理には、読取っ
た画像をしきい値処理によって２値画像に変換し、この
２値画像から対象物の輪郭画素を抽出し、情報圧縮や対
象物の認識処理等を行う。

このうち、２値画像から対象物の輪郭画素を抽出する
ための従来方式は、第２図に示すように、２値画素デー
タの全画面に渡って画像メモリＭに記憶し、このメモリ
Ｍから対象物Ｔの輪郭の始点となる点、例えば点P₁を探
し、この点P₁に隣接する点を順次追跡抽出して対象物Ｔ
の輪郭画素を抽出するものがある。

この方式による輪郭検出には、画像全面の２値データ
を記憶するメモリを必要とし、高解像度にするほどメモ
リが大容量になると共に輪郭画素抽出処理のためのソフ
トウエア処理時間が長くなる。

このような課題を解決するものとして、ラスタスキャ
ンによって読取られるラインデータから隣接する４つの
画素を抽出し、このデータから４連結性又は８連結性を
持って順次輪郭画素を判定するものを本願出願人は既に
提案している（例えば、特開昭63−226784号公報）。

この装置の構成は、第３図に示すようになり、２値デ
ータ入力部１からラスタスキャン順に並んだ２値データ
（ビット単位で黒画素を論理“1"、白画素を論理“0"と
する）が画素抽出回路２に取込まれる。画素抽出回路２
は入力部１から２値データから互いに隣接した４つ（２
×２）の画素データを４ビット単位で抽出する。このた
め、画素抽出回路２は、２値データを１ライン時間遅延
させるラインメモリ21と、このメモリ21を通した２つの
２値データを順次記憶更新して出力する４ビットパック
回路22を備える。例えば、ラスタスキャンを第４図に示
すように行うとき、４ピットパック回路22にはラインLj
の２ビットa,bと、その１ライン遅れたラインLkの同じ
位置の２ビットc,dを得る。

輪郭画素判定回路３は、１ビットの画素データa,b,c,
dのうち輪郭画素になり得る画素を抽出する。このため
の判定は上下左右に隣接する（４連結性）２ビット又は
３ビットとの関係から輪郭画素と輪郭でない画素を抽出
する。

画素編集回路４は判定回路３からの判定出力によって
輪郭に対応する画素を論理“1"、その他の画素を論理
“0"として順次出力する。このため、１ライン遅延のた
めのラインメモリ41と、２ビットの２つのラインラッチ
シフト回路42を備える。なお、各画素の８連結性からの
輪郭検出には２ラインのラインメモリが使用される。

D.発明が解決しようとする課題 従来の輪郭検出装置において、ラインメモリ21、41
は、一般に第５図に示すように１行ｍビットxn列のメモ
リ５とそのアドレスデータを発生するアドレス発生器６
とを備え、アドレスデータに従って入力データをメモリ
５に順次記憶し、記憶した順で出力データを発生する。

ここで、アドレス発生器６は、従来から非同期又は同
期式のバイナリカウンタが使用される。このうち、非同
期式カウンタでは回路構成が簡単になるが、アドレスの
ビット数が多いラインメモリでは各ビットデータのデー
タ確立時期がバラバラになってしまい、アドレス確定ま
での時間を長く必要といて高速動作が望めない。一方、
同期式カウンタでは高速動作が得られるが、アドレスの
ビット数増大で回路が相当複雑になる。

本発明の目的は、高速動作を得ながら回路構成を簡単
にするラインメモリを提供することにある。

E.課題を解決するための手段と作用 本発明は前記目的を達成するため、２値化した１行ｍ
ビット×ｎ列の画像データを順次記憶するメモリと、前
記メモリが記憶した１行ｍビット×ｎ列の画像データの
うち、上下、左右に隣接する連結ビットを順次読出すた
めのアドレスデータを発生するアドレス発生器とを備え
た画像処理装置のラインメモリにおいて、前記アドレス
発生器は、複数のＤ型フリップフロップを継続接続し、
各フリップフロップから選択した出力の排他的論理和に
よって先頭のフリップフロップにフィードバックするリ
ニア・フィードバック・シフトレジスタにした構成と
し、メモリの画像データ入出力のためのアドレスデータ
をリニア・フィードバック・シフトレジスタから発生さ
せ、フィードバックの遅延を少なくして高速動作のアド
レスデータ発生を得、しかもカウント値設定のためのフ
ィードバック回路を最小単位の論理素子で実現する。

F.実施例 第１図は本発明の一実施例を示す回路図である。同図
が第５図と異なる部分は、アドレス発生器７にある。こ
のアドレス発生器７は、リニア・フィードバック・シフ
ト・レジスタ（LFSR）に構成され、10ビットのアドレス
2¹⁰−１の状態を得る。Ｄ型フリップフロップ7₁〜7₁₀は
Ｑ出力を次段のＤ入力とする10段の継続接続にされ、先
頭のフリップフロップ7₁のＤ入力には３番目と10番目の
フリップフロップ7₃と7₁₀のＱ出力を入力とする排他的
論理和7₁₁を通してフィードバックする。各フリップフ
ロップ7₁〜7₁₀のＱ出力は夫々2⁰〜2⁹桁出力としてメモ
リ５にアドレスデータを与える。

このような構成のアドレス発生器７は、2¹⁰−１まで
のカウントをすることができ、従来のバイナリカウンタ
と同等の容量を持ち、同時にジョンソンカウンタと同程
度の単純な配置と構成になると共に主な遅延がカウンタ
ビット桁7₃と7₁₀から排他的論理和回路7₁₁によってデコ
ードしてフィードバックするのみになって高速動作を得
ることができる。

このアドレス発生器７のフィードバック論理は、例え
ば長さ３ビットから10ビットのカウンタ構成には下記表
に示す組合わせになり、何れも少しのフィードバック要
素によって実現される。

なお、実施例において、メモリ５は１ラインのもので
示すが、これは２ライン等画像処理方式によってｍ行ｎ
列のメモリに対するアドレス発生器として同等の作用効
果を奏する。

G.発明の効果 以上のとおり、本発明によれば、リニア・フィードバ
ック・シフトレジスタをアドレス発生器としてメモリの
アドレスデータを発生するラインメモリとしたため、ビ
ット数ｎに対して2ⁿ−１までのカウント状態を同じ順序
で発生することができ、ラインメモリに必要なアドレス
データ発生に制御論素子を少なくしてしかも高速動作を
得ることができ、画像データの高速処理を可能にしなが
ら構成を簡単にする効果がある。この効果はビット数が
増加しても速度の低下，回路の複雑化を招かないもの
で、多量のデータを処理する画像処理装置に好適とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
の輪郭画素抽出態様図、第３図は輪郭検出装置のブロッ
ク図、第４図はラスタースキャンと４ビット情報を示す
図、第５図は従来のラインメモリ構成図である。 ５……メモリ、７……アドレス発生器、7₁,7₁₀……Ｄ型
フリップフロップ、7₁₁……排他的論理和。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】２値化した１行ｍビット×ｎ列の画像デー
   タを順次記憶するメモリと、前記メモリが記憶した１行
   ｍビット×ｎ列の画像データのうち、上下、左右に隣接
   する連結ビットを順次読出すためのアドレスデータを発
   生するアドレス発生器とを備えた画像処理装置のライン
   メモリにおいて、 前記アドレス発生器は、複数のＤ型フリップフロップを
   継続接続し、各フリップフロップから選択した出力の排
   他的論理和によって先頭のフリップフロップにフィード
   バックするリニア・フィードバック・シフトレジスタに
   した構成を特徴とする画像処理装置のラインメモリ。