JPH04190464A - 画像処理装置のラインメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、２値化画像データの画像処理のための画像処
理装置に係り、特にバイブライン処理用のラインメモリ
に関する。

Ｂ９発明の概要 本発明は、画像データをメモリに順次記憶して順次読出
すためのラインメモリにおいて、メモリのアドレスデー
タをリニアーフィードバック・シフトレジスタで発生す
る構成とすることにより、 高速動作を得ながら回路構成を簡単にするものである。

Ｃ０従来の技術 イメージスキャナで読取った画像の処理には、読取った
画像をしきい値処理によって２値画像に変換し、この２
値画像から対象物の輪郭画素を抽出し、情報圧縮や対象
物の認識処理等を行う。

このうち、２値画像から対象物の輪郭画素を抽出するた
めの従来方式は、第２図に示すように、２値画素データ
の全画面に渡って画像メモリＭに記憶し、このメモリＭ
から対象物Ｔの輪郭の始点となる点、例えば点Ｐ、を探
し、この点Ｐ、に隣接する点を順次追跡抽出して対象物
Ｔの輪郭画素を抽出するものがある。

この方式による輪郭検出には、画像全面の２値データを
記憶するメモリを必要とし、高解像度にするほどメモリ
が大容量になると共に輪郭画素抽出処理のためのソフト
ウェア処理時間が長くなる。

このような課題を解決するものとして、ラスクスキャン
によって読取られるラインデータから隣接する４つの画
素を抽出し、このデータから４連結性又は８連結性を持
って順次輪郭画素を判定するものを本願出願人は既に提
案している（例えば、特開昭６３−２２６７８４号公報
）。

この装置の構成は、第３図に示すようになり、２値デー
タ入力部１からラスクスキャン順に並んだ２値データ（
ビット単位で黒画素を論理“１°、白画素を論理“０°
とする）が画素抽出回路２に取込まれる。画素抽出回路
２は入力部１から２値データから互いに隣接した４つ（
２Ｘ２）の画素データを４ビット単位て抽出する。この
ため、画素抽出回路２は、２値データを１ライン時間遅
延させるラインメモリ２１と、このメモリ２１を通した
２つの２値データを順次記憶更新して出力する４ビツト
パック回路２２を備える。例えば、ラスクスキャンを第
４図に示すように行うとき、４ビツトパック回路２２に
はラインＬｊの２ビットａ、ｂと、そのｌライン遅れた
ラインＬｋの同じ位置の２ビットｃ、ｄを得る。

輪郭画素判定回路３は、１ビツトの画素データλ、ｂ、
ｃ、ｄのうち輪郭画素になり得る画素を抽出する。この
ための判定は上下左右に隣接する（４連結性）２ビツト
又は３ビツトとの関係から輪郭画素と輪郭でない画素を
抽出する。

画素編集回路４は判定回路３からの判定出力によって輪
郭に対応する画素を論理“１”、その他の画素を論理“
０°として順次出力する。このため、ｌライン遅延のた
めのラインメモリ４１と、２ビツトの２つのラインラッ
チシフト回路４２を備える。なお、各画素の８連結性か
らの輪郭検出には２ラインのラインメモリが使用される
。

Ｄ２発明が解決しようとする課題 従来の輪郭検出装置において、ラインメモリ２１．４１
は、一般に第５図に示すように１行ｍピットｘｎ列のメ
モリ５とそのアドレスデータを発生するアドレス発生器
６とを備え、アドレスデータに従って入力データをメモ
リ５に順次記憶し、記憶した順で出力データを発生する
。

ここで、アドレス発生器６は、従来から非同期又は同期
式のバイナリカウンタが使用される。このうち、非同期
式カウンタでは回路構成が簡単になるが、アドレスのヒ
ツト数か多いラインメモリでは各ビットデータのデータ
確立時期がバラ７くうになってしまい、アドレス確定ま
での時間を長く必要として高速動作が望めない。一方、
同期式カウンタでは高速動作が得られるが、アドレスの
ビット数増大で回路が相当複雑になる。

本発明の目的は、高速動作を得ながら回路構成を簡単に
するラインメモリを提供することにある。

９０課題を解決するための手段と作用 本発明は前記目的を達成するため、２値化した画像デー
タを順次記憶するメモリと、前記メモリが記憶した順に
画像データを読出すためのアドレスデータを発生するア
ドレス発生器とを備えた画像処理装置のラインメモリに
おいて、前記アドレス発生器はリニア・フィードバック
・シフトレジスタにした構成とし、メモリの画像データ
入出力のためのアドレスデータをリニア・フィードバッ
ク・シフトレジスタから発生させ、フィードバックの遅
延を少なくして高速動作のアドレスデータ発生を得、し
かもカウント値設定のためのフィードバック回路を最小
単位の論理素子で実現する。

Ｆ　実施例 第１図は本発明の一実施例を示す回路図である。

同図か第５図と異なる部分は、アドレス発生器７にある
。このアドレス発生器７は、リニア・フィードバック・
シフト・レジスタ（ＬＦＳＲ）に構成され、１０ビツト
のアドレス２＋０　１の状態を得る。Ｄ型フリップフロ
ップ７、〜７１１１はＱ出力を次段のＤ入力とする１０
段の縦続接続にされ、先頭のフリップフロップ７、のＤ
入力には３番目と１０番目のフリップフロップ７３と７
．。のＱ出力を入力とする排他的論理和７１．を通して
フィードバックする。各フリップフロップ７、〜７．。

のＱ出力は夫々２０〜２８桁出力としてメモリ５にアド
レスデータを与える。

このような構成のアドレス発生器７は、２１０−１まで
のカウントをすることができ、従来のバイナリカウンタ
と同等の容量を持ち、同時にジョンソンカウンタと同程
度の単純な配置と構成になると共に主な遅延がカウンタ
ビット桁７３と７．。がら排他的論理和回路７□によっ
てデコードしてフィードバックするのみになって高速動
作を得ることができる。

このアドレス発生器７のフィードバック論理は、例えば
長さ３ビツトから１０ビツトのカウンタ構成には下記表
に示す組合わせになり、何れも少しのフィードバック要
素によって実現される。

なお、実施例において、メモリ５は】ラインのもので示
すが、こ処は２ライン等画像処理方式によってｍ行ｎ列
のメモリに対するアドレス発生器として同等の作用効果
を奏する。

Ｇ０発明の効果 以上のとおり、本発明によれば、リニア・フィードバッ
ク・シフトレジスタをアドレス発生器としてメモリのア
ドレスデータを発生するラインメモリとしたため、ビッ
ト数ｎに対して２ｎ−１までのカウント状態を同じ順序
で発生することができ、ラインメモリに必要なアドレス
データ発生に制御輪素子を少なくしてしがも高速動作を
得ることができ、画像データの高速処理を可能にしなが
ら構成を簡単にする効果がある。この効果はビット数か
増加しても速度の低下９回路の複雑化を招かないもので
、多量のデータを処理する画像処理装置に好適となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
の輪郭画素抽出態様図、第３図は輪郭検出装置のブロッ
ク図、第４図はラスタースキャンと４ビツト情報を示す
図、第５図は従来のラインメモリ構成図である。 ５・・・メモリ、７・・・アドレス発生器、７□、７．
。 ・・・Ｄ型フリップフロップ、？　Ｉ＋−・・排他的論
理和。 外１名 第２図 杖来の軸１Ｐ画素才１１１比東扛図 第５図 イ更東ｎラインメモリオｌ城図

Claims (1)

【特許請求の範囲】
1. （１）２値化した画像データを順次記憶するメモリと、
   前記メモリが記憶した順に画像データを読出すためのア
   ドレスデータを発生するアドレス発生器とを備えた画像
   処理装置のラインメモリにおいて、前記アドレス発生器
   はリニア・フィードバック・シフトレジスタにした構成
   を特徴とする画像処理装置のラインメモリ。