JPS61147671A - 図形デ−タ圧縮転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野〕 本発明は、コンピューターによる図形処理分野において
、図面等を光学的手段等によって走査して図面上の図形
を読み取るスキャナーからのデータを圧縮してコンピュ
ーターで扱いやすい形に変換してメモリーに転送する回
路に関するものである。

（従来技術） 従来の図形処理では一般にスキャナーからのビクセルデ
ータを０と１の２値にしてメモリーにとり込みこのデー
タを基にしてコンピューターが図形認識等の処理を行う
ことが多い。ま几フ丁りシミＩＪの技術分野で行わｎて
いるモデフ丁イハフマン法等のデータ圧縮方法を利用す
る場合もある。

（発明が解決しようとする問題点〕 しかしながら０と１の２値データとしてそのままメモリ
ーにとりこむ場合、大きな図面を高分解能で読みとると
大量のメモリーが必要となる。

たとえばＡｌサイズの図面を１ミリあ交り１６ドツトの
分解能で読むと１６　Ｍバイトのメモリーが必要となり
処理装置の価格が高くなる。また磁気ディスフ等の外部
記憶装置の使用も考えらｎるが、Ａ１サイズの図面を１
分間程度で読みとるＫはスキャナーの読出し速度が２Ｍ
ビット／秒程度になり外部記憶装置への書き込み速度が
間にあわない等の問題がある。

またファクシミリの分野で行わｎているモデフ了イハフ
マン法等のデータ圧縮方法は通常人８以下の図面サイズ
で規定さｎていることや圧縮さｎたデータ長が可変長で
ある等のため、コンピュータによる図形処理分野におい
て各種認識処理を行うＫは不便である。

ｃ問題点を解決する丸めの手段】 本発明ではスキャナーから高速に読み出さｎてくるビク
セルデータ列をリアルタイムでコンピューター処理しや
すいかたちに圧縮してメモリーに転送したものである。

通常の図面は白地が大部分でありそこに黒い文字や図形
がかかｎているので、白の連続ビクセル数（白ランレン
グス）黒の連続ビクセル数（黒ランレングスンによりデ
ータをあられすと、単に白、黒を０，１に対応した場合
にくらべてデータ量が非常に減少する。一方コンピュー
ターは通常８ビット単位でデータ処理を行っているが、
圧縮率及び取扱い上の問題から本発明は８ビットの半分
の４ビット単位の半固定長のデータとしている。

すなわちランレングスを８ビットととに区切ってそｎＫ
区切りのための終端識別ビットを１ビット加えて４ビッ
トとしている。

（作用〕 カウンタにより白または黒のビクセル列を数えていき、
白から黒または黒から白に切り変った時にカウンタの内
容をレジスタにとり込む。この時カウンタがどのビット
までカウントアツプさｎたかを８ビット単位で検出し、
その情報により終端識別ビットｔ８ビットごとに１ビッ
トづつガロえて各々４ビット単位とする。そしてどこま
でカウントアツプさ３２かの情報に基き、４ビット単位
データのうち必要なデータのみをＦＩＦＯメモ＋７　＋
にとりこむ。そしてＩ）Ｍムインターフェース回路がｙ
ｘｙｏメそすから順次４ビット単位のデータをとり出し
てコンピュータのデータバスに送り出し最終的にメモリ
ーに順序よくかく納さｎる。

なおス・キャナーが１行の走査を終了する九びに行の区
切りとして行路端子が、行路端子付加回路によりデータ
のあどに付は加えらｎる。

（実施例〕 以下、添付図により本発明の詳細な説明する。第４図に
おいてあはム１サイズ程度の図面を高速で読みとるスキ
ャナー、あは本発明の図形データ圧縮転送回路部、３７
はデータを書きこむメモリーを有するコンピュータ一部
である。そしてスキャナーあと図形データ圧縮転送回路
あの間をデータは２Ｍビット／秒程度でシリアル転送さ
ｎる。

前記図形データ圧縮転送回路３６とコンピューター３７
の間は、前記コンピューターのデータバスにより通常１
６ビットパラレルでＤＭＡ〔メモリー直接書き込み方式
〕転送が行わｎている。

第５図の信号ＦＸＩＩ％ＯＫ％ＲＥＮムは第４図のスキ
ャナーあから図形データ圧縮転送回路３６へ送らｎてい
る信号である。ＰＸＤはビクセルデータをあられし、高
いレベル３８（論理ＩＫ相当〕は黒ｔ−あられし、低い
レベル３９（論理０に相通］は白をあられす。ＯＫは同
期クロックをあられしａＸの立上り時にｐｘフを読みと
る。ｘｍｍムは読取り可能信号で１行の走査が始まると
立上り終ると元にもどる。

第６図から第９図は圧縮さｎたデータの書式をあられす
。第６図はランレングスが１から７の場合である。４４
は区切りのための終端識別ビットでこの場合ランレング
スが８ビットだけなので、この終端識別ビットを１とす
る。第６図の４５はランレングス値がはいる。

第７図はさらに長いう／レングスの場合で、九と見ばラ
ンレングスが１から６８まではこの形式に＆る。第７図
において４９は下位８ビットのランレングス、４８はさ
らに上位があることを示す終端識別ビットでＯとする、
４７は上位８ビットのランレングスで、４６は終りを示
す終端識別ピッＩ１１をいｎる。同様にさらに長いラン
レングスの場合は順次４ビットづつ増やしていて第８図
のようＫなる。本実施例では４ビット単位について説明
しであるが、第９図のように８ビット単位でも同様であ
る。８ビット単位にすると４ビット単位にくらべて、通
常の図面における実験値で２５％ぐらい圧縮率が悪くな
るが、メモリーが８ビット単位であることから圧縮デー
タの取扱いがしやすい利点がある。

第１０図は、１行の終了を示す行路端子としてこｎを用
いる。すなわちランレングスＯが存在しないので行の区
切りとしてこの行路端子を挿入する第１図は回路の実施
例である。２はＤ裂フリップ７０ツブでビクセルデータ
ＰＸＤを同期クロックｏｘのタイミングでとりこむ。Ｄ
’ｌＪフリップフロップ２からの出力が論理１の時は黒
で、論理００時は白である。８と４はそｎぞｎ立上り微
分回路及び立下り微分回路でビクセルデータが白から黒
に変化した時と、逆に黒から白に変化した時にパルスを
発生する。５は立下り微分回路で、読取可能信号ＲＩＮ
Ａが１行分の走査終了後、論理０にもどろ時にパルスを
発生する。６は行路端子付加回路で、１行分の走査が終
了し次の行の走査が始まるまでの間前記Ｒ２Ｈムが論理
Ｏになっているが、この間に行終端子付力Ｄｏためのパ
ルスを１つ発生する。ｔＸ同時に６は、ＯＲゲート９の
入力を論理１にすることにより、第１０図に示すような
終端子を生成する機能も有する。ＯＲゲート７は８から
６で発生しｔパルスのｏＲｔ−とりロードパルスＬＤＰ
とする。第５図の４０〜４８のパルスはそｒｔ（Ｊｔｔ
　ｓから６で発生するパルスのタイミングをあられして
いる。１０から１３はランレングスを数えるカウンター
で、ムＭＤゲート１を通過した同期クロックＯＫＫより
カウントアツプさｎる。そして前記のロードパルスＬＤ
Ｐが発生するごとに、ＴＪ′Ｄ′Ｐにより、１８から２
１に示す、４ビットのレジスタのそｎぞｎ下位８ビット
にラッチさｎる。そしてロードパルスＬＩ）Ｐの直後に
遅延回路８によりＴ、＋ＤＰｔ−遅延させてつくったパ
ルスによりカウンタ１０〜１３をＯＫクリアする。１４
から１７はＯＲゲートでカウンタ出力の８ビットのうち
のいずｎかが論理ＩＫなっていると出力が論理１となる
。終端識別ビット付加回路ｎは前記１４から１７のうち
の最上位に九っている論理１のみを有効にし、そｎ以外
の論理１をすべて論理０にする機能を有する。終端識別
ビット付加回路の出力ＴＯ−Ｔ８ｔ−４ビットレジスタ
１８から２１の上位４ビット目に、　前記ロードパルス
ＩＩＤＦで同時に七ｎぞｎラッチすることにより、終端
識別ビットが付加さｎることになる。

第２図の乙は終端識別ビット付加回路の詳細であり、上
位優先のエンコーダ公により入力ＹＯからＹ３までのう
ち最上位に九っている論理１のみが２進数にエンコード
さｎｌこｎをデコーダ２９によりデコードして終端識別
ビットＴＯからＴ８を得る。また信号３１人は２進数の
ＯＯから１１の値をとり、この値により第１図のカウン
タ１０から１３のうちどこまで有効なランレングスがカ
ウントアツプさｒＬりかを８ビット単位でわかる。以上
のことに関し簡単表側をあげると、う／レングスがｌＯ
進数で８５の時は、第１図のカウンタ１３から１０は下
記のようＫなる 上位、、０００　００１　０１０　１０１．。

下位 さらにそｎに終端識別ビットが３ビットごとに１ビット
づつ加わってレジスタ２１から１８は下記のようになる
。

そして上位４ビットの１組を除いたのこり８組の４ビッ
トの組が有効で、こｎが最終的にＩＦＩＩＰＯメモリ　
（先入先出しメモリン２４にとりこまｎる。

第１図において１１４ＦＯ書込回路ｎは有効な４ビット
の組のみを１工１０メモリＫｉＩＦき込む機能を有する
。第８図の乙はｙＩｙｒｏ畳込回路の詳細図であり、カ
ウンタ３３にはロードパルスＬＤＰにより有効な４ビッ
トの組数ｔ−あられすＥ、Ａがプリセットさｎる。そし
て発振器３１の出力によりカウンタをカウントダウンし
てカウンタがマイナスになるとボロー信号ＢＲがでてＡ
ＮＤゲート３２ｔ−とじる。一方カウンタあの出力はデ
コーダあでデコードさ３００８からＯＯＱまで必要な信
号がでて第１図レジスタ２１から１８の対応するレジス
タの出力ゲートが開いて内容が順次第８図のＳ工Ｆ’Ｉ
’工Ｎパルスによりとりこまｎる。

第１図の５はＤＭＡインタフェースで、ＦＩＦＯメモリ
賞の出力を順次８ビットまたは１６ビットにまとめてコ
ンピュータのデータバスに送りこみメモリＶｃｖ’ｉこ
ｔｎる。ここでＦ工Ｆ’Ｏメモリの役目は、短いランレ
ングスが続いた時にＤＭＡによるメモリーとりごみが間
にあわないのでバッフ了として使用するもので、本実施
例では巾が４ビットで深さが６４の７エＦＯメモリーを
使用し几。

なおスキャナの最初のデータはかならず白に表るように
なっており、メモリーにとりこまｒ＋、＋データは白黒
白黒とならんでいる。このようすを示したのが第１１図
で、５０は行路端子ｔ−あられし５１から新しい行が始
まっている。５１，５２，５８で長さ８５の白ランレン
グスをあられす。５４は４ビット目に論理１があるので
こｎだけで長さ５の黒ランレングスをあられし、５５，
５６で長さ１５の白ランレングスをあられす。

本実施例において、通常の回路図面を読ませたところ、
ビットパターンでそのままメモリーに書き込む場合にく
らべて約１／１０の圧縮ができた。

（発明の効果〕 以上の様に１本発明によｎは高速スキャナーの出力を受
けとりながら同時に圧縮するため時間遅ｎがなく、大巾
なデータ圧縮が可能でメモリーの節約になる。

そして圧縮さｎ比データが４ビット単位の半固定長の究
めデータ処理が容易でありさらに圧縮さｎｆＰ、、デー
タは、はぼランレングスそのままの九め、ランレングス
を使用した認識処理等のデータ処理を行うのく便利であ
る。等、種々の効果がある。

σ

【図面の簡単な説明】

第１図は本実施回路例、第２図は終端識別ビット性別回
路、第８図はＩＰＩＦＯ：ｉ）込回路第４図は図形処理
装置のブロック図、第５図は信号のタイミング図、第６
図から第９図は圧縮さｎたデータの書式、第１０図は行
路端子−１第１１図はメモリーにデータが曹きこまｎた
ようすを例として示す。 以上

Claims (1)

【特許請求の範囲】
1. スキャナーから出力されたピクセルデータ列をランレン
   グスに変換しそれを８ビットごとに区切りさらにそれに
   終端識別ビットをそれぞれ１ビット加えて４ビットごと
   の半固定長データとしてメモリーに転送するための回路
   において、ランレングスに変換するカウンタ部、終端識
   別ビット付加回路、データを１時的に保持するレジスタ
   部、出力側と同期をとるためのＦＩＦＯメモリー、ＦＩ
   ＦＯメモリに必要なデータを書き込むためのＦＩＦＯ書
   込み回路及びＦＩＦＯメモリーの出力をコンピューター
   にＤＭＡ転送するためのＤＭＡインターフェース回路か
   らなる図形データ圧縮転送回路。