JPH02193268A - 画像データ２値化圧縮装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は道路料金機械の車両番号認識装置に適用される
画像処理装置に関する。

〔従来の技術〕

車両番号認識等、高速化が要求される画像処理装置に於
ては一般的にパイプライン演算型画像処理装置が使用さ
れる。

第４図にｉ！イグライン演算型画像処理装置の一例を示
す。

カメラ１により入力されたデータはＡ／Ｄ変換器２でデ
ィジタル信号に変換され、画像メモリ５へ書き込１れる
。

画像メモリ５に書き込１れた画像データは、リードアド
レス発生器３の発生するアドレスに従い順次読み出され
、クロック１２に同期して演算器６へ送られる。演算器
６に送られた画像データはパイプラインで画像処理を施
された後、クロック１２に同期して再度画像メモリ５に
送られライトアドレス発生器４の発生するアドレスに従
い順次画像メモリ５に書き込まれる。演算器６で処理さ
れた画像データは計算機２で最終的な処理を施された後
再度画像メモリ５に書き込まれ、Ｄ／Ａ変換器８でアナ
ログ信号に変換され、モニタテレビ９に表示される。

計算機７で行う最終処理の一つに２値化圧縮処理がある
。画像データの２値化とは画像データに対しである閾値
を定め、ある画素のデータが閾値より大きければその画
素を１とし、小さければ０とする。すなわち、各々の画
素のデータを１かＯという２つの値に変換することであ
る。画像データがディジ、タル信号で表現されている場
合、例えば２５６階調を持つ画素は、２値化前はｓ　ｂ
ｔｔのデータで表現されている。２値化後には、１つの
画素を１　ｂｉｔで表現することができるため、８つの
画素を１つの画像データにまとめることができる。これ
が画像データの２値化圧縮である。

従来、２値化圧縮処理は、演算器６によるパイプライン
処理終了後、計算機７で行っていた。

〔発明が解決しようとする課題〕

従来２値化圧縮処理は演算器によるパイプライン処理終
了後、計算機で行っていた。計算機で２値化圧縮処理を
行う際には計算機による画像メモリのリード、２値化圧
縮演算、演算結果の画像メモリへのライトという３つの
処理が必要となる。

計算機による画像メモリのり−ド／ライトは、パイプラ
イン処理時のアドレス発生器による画像メモリのリード
／ライトと比較して、時間がかかる。又、計算機による
２値化圧縮演算にもかなシの時間が必要である。

計算機によシ２値化圧縮処理を行った場合にはノ４イブ
ライン処理による処理時間の他に上記の計算機による処
理時間が必要となる為全体として大幅な処理時間の増大
を招くという問題がある。本発明はこのような問題を解
決した装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明罠係る画像データ２値化圧縮装置はＩＪ−ドアド
レス発生器３とライトアドレス発生器４と画像メモリ５
と演算器６と計算機７を具備する画像データ２値化圧縮
装置において、比較回路１０とシリアル／パラレル変換
回路１１を設け、前記比較回路１０は演算器６から入力
した画像データと、閾値データを比較して画像データの
２値化を行ない、前記シリアル／パラレル変換回路１１
は比較回路１０から入力した２値化されたデータをパラ
レルデータに変換して画像メモリ５に出力し、前記ライ
トアドレス発生器４は複数クロックに１回アドレスを更
新する機能を有することを特徴とする。

〔作用〕

比較回路では演算器からの出力データと閾値データを比
較して画像データの２値化を行う。シリアル／パラレル
変換回路では、比較回路から送られてくるシリアルデー
タをパラレルデータに変換して画像メモリに出力する。

ライトアドレス発生器では、複数クロックに１回アドレ
スの更新を行い、シリアル／パラレル変換回路の出力に
画像データがそろった時にシリアル／パラレル変換回路
の出力データを画像メモリに書き込む。

〔実施例〕

本発明の実施例を第１図〜第３図に示す。

第１図は本発明によるｉ？イブライン演算型画像処理装
置の一例を示す。カメラＪ、Ａ／Ｄ変換器２、リードア
ドレス発生器３、ライトアドレス発生器４、画像メモリ
５、演算器６、計算機７、Ｄ／Ａ変換器８、モニタテレ
ビ９はパイプライン演算型画像処理装置を構成する。

本発明では２値化圧縮のために比較回路１０、シリアル
／パラレル変換回路を追加するとともにライトアドレス
発生器４に、複数クロックに１回アドレスを増加する機
能を追加している。

第２図に本発明装置の構成要素である、シリアル／・母
うレル変換回路の具体的な回路構成を示す。

但し、これは画像データがｓ　ｂｔｔで表現されている
場合のシリアル／パラレル変換回路の回路構成の一例で
ある。

第３図に本発明装置である２値化圧縮回路のタイミング
図を示す。

演算器６の出力データＤＴｏ　＊　ＤＴｌ　＋　ＤＴ２
・・・は比較回路１０に送られる。比較回路１０では演
算器６の出力データと閾値データ１３を比較し、演算６
一 器の出力データが閾値ｆ−夕１３より大きければ１を出
力し小さければ０を出力する。比較回路傘 １０の出力データ１３　Ｄｏ　、Ｄｔ　ＩＤ２　”’は
シリアル／パラレル変換回路１１に送られる。シリアル
／パラレル変換回路１ノのｂｉｔ　７出力１４には比較
回路１０の出力データ１３がそのまま出力される。シリ
アル／パラレル変換回路１１のｂｉｔ　６出力１５から
ｂｉｔ　Ｏ出力２１にはそれぞれ、フリッゾフロッ７°
２２を使用して、比較回路１１の出力データ１３を１ク
ロツクから７クロツク遅延させたデータが出力される。

これによシ８クロックサイクル目に最初の８つのデータ
Ｄ。、Ｄｌ・・・Ｄ７が、１６クロツクサイクル目に次
の８つのデータＤ８１Ｄ２．・・・Ｄ１５が以下同様に
して８クロツク毎に、８画素分のまとまったデータがシ
リアル／パラレル変換回路１１から画像メモリ５に出力
される。ライトアドレス発生器では８クロツクに１回ラ
イトアドレスを更新する。画像メモリ５ではクロック毎
にシリアル／パラレル変換回路１１の出力を画像メモリ
５に書き込んでいるが、ライトアドレスの更新が８クロ
ツクに１回である為、アドレスが更新される直前のクロ
ックサイクルで書き込まれたデータが最終的に画像メモ
リ５に残る。したがって８クロツク毎に出力される８画
素分のまとまったデータが画像メモリ５に書き込まれ２
値化圧縮が行われる。

〔発明の効果〕

本発明は前述のように構成式れているので以下に述べる
ような効果を奏する。

（１）演算器によるノＪ？イブライン処理結果をその−
１ま２値化圧縮処理を行いながら画像メモリに書き込む
ことが可能になる。

（２）　　これにより、計算機による２値化圧縮処理の
時間が不要になる。

【図面の簡単な説明】

第１図は本発明装置の実施例の構成を示す図、第２図は
本発明装置の構成要素であるシリアル／パラレル変換回
路の構成図、 第３図は本発明装置の２値化圧縮回路のタイミング図、 第４図は従来装置の構成を示す図である。 １・・・カメラ、２・・・Ａ／Ｄ変換器、３・・・リー
ドアドレス発生器、４・・・ライトアドレス発生器、５
・・・画像メモリ、６・・・演算器、７・・・計算器、
８・・・Ｄ／Ａ変換器、９・・・モニタテレビ、１０・
・・比較回路、１１・・・シリアル／パラレル変換回路
、１２・・・クロック、１３・・・比較回路出力、３０
・・・閾値データ。 出願人代理人　　弁理士　鈴　江　武　彦−９＝ 第 図

Claims (1)

1. 【特許請求の範囲】 リードアドレス発生器（３）とライトアドレス発生器（
   ４）と画像メモリ（５）と演算器（６）と計算機（７）
   を具備する画像データ２値化圧縮装置において、比較回
   路（１０）とシリアル／パラレル変換回路（１１）を設
   け、 前記比較回路（１０）は演算器（６）から入力した画像
   データと、閾値データを比較して画像データの２値化を
   行ない、前記シリアル／パラレル変換回路（１１）は比
   較回路（１０）から入力した２値化されたデータをパラ
   レルデータに変換して画像メモリ（５）に出力し、前記
   ライトアドレス発生器（４）は複数クロックに１回アド
   レスを更新する機能を有することを特徴とする画像デー
   タ２値化圧縮装置。