JPH02126372A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、テレビカメラによって撮像され、多値化さ
れたディジタル画像情報を処理する画像処理装置に関す
るものである。

（従来の技術〕 従来から濃淡画像のパターン認識を行うには、まず、画
像全体に対し濃度変換及び微分等の前処理を行い、画像
中のエツジを構成する特徴点を抽出し、その連なりから
なる線画を作成し、その後その線画の特徴を抽出してパ
ターンの認識を行っている。このような処理を、ＣＰＵ
によるソフト処理で実行すると、画像データが膨大な量
であるため、処理時間が遅いという欠点がある。そのた
め、処理内容は単純であるが、データ量が多く最も時間
のかかる前処理部を専用のデータ処理回路を用いて高速
化を図っている画像処理装置が多い。第６図は例えば東
芝レビュー（４０巻８号、Ｐ６７４、昭和６０年）に示
された従来の画像処理装置の構成図を示していおり、（
１）　はテレビカメラ、（２）は画像入力回路、（３）
は画像データを格納する画像メモリ、（４）は前処理を
高速に実行する専用のデータ処理回路、（５）は画像デ
ータをモニタ（６）に表示するための画像出力回路、（
７１）〜（７４）は画像データを伝送する４系統の画像
バス、（８）はシステムバス（９）を介し装置の動作を
制御するｅｐｕである。

次に動作について説明する。テレビカメラ（１）により
撮像された画像信号は、画像入力回路（２）に入力され
て各画素毎に多値化され、画像バス（月）を介して画像
メモリ（３）に格納される。格納された画像データを順
次読み出した信号、あるいは画像入力回路（２）の出力
信号を、画像バス（７１）を介し順次データ処理回路（
４）に送出し、濃度変換・微分等の前処理を高速に実行
し、その処理結果は画像バス（７２）を介し順次画像メ
モリ（３）に格納される。この格納された処理結果の画
像データは、ｃｐｕ　（ａ）で制御されたシステムバス
（９）を経由して適時にｃｐｕ　（ａ）で処理され、特
徴抽出が行われる。また、処理結果は、画像メモリ（３
）あるいはデータ処理回路（４）から画像バス（７１）
〜（７４）のどれかを経由して画像出力回路（５）へ、
もしくはＣＰＵ　（８）からシステムバス（９）を経由
して画像出力回路（５）へ送られ、モニタ（６）に表示
される。

上記第６図に示した画像処理装置は、専用のデータ処理
回路（４）と、画像データがバス上で競合しないように
入力と出力とに分けて使用し得る４系統の画像バス（７
１）〜（７４）を設け、順次送られてくる画像データを
データ処理回路（４）で受けつつ処理結果を出力出来る
構成とし、前処理の高速化を図った装置である。

また、データ処理回路の種類を増やすことにより、処理
能力を増強することが出来る。

〔発明が解決しようする課題〕

従来の画像処理装置は、以上のようにデータ処理回路と
４系統の画像バスから構成されているので、如何にデー
タ処理回路を増強しても画像バスでの競合のため任意の
パイプライン処理が出来ないという問題があった。

第７図はバイブライ処理の説明図であり、データ処理回
路（４１）〜（４６）で各々処理Ａ−Ｆが行われるとす
る。パイプライン処理は、前段の処理結果を次段の入力
として流すことで連続処理を行い、全体として処理時間
を短縮する手法であるが、第７図（ａ）では３段のパイ
プライン処理しか実行出来ない。即ち、画像バス（７１
）を介し入力される画像データをデータ処理回路（４１
）にて処理Ａを実行し、順次出力される処理結果を画像
バス（７２）を介しデータ処理回路（４２）に入力し処
理Ｂを実行する。処理Ｂから順次出力される処理結果を
画像バス（７３）を介しデータ処理回路（４３）に入力
し処理Ｃを実行する。処理Ｃの出力が画像バス（７４）
を使用することになり、４系統の画像バス全てに同時に
データが流れることになる（第７図（ａ）で実線の矢印
）。それ故、画像バスの競合のため、データ処理回路（
４４）〜（４６）で（４１）〜（４３）と同時に処理を
行うことが出来ず、データ処理回路（４３）の出力を一
度メモリに格納し、その後このメモリからデータを読み
出し、データ処理回路（４４）〜（４６）で処理Ｄ％Ｅ
、Ｆを行う必要があった（第７図（ａ）での破線の矢印
）。即ち、４段以上のパイプライン処理を行うときには
、第７図（ｂ）に示す様に３段毎にパイプライン処理が
とぎれ、第７図（Ｃ）に示す本来のパイプライン処理に
比べ処理時間が増大する欠点があった。

また、これを解消するためには、必要なパイプライン段
数より１つ多い数の画像バスを設置する必要があるが、
あらかじめ多くの画像バスを用意するのはハードウェア
量が著しく増大する欠点があり、また増設時に用意する
のは画像メモリ、他のデータ処理回路と画像バスとの接
続部を変更する必要が生じるという問題があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、増設時に他の画像メモリ、他のデータ処理
回路と画像バスとの接続部を変更する必要もなく、処理
速度向上のためのパイプライン処理を任意の段数でかつ
任意の順序で実行可能である画像処理装置を得ることを
目的とする。

〔課題を解決するための手段〕

この発明に係る画像処理装置は、テレビカメラにより撮
像された画像信号を各画素毎に多値化して画像バスに送
出する画像入力回路と、画像バスに接続されて画像デー
タを格納するＭ台の画像メモリと、画像バスからの画像
データに対しデータ処理を施し、その結果を画像バスに
出力するＮ台のデータ処理回路と、画像バスからの画像
データを格納し表示するための表示用メモリを含む画像
出力回路と、システムバスを介し装置の動作を制御する
ＣＰＵとから構成される画像処理装置において、前記画
像メモリ内の複数台のメモリと複数の画像バスとの間で
任意の接続を可能にするメモリ用バス結合コントロール
回路をＭ台備えると共に前記Ｎ台のデータ処理回路と画
像バスとの間に配置されたＮ台のデータ処理用バス結合
コントロール回路を備え、かつ前記Ｎ台のデータ処理用
バス結合コントロール回路の間をリング状に接続するバ
イブラインリングバスを設置したものである。

〔作用〕

この発明におけるメモリ用バス結合コントロール回路と
データ処理用バス結合コントロール回路は、ＣＰＵから
の制御により、画像バスの接続を柔軟に変化し、画像バ
スの競合を回避し、任意のバイブライン処理を実現する
。

（実施例〕 以下、この発明の一実施例を図について説明する。第１
図において、（１）はテレビカメラ、（２）はテレビカ
メラ（１）により撮像され得られた画像信号を各画素毎
に多値化する画像入力回路、（３１）、（３２）は画像
データを格納する画像メモリ、（４１）、（４２）は順
次送られてくる画像データに対し、濃度変換・微分等の
前処理を高速に実行しその処理結果を順次出力するデー
タ処理回路である。（７１）、（７２）、（７３）は画
像データを伝送する画像バス、（５）は画像バス（７１
）、（７２）、（７３）から送られてくる画像データを
格納しモニタ（６）に表示するための表示用メモリを含
む画像出力回路、（８）はシステムバス（９）を介し装
置全体を制御するｃｐｕである。（ＬＬ）、　（１０□
）は画像バス（７１）〜（７３）と画像メモリ（３１）
、（３２）との接続をＣＰｕからのコントロールにより
任意に変化するメモリ用バス結合コントロール回路、（
１１＋）、（１１２）はデータ処理用バス結合コントロ
ール回路、（１２□）〜（１２４）はデータ処理用バス
結合コントロール回路（１１、）、（１１２）の間をリ
ング状に接続する双方向のバイブラインリングバスであ
り、データ処理用バス結合コントロール回路（１１＋）
、（１１２）はデータ処理回路（４１）、（４２）　　
と画像バス（７１）〜（７３）とバイブラインリングバ
ス（１２＋）〜（１２４）　との間の接続をＣＰＵ（８
）からのコンロトールにより任意に変化する。

第２図、第３図により、メモリ用バス結合コンロトール
回路（１０，）　　とデータ処理用バス結合コントロー
ル回路（１１ｎ）の内部構成の一実施例を説明する（、
、、。は自然数）。

第２図において、（１３１）〜（１３３）は画像バス（
７１）〜（７３）からの入力データを保持するラッチ回
路、（１３４）〜（１３６）は画像メモリからの入力デ
ータを保持するラッチ回路、（１４１）〜（１４３）は
ラッチ回路（１３４）〜（１３６）の出力のどれか一つ
を選択し画像バス（７１）〜（７３）に出力するマルチ
プレクサ回路、（１４４）〜（１４６）はラッチ回路（
１３１）〜（１３３）の出力のどれか一つを選択し画像
メモリに出力するマルチプレクサ回路である。この構成
においては、　ＣＰＵ　（８）　により、前記マルチプ
レクサ回路（１４１）〜（１４５）での選択及び出力を
コントロールすることで、画像バス（７１）〜（７３）
と画像メモリとの間でバス接続を任意に変化することが
可能になる。

また、第３図において、（１５１）、（１５２）は画像
バス（７２）、（７３）からの入力データを保持するラ
ッチ回路、（１５３）、（１５４）はデータ処理回路か
らの入力データを保持するラッチ回路、（１５５）、（
１５８）はバイブラインリングバス（１２２ｏ−３）、
（１２２ｏ−２）（但し、ｎ＝１のときは各々（１２２
゜−１）、（１２２ｎ）　　となる。）　、（ｕ２ｎ−
＋）、（ｔ２２ｎ）からの入力データを保持するラッチ
回路である。（１６１）、（１６２）はラッチ回路（１
５３）〜（１５８）の出力のどれか一つを選択し画像バ
ス（７１）、（７３）に出力するマルチプレクサ回路、
（１６３）〜（１６８）は同様にラッチ回路（１５１）
〜（１５８）の２個づつ４系統のうち自分の出力方向と
異なる他の３系統６個の出力からどれか一つを選択し、
各々データ処理回路、バイブラインリングバスに出力す
るマルチプレクサ回路である。

ＣＰＩＩ　（８）により前記マルチプレクサ回路（１６
ｉ）〜（１６８）での選択及び出力をコントロールする
ことで、画像バス（７１）〜（７３）とデータ処理回路
とパイプラインリングバス（１２２ｎ−３＞、（１２□
。−２）、（１２２ｎ−１）、（１２２ｏ）　との間で
バス接続を任意に変化することが可能になる。

次にパイプライン処理での動作について第４図により説
明する。説明のため、データ処理回路（４１）〜（４６
）の６台、データ処理用バス結合コントロール回路（１
１＋）〜（１１６）の６台、画像バス（７１）〜（７３
）の３木、バイブラインリングバス２系統のときを示す
。第４図は、画像バス（７１）より人力される画像デー
タに対し、データ処理回路（４１）〜（４６）で行われ
る処理Ａ−Ｆの６段のパイプライン処理を行い、処理結
果を画像バス（７３）に出力するときの画像バス、デー
タ処理回路、パイプラインリングバスの結合状態を示す
図であり、（ａ）は処理Ａ→Ｃ→Ｄ→Ｂ−Ｆ−Ｅの順で
、（ｂ）は処理Ｂ−Ｄ−Ａ−Ｅ−Ｃ→Ｆの順で行なわれ
るバイブライン処理を示している。

第４図（ａ）では、画像バス（７１）から入力される画
像データは、データ処理用バス結合コントロール回路（
１１＋）を介しデータ処理回路（４１）に送られ処理Ａ
が施される。次に、処理Ａの出力はデータ処理用バス結
合コントロール回路（１１１）、（１１゜）、（１１３
）を介しパイプラインリングバスを用いてデータ処理回
路（４３）に送られ処理Ｃが実行される。以下、図に示
す様に、パイプラインリングバスとデータ処理用バス結
合コントロール回路（１１□）〜　（ｌｌａ）を用い、
データ処理回路（４４）、（４２）、（４６）、（４５
）を順に接続し処理り、Ｂ、Ｆ、Ｅを実行し、処理Ｅの
処理結果を画像バス（７３）に出力し、パイプライン処
理を達成する。

第４図（ｂ）は任意順序でのパイプライン処理が達成可
能であることを示す説明図であり、３木の画像バスと２
系統のパイプラインリングバスで６段のパイプライン処
理が任意に実現可能である。

画像バス（７１）を入力用、画像バス（７３）を出力用
とすると、最初の任意の３段のパイプライン処理をバイ
ブラインリングバス１系統を使用して実行しく第４図（
ｂ）で処理Ｂ−Ｄ−Ａの経路）、その処理結果と次の任
意の２段のパイプライン処理をもう一つのパイプライン
リングバスを使用して実行する（第４図（ｂ）で、処理
Ａ−Ｅ−Ｃの経路）。

その処理結果を画像バス（７２）を介して最後のデータ
処理回路に送り（第４図（ｂ）で処理Ｃ−Ｆの経路）、
任意の順序での６段のパイプライン処理を実現する。な
お、第４図で破線は使用していない画像バスバイブライ
ンリングバスを示している。

また、データ処理回路にデータ処理用バス結合コントロ
ール回路を付加した形で増設かつ移動可能な構成とする
と、第４図に示した、画像バス３本、バイブラインリン
グバス２系統の構成でも７段以上のパイプライン処理が
データ処理回路の並び換えで達成可能となる。

なお、上記実施例ではメモリ用バス結合コントロール回
路とデータ処理用バス結合コントロール回路に、全ての
バス接続が可能になる様にラッチ回路とマルチプレクサ
回路により構成したものを示したが、これはＲＡＭで論
理式を作成した回路を用い、通電中にもプログラマブル
にバス接続を変化しつる構成とし、ＣＰＵ　（８）から
の指令により適宜処理に必要なバス接続のみを行う様に
構成し、ハードウェア量の削減を図ってもよい。

第５図はこの内部構造可変型のバス結合コントロール回
路を用いた処理の説明図であり、連続して送られてくる
４枚の■■■■から連続画像間の差分画像３枚を得ると
きのバス結合コントロール回路の内部構成を示している
。

第５図で（３１１）〜（３１４）は画像メモリ（３１）
内の４枚の画像メモリ、（３１５）〜（３１７）はバス
の接続を制御する双方向バスバッファ、（１４４１）、
（１４５１）、（１４６１）はラッチ回路（１３１）、
（１３３）の出力のどちらかを選択し出力するマルチプ
レクサ回路である。連続して送られてくる画像の１枚目
のは、まず画像バス（７１）、ラッチ回路（１３１）　
　マルチプレクサ回路（１４５１）を介し画像メモリ（
３１２）に格納される。２枚目の画像■は、同様にマル
チプレクサ回路（１４６１）を介し画像メモリ（３１３
）に格納されるとともにラッチ回路（１５１）を介しデ
ータ処理回路（４１）に送られる。このとき、画像メモ
リ（３１２）　　に格納した■のデータをラッチ回路（
１３５）　　マルチプレクサ回路（１４２）　　画像バ
ス（７２）、ラッチ回路（１５２）を介しデータ処理回
路（４１）に送り、画素間演算による差分処理を施し■
−■の処理結果を得る。データの入力とともに順次出力
されるこの処理結果は、ラッチ回路（１５３）　　画像
バス（７３）、ラッチ回路（１３３）　、マルチプレク
サ回路（１４４１）を介し画像メモリ（：Ｈｌ）に格納
される。即ち、画像■の入力とほぼ同時に■−■の処理
結果が得られること辷なる。以下同様に、マルチプレク
サ回路（１４４２）、（１４４１）、（１４５１）、（
１４６１）及び双方向バスバッファ（３１５）〜（３１
７）の出力をコントロールすることにより、３枚目の画
像■を画像メモリ（３１４）に格納しつつ、画像メモリ
（３１３）から画像■を読み出し、■−■を画像メモリ
（３１２）に格納する。４枚目の画像■に対しては、画
像メモリ（３１４）から画像■を読み出し、データ処理
回路（４１）にて■−■を実行し、その結果を画像メモ
リ（３１３）　に格納する。以上の様に、連続画像間で
の処理を実行することも可能であり、かつ、内部構造を
可変にし処理に必要なバス接続のみを行う様にしても同
様の効果を得ることが出来る。

また、上記実施例では画像バス３本、バイブラインリン
グバス２系統、データ処理回路１個につき１種の処理を
行う場合を示したが、処理内容に応じ、複数の画像バス
、複数のバイブラインリングバスを用いてもよい。さら
に１個のデータ処理回路に複数の処理を含むように構成
してもよい。

〔発明の効果〕

以上のように、この発明によれば、画像バスと画像メモ
リ、データ処理回路との間にメモリ用バス結合コントロ
ール回路、データ処理用バス結合コントロール回路を分
散配置し、さらにデータ処理用バス結合コントロール回
路間をリング状に接続するバイブラインリングバスを設
置したとこでバスの衝突・競合を回避し得るよう−に構
成したので、バス結合コントロール回路を付加した形で
画像メモリ、データ処理回路が増設可能で、かつ、それ
らを用いた柔軟なパイプライン処理が実行可能となり、
処理時間の短縮が図れる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による画像処理装置の構成
を示すブロック図、第２図はメモリ用バス結合コントロ
ール回路の内部構成を示すブロック図、第３図はデータ
処理用バス結合コントロール回路の内部構成を示すブロ
ック図、第４図はパイプライン処理実行時の画像バス、
バイブラインリングバスの結合状態を示す説明図、第５
図は内部構造可変型のバス結合コントロール回路を用い
た処理の説明図、第６図は従来の画像処理装置の構成を
示すブロック図、第７図は従来の画像処理装置でのパイ
プライン処理の問題を示す説明図である。 図中、 （１）・・・テレビカメラ、（２）・・・画像入力回路
（３）、（３１）、　（３２）・・・画像メモリ、（３
１１）〜（３１４）・・・画像メモリ、（３１５）〜（
３１７）・・・双方向パスバッファ、（４）、（４１）
〜（４６）・・・データ処理回路、（５）・・・画像出
力回路、（６）・・・モニタ、（７１）　〜（７４）−
・・画像バス、（８）　・（：ＰＵ、（９）・・・シス
テムバス、 （１０）・・・メモリ用バス結合コントロール回路、（
１１）・・・データ処理用バス結合コントロール回路（
１２）・・・バイブラインリングバス（１３１）〜（１
３６）、（１５１）〜（１５８）・・・ラッチ回路（１
４１）〜（１４６）、（１４４１）、（１４５１）、（
１４６１Ｌ　（１６１）〜（１６８）・・・マルチプレ
クサ回路 なお、図中、同一符号は同一　又は相当部分を示す。 代理人　　大　　岩　　増　　雄 手 続 補 正 １文 （自発〉 １、事件の表示 特願昭 ｔＢ　−ｒ？ρｉ７ａ　ｉ ２、発明の名称 画像処理装置 ３、補正をする者 代表者 士 岐 守 哉 ４、代 理 人 ５゜ 補正の対象 ６、補正の内容 （１）明細書第３頁第２行の「示していおり」という記
載を「示しており」と補正する。 （２）明細書第５頁第２行の「バイブライ」という記載
を「バイブライン」と補正する。 （３）明細書第９頁第１行のｒ　ｃｐｕ、という記載を
ｒｃｐｕ　（８）　」と補正する。 （４）明細書第１０頁第１３行のｒ　（１５５）、　（
１５８）、という記載をｒ　（１５５）〜　（１５８）
Ｊと補正する。 （５）明細書第１０頁第１５行ないし第１６行のｒ　（
１２２，ｌ）、＜１２２゜）となる。）」という記載を
［（１２□Ｎ−１）、（１２□Ｎ）となる。Ｎはデータ
処理回路の台数。）」と補正する。 （６）明細書第１５頁第１６行の「マルチプレクサ回路
（１４４２）Ｊという記載を「マルチプレクサ回路（１
４２）　Ｊと補正する。 （７）明細書第１７頁第１行の「設置したとこで」とい
う記載を「設置したことで」と補正する。 以上

Claims (1)

【特許請求の範囲】
1. 　テレビカメラにより撮像された画像信号を各画素毎に
   多値化して画像バスに送出する画像入力回路と、画像バ
   スに接続されて画像データを格納するＭ台の画像メモリ
   と、画像バスからの画像データに対しデータ処理を施し
   、その結果を画像バスに出力するＮ台のデータ処理回路
   と、画像バスからの画像データを格納し表示するための
   表示用メモリを含む画像出力回路と、システムバスを介
   し装置の動作を制御するＣＰＵとから構成される画像処
   理装置において、前記画像メモリ内の複数台のメモリと
   複数の画像バスとの間で任意の接続を可能にするメモリ
   用バス結合コントロール回路をＭ台備えると共に前記Ｎ
   台のデータ処理回路と画像バスとの間に配置されたＮ台
   のデータ処理用バス結合コントロール回路を備え、かつ
   前記Ｎ台のデータ処理用バス結合コントロール回路の間
   をリング状に接続するパイプラインリングバスを設置し
   たことを特徴とする画像処理装置。