JP2862387B2 - 超高速画像処理システムのフィルタリング処理方式 - Google Patents
超高速画像処理システムのフィルタリング処理方式Info
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Description
【０００１】
【産業上の利用分野】本発明は大規模画像の前処理を実
時間で行うことができる超高速画像処理システムＲＩＰ
Ｅ（Ｒｅａｌ−ｔｉｍｅ Ｉｍａｇｅ Ｐｒｏｃｅｓｓ
ｉｎｇ Ｅｎｇｉｎｅ）のフィルタリング処理方式に関
するものである。
時間で行うことができる超高速画像処理システムＲＩＰ
Ｅ（Ｒｅａｌ−ｔｉｍｅ Ｉｍａｇｅ Ｐｒｏｃｅｓｓ
ｉｎｇ Ｅｎｇｉｎｅ）のフィルタリング処理方式に関
するものである。
【０００２】
【従来の技術】医療、工業生産などの分野で計算機を用
いた画像処理の必要性が高まって来ている。これらの応
用分野における近い将来の目標は２次元またはそれ以上
の多次元大規模画像（高画質画像）の実時間処理であ
る。システムの認識能力を向上させるためには画像自体
の分解能をあげることが必須であるが、そのためには、
画素数を増大させること、および前処理でのフィルタの
マスクサイズを増大させることが必要である。
いた画像処理の必要性が高まって来ている。これらの応
用分野における近い将来の目標は２次元またはそれ以上
の多次元大規模画像（高画質画像）の実時間処理であ
る。システムの認識能力を向上させるためには画像自体
の分解能をあげることが必須であるが、そのためには、
画素数を増大させること、および前処理でのフィルタの
マスクサイズを増大させることが必要である。
【０００３】ここ数年間での画像処理に対する具体的要
求の例として以下の３項目が考えられる。
求の例として以下の３項目が考えられる。
【０００４】１画像当たり２０４８×２０４８以上の
画素を持つ多値およびカラーの画像の処理が可能となる
こと。
画素を持つ多値およびカラーの画像の処理が可能となる
こと。
【０００５】上記の画像に対してフィルタリングなど
の局所並列処理が高速に行えること、および５０×５
０程度の大きさのマスクを用いたフィルタリング処理が
可能であること。
の局所並列処理が高速に行えること、および５０×５
０程度の大きさのマスクを用いたフィルタリング処理が
可能であること。
【０００６】画像処理ではフィルタリングを中心とする
前処理が行われる場合が多く、画像の規模およびフィル
タの規模が増大するのに従い、前処理に必要な計算時間
は急激に増加する。
前処理が行われる場合が多く、画像の規模およびフィル
タの規模が増大するのに従い、前処理に必要な計算時間
は急激に増加する。
【０００７】これまで医療、工業生産などで実用化され
ている画像処理システムでは、５１２×５１２程度の画
素を持つ画像を対象としているが、２０４８×２０４８
画素程度の解像度を持つ医療用Ｘ線フィルムなどの複雑
な濃淡画像の前処理を行うためには、スーパーコンピュ
ータなどの汎用大型計算機を用いても実時間処理は困難
である。このような大規模画像の前処理を効率よく行う
専用システムを実現するためには、処理の並列化および
パイプライン化が有効であると考えられる。特にフィル
タリング処理のアルゴリズムの多くは並列型の積和演算
を頻繁に用いているので、画素単位での空間並列処理が
効果的であると考えられる。
ている画像処理システムでは、５１２×５１２程度の画
素を持つ画像を対象としているが、２０４８×２０４８
画素程度の解像度を持つ医療用Ｘ線フィルムなどの複雑
な濃淡画像の前処理を行うためには、スーパーコンピュ
ータなどの汎用大型計算機を用いても実時間処理は困難
である。このような大規模画像の前処理を効率よく行う
専用システムを実現するためには、処理の並列化および
パイプライン化が有効であると考えられる。特にフィル
タリング処理のアルゴリズムの多くは並列型の積和演算
を頻繁に用いているので、画素単位での空間並列処理が
効果的であると考えられる。
【０００８】
【発明が解決しようとする課題】ところで、画像１行中
の画素数と同じ個数の演算素子を用意して画素単位での
並列処理を行う、所謂行並列型局所演算におけるデータ
の格納には、これまで主として線形な番地をもつ有限長
のメモリを用いることが考えられている。しかし、この
ようなメモリを用いて行並列型局所演算をプログラムで
実行しようとすると、メモリ中の原データおよび中間結
果の格納場所を順次変更（移動）させる必要があり、そ
のための有効な方法の１つとしてはメモリ中の原データ
および中間結果の格納場所の原点（ベースポンインタ）
を移動することであるが、この方法では原データおよび
中間結果に対するアクセスは常にベースポンインタを経
由して行わなければならず、ベースポンインタの内容を
変える操作と、ベースポンインタで指定されるメモリの
内容を読み取る操作とでメモリを２回アクセスする必要
が生じ、また、メモリの境界でのポインタの操作のため
の処理のオーバーヘッドも生じ処理時間がかかってしま
うという問題があった。
の画素数と同じ個数の演算素子を用意して画素単位での
並列処理を行う、所謂行並列型局所演算におけるデータ
の格納には、これまで主として線形な番地をもつ有限長
のメモリを用いることが考えられている。しかし、この
ようなメモリを用いて行並列型局所演算をプログラムで
実行しようとすると、メモリ中の原データおよび中間結
果の格納場所を順次変更（移動）させる必要があり、そ
のための有効な方法の１つとしてはメモリ中の原データ
および中間結果の格納場所の原点（ベースポンインタ）
を移動することであるが、この方法では原データおよび
中間結果に対するアクセスは常にベースポンインタを経
由して行わなければならず、ベースポンインタの内容を
変える操作と、ベースポンインタで指定されるメモリの
内容を読み取る操作とでメモリを２回アクセスする必要
が生じ、また、メモリの境界でのポインタの操作のため
の処理のオーバーヘッドも生じ処理時間がかかってしま
うという問題があった。
【０００９】本発明は上記課題を解決するためのもの
で、メモリアクセスをハードウェア構成で実現すること
により、フィルタリング処理時間を大幅に短縮すること
が可能な超高速画像処理システムのフィルタリング処理
方式を提供することを目的とする。
で、メモリアクセスをハードウェア構成で実現すること
により、フィルタリング処理時間を大幅に短縮すること
が可能な超高速画像処理システムのフィルタリング処理
方式を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、１行分の画像
データの全部または一部をラスタースキャン順に取り込
む複数の入力要素からなる入力ユニットと、各入力要素
からの画像データが同時に転送され、画素単位で並列的
に画像処理演算を行う複数の処理要素からなる処理ユニ
ットと、各処理要素からの処理データが同時に転送され
る複数の出力要素からなる出力ユニットと、入力ユニッ
ト、処理ユニット、出力ユニットを制御するコントロー
ラとを備え、順次各行毎に画素単位で並列的に画像処理
を行う超高速画像処理システムにおいて、各処理要素は
処理を受け持つ列のデータを必要個数分記憶可能なメモ
リ容量を持ち、終端アドレスが先頭アドレスに繋がるエ
ンドレス型メモリと、前記コントローラからの指令によ
り行改毎に１づつ内容が変更され、終端アドレスの次に
先頭アドレスが書き込まれるベースポインタと、行改毎
にベースポインタの内容が書き込まれるとともに、エン
ドレス型メモリからのデータ読み出し毎に内容を１づつ
変更して該メモリのアドレス指定を行うリファレンスポ
インタとを有し、リファレンスポインタによりフィルタ
のマスクサイズに対応したエンドレス型メモリの領域を
順次アクセスするようにしたことを特徴とする。
データの全部または一部をラスタースキャン順に取り込
む複数の入力要素からなる入力ユニットと、各入力要素
からの画像データが同時に転送され、画素単位で並列的
に画像処理演算を行う複数の処理要素からなる処理ユニ
ットと、各処理要素からの処理データが同時に転送され
る複数の出力要素からなる出力ユニットと、入力ユニッ
ト、処理ユニット、出力ユニットを制御するコントロー
ラとを備え、順次各行毎に画素単位で並列的に画像処理
を行う超高速画像処理システムにおいて、各処理要素は
処理を受け持つ列のデータを必要個数分記憶可能なメモ
リ容量を持ち、終端アドレスが先頭アドレスに繋がるエ
ンドレス型メモリと、前記コントローラからの指令によ
り行改毎に１づつ内容が変更され、終端アドレスの次に
先頭アドレスが書き込まれるベースポインタと、行改毎
にベースポインタの内容が書き込まれるとともに、エン
ドレス型メモリからのデータ読み出し毎に内容を１づつ
変更して該メモリのアドレス指定を行うリファレンスポ
インタとを有し、リファレンスポインタによりフィルタ
のマスクサイズに対応したエンドレス型メモリの領域を
順次アクセスするようにしたことを特徴とする。
【００１１】
【作用】本発明は画像１行中の画素数と同じかそれ以下
の個数の演算素子を用意して画素単位での並列処理を行
う行並列型局所演算による画像処理システムにおいて、
終端アドレスが先頭アドレスに繋がり、処理を受け持つ
列のデータを必要個数分記憶可能な有限長のエンドレス
型のメモリ（以下ではスリットメモリと言う）のアドレ
スをベースポインタとリファレンスポインタで行い、ベ
ースポインタは処理すべき行が変わる毎に外部コントロ
ーラより内容が１づつ変更されて終端アドレスの次には
先頭アドレス０にリセットされ、同時にベースポインタ
の内容がリファレンスポインタに書き込まれ、リファレ
ンスポインタでスリットメモリのアドレス指定を行うと
同時にリファレンスポインタの内容を１変更し、リファ
レンスポインタによりフィルタのマスクサイズに対応し
たスリットメモリの領域を順次アクセスすることによ
り、各処理要素は現在どこの行を処理しているか意識せ
ず、超高速での処理を行うことが可能となる。
の個数の演算素子を用意して画素単位での並列処理を行
う行並列型局所演算による画像処理システムにおいて、
終端アドレスが先頭アドレスに繋がり、処理を受け持つ
列のデータを必要個数分記憶可能な有限長のエンドレス
型のメモリ（以下ではスリットメモリと言う）のアドレ
スをベースポインタとリファレンスポインタで行い、ベ
ースポインタは処理すべき行が変わる毎に外部コントロ
ーラより内容が１づつ変更されて終端アドレスの次には
先頭アドレス０にリセットされ、同時にベースポインタ
の内容がリファレンスポインタに書き込まれ、リファレ
ンスポインタでスリットメモリのアドレス指定を行うと
同時にリファレンスポインタの内容を１変更し、リファ
レンスポインタによりフィルタのマスクサイズに対応し
たスリットメモリの領域を順次アクセスすることによ
り、各処理要素は現在どこの行を処理しているか意識せ
ず、超高速での処理を行うことが可能となる。
【００１２】
【実施例】図１は本発明におけるメモリアクセスを説明
するための図、図２は本発明の画像処理システムのハー
ドウェア構成を示す図、図３は各画像処理要素を示す図
である。図中、１はベースポインタ、２はリファレンス
ポインタ、３は加減算器、４はスリットメモリ、１０は
入力ユニット（ＬＩＵ）、１０−１〜１０−ｎはラッチ
回路（ＩＥ）、２０は処理ユニット（ＬＰＵ）、２０−
１〜２０−ｎは処理要素（ＰＥ）、３０は出力ユニット
（ＬＯＵ）、３０−１〜３０−ｎはラッチ回路（Ｏ
Ｅ）、４０はホストコンピュータ、５０は外部コントロ
ーラ、２１−ｉはセレクタ、２２−ｉは算術論理ユニッ
ト（ＡＬＵ）、２３−ｉはレジスタファイル、２４−ｉ
はフラグレジスタ、２５−ｉは通信コントローラ、２６
−ｉはバスである。
するための図、図２は本発明の画像処理システムのハー
ドウェア構成を示す図、図３は各画像処理要素を示す図
である。図中、１はベースポインタ、２はリファレンス
ポインタ、３は加減算器、４はスリットメモリ、１０は
入力ユニット（ＬＩＵ）、１０−１〜１０−ｎはラッチ
回路（ＩＥ）、２０は処理ユニット（ＬＰＵ）、２０−
１〜２０−ｎは処理要素（ＰＥ）、３０は出力ユニット
（ＬＯＵ）、３０−１〜３０−ｎはラッチ回路（Ｏ
Ｅ）、４０はホストコンピュータ、５０は外部コントロ
ーラ、２１−ｉはセレクタ、２２−ｉは算術論理ユニッ
ト（ＡＬＵ）、２３−ｉはレジスタファイル、２４−ｉ
はフラグレジスタ、２５−ｉは通信コントローラ、２６
−ｉはバスである。
【００１３】まず、本発明の超高速画像処理システムＲ
ＩＰＥを図２、図３により説明する。
ＩＰＥを図２、図３により説明する。
【００１４】本発明のＲＩＰＥでは、６５５３６階調
（１６ビット）の濃淡画像データに対する各行の処理
を、入力−演算−出力の３つのステージに分割し、パイ
プライン的に処理することにより画像データの入出力と
演算処理を平行して行うものであり、演算ステージでは
画像１行中の画素数と同じ個数のＰＥ（Ｐｒｏｃｅｓｓ
ｉｇ Ｅｌｅｍｅｎｔ）を用い、外部コントローラより
各ＰＥに対して同一の命令を１つづつ与え、それぞれの
画像データに対して同一の処理を行うＳＩＭＤ（Ｓｉｎ
ｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ ｓｔｒｅａｍ Ｍｕ
ｌｔｉｐｌｅ Ｄａｔａ ｓｔｒｅａｍ）型の並列処理
が行われるため、画像データの処理が１行分同時に行わ
れる。
（１６ビット）の濃淡画像データに対する各行の処理
を、入力−演算−出力の３つのステージに分割し、パイ
プライン的に処理することにより画像データの入出力と
演算処理を平行して行うものであり、演算ステージでは
画像１行中の画素数と同じ個数のＰＥ（Ｐｒｏｃｅｓｓ
ｉｇ Ｅｌｅｍｅｎｔ）を用い、外部コントローラより
各ＰＥに対して同一の命令を１つづつ与え、それぞれの
画像データに対して同一の処理を行うＳＩＭＤ（Ｓｉｎ
ｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ ｓｔｒｅａｍ Ｍｕ
ｌｔｉｐｌｅ Ｄａｔａ ｓｔｒｅａｍ）型の並列処理
が行われるため、画像データの処理が１行分同時に行わ
れる。
【００１５】本発明のＲＩＰＥのハードウェア構成は図
２に示すようなものであり、このシステムはホストシス
テムのバックエンドプロセッサとして動作し、外部コン
トローラ５０、入力ユニット１０、演算ユニット２０、
出力ユニット３０からなっている。外部コントローラ５
０はホストコンピュータ４０との同期をとりながら、入
力ユニット１０、演算ユニット２０、出力ユニット３０
の制御を行い、ユーザーが作成した処理プログラムを格
納するＲＡＭと、予め基本的な処理のプログラムが格納
されているＲＯＭを持ち、ホストコンピュータ４０から
の指示にしたがってＲＡＭまたはＲＯＭに記憶された命
令を１ステップづつ順次各演算ユニット２０に送ってお
り、各演算ユニットは命令されたことだけを実行する処
理機械として機能する。なお、ユーザーが作成した処理
プログラムは処理に先立ち、あらかじめホストコンピュ
ータ４０からコントローラ５０のＲＡＭにダウンロード
される。
２に示すようなものであり、このシステムはホストシス
テムのバックエンドプロセッサとして動作し、外部コン
トローラ５０、入力ユニット１０、演算ユニット２０、
出力ユニット３０からなっている。外部コントローラ５
０はホストコンピュータ４０との同期をとりながら、入
力ユニット１０、演算ユニット２０、出力ユニット３０
の制御を行い、ユーザーが作成した処理プログラムを格
納するＲＡＭと、予め基本的な処理のプログラムが格納
されているＲＯＭを持ち、ホストコンピュータ４０から
の指示にしたがってＲＡＭまたはＲＯＭに記憶された命
令を１ステップづつ順次各演算ユニット２０に送ってお
り、各演算ユニットは命令されたことだけを実行する処
理機械として機能する。なお、ユーザーが作成した処理
プログラムは処理に先立ち、あらかじめホストコンピュ
ータ４０からコントローラ５０のＲＡＭにダウンロード
される。
【００１６】入力ステージを受け持つＬＩＵ１０は１６
ビット幅のｎ個のラッチ回路（ＩＥ）から構成されてシ
フトレジスタとして動作し、他のメモリに記憶されてい
るイメージデータ、或いはカメラで読み込んだイメージ
データがラスタースキャン順に入力され、その画素デー
タを順次シフトし、画像１行分の画素データが揃った時
点で１行分の画素データを同時にＬＰＵ２０の各ＰＥ２
０−１〜２０−ｎに同時並列的に転送する。
ビット幅のｎ個のラッチ回路（ＩＥ）から構成されてシ
フトレジスタとして動作し、他のメモリに記憶されてい
るイメージデータ、或いはカメラで読み込んだイメージ
データがラスタースキャン順に入力され、その画素デー
タを順次シフトし、画像１行分の画素データが揃った時
点で１行分の画素データを同時にＬＰＵ２０の各ＰＥ２
０−１〜２０−ｎに同時並列的に転送する。
【００１７】ＬＰＵ２０はｎ個のＰＥから構成されて演
算ステージを受け持っており、図３に示すような各モジ
ュールからなっている。図３はｉ番目のＰＥ２０−ｉを
示したものであり、ラッチ回路１０−ｉからのデータを
順次スリットメモリ４に読み込み、このデータをバス２
６−ｉを通してＡＬＵ２２−ｉで演算して中間結果をレ
ジスタ２３−ｉに格納し、また結果をセレクタ２１−ｉ
を通してラッチ回路３０−ｉへ出力するものである。各
ＰＥはコントローラ５０からの命令を１ステップづつ受
け取って一斉に同一処理を行っており、自身のメモリに
はプログラムが格納されておらず、外部からの指令によ
って単に処理機械として動作する。
算ステージを受け持っており、図３に示すような各モジ
ュールからなっている。図３はｉ番目のＰＥ２０−ｉを
示したものであり、ラッチ回路１０−ｉからのデータを
順次スリットメモリ４に読み込み、このデータをバス２
６−ｉを通してＡＬＵ２２−ｉで演算して中間結果をレ
ジスタ２３−ｉに格納し、また結果をセレクタ２１−ｉ
を通してラッチ回路３０−ｉへ出力するものである。各
ＰＥはコントローラ５０からの命令を１ステップづつ受
け取って一斉に同一処理を行っており、自身のメモリに
はプログラムが格納されておらず、外部からの指令によ
って単に処理機械として動作する。
【００１８】スリットメモリ４は、図１に示すようにｋ
ビット幅のアドレス空間を有し、先頭アドレスと後端ア
ドレスとが繋がった有限長（２k ）のエンドレスタイプ
のメモリで、フィルタリング処理に必要なデータを格納
するためのものである。すなわち、画像データに対する
局所処理では１つの画素の出力値を決定するために、そ
の画素の近傍の画素データも必要となり、この場合全て
のＰＥが各自必要なデータを内部に持つこととすると、
システム全体ではデータが重複し不経済である。そこ
で、各ＰＥ内でのスリットメモリにそのＰＥが処理を受
け持っている列のデータを必要な個数分、すなわちマス
クの縦の画素の個数分だけ記憶させることにし、残りの
近傍データは他のＰＥ内のスリットメモリに保持されて
いるので、隣接するＰＥ間で通信コントローラ２５−ｉ
を通してデータ転送を行うことによって得るようにす
る。本実施例では各スリットメモリは１６ビット幅の６
４個のセルからなり、列方向の長さが６４以下のマスク
を用いた空間並列処理が実現できる。
ビット幅のアドレス空間を有し、先頭アドレスと後端ア
ドレスとが繋がった有限長（２k ）のエンドレスタイプ
のメモリで、フィルタリング処理に必要なデータを格納
するためのものである。すなわち、画像データに対する
局所処理では１つの画素の出力値を決定するために、そ
の画素の近傍の画素データも必要となり、この場合全て
のＰＥが各自必要なデータを内部に持つこととすると、
システム全体ではデータが重複し不経済である。そこ
で、各ＰＥ内でのスリットメモリにそのＰＥが処理を受
け持っている列のデータを必要な個数分、すなわちマス
クの縦の画素の個数分だけ記憶させることにし、残りの
近傍データは他のＰＥ内のスリットメモリに保持されて
いるので、隣接するＰＥ間で通信コントローラ２５−ｉ
を通してデータ転送を行うことによって得るようにす
る。本実施例では各スリットメモリは１６ビット幅の６
４個のセルからなり、列方向の長さが６４以下のマスク
を用いた空間並列処理が実現できる。
【００１９】ＡＬＵ２２−ｉは各画素に対して１６ビッ
ト幅の算術論理演算処理を行うものである。処理内容は
どのようなフィルタ処理を行うかにより異なるが、ＡＬ
Ｕ２２−ｉは外部コントローラから１つづつ与えられる
命令を実行する。
ト幅の算術論理演算処理を行うものである。処理内容は
どのようなフィルタ処理を行うかにより異なるが、ＡＬ
Ｕ２２−ｉは外部コントローラから１つづつ与えられる
命令を実行する。
【００２０】レジスタファイル２３−ｉは中間結果等の
データを格納するレジスタが割付けられたファイルで、
１６個の１６ビット幅のＧＲ（Ｇｅｎｅｒａｌ Ｒｅｇ
ｉｓｔｅｒ），通信コントローラ２５−ｉを通して隣接
するＰＥ間で転送されるデータを格納する通信用レジス
タＣＲ（Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｒｅｇｉｓｔｅ
ｒ）等からなり、またフラグレジスタ２４−ｉは符合、
零、オーバーフロー、キャリー等のフラグの内容を格納
するためのものである。
データを格納するレジスタが割付けられたファイルで、
１６個の１６ビット幅のＧＲ（Ｇｅｎｅｒａｌ Ｒｅｇ
ｉｓｔｅｒ），通信コントローラ２５−ｉを通して隣接
するＰＥ間で転送されるデータを格納する通信用レジス
タＣＲ（Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｒｅｇｉｓｔｅ
ｒ）等からなり、またフラグレジスタ２４−ｉは符合、
零、オーバーフロー、キャリー等のフラグの内容を格納
するためのものである。
【００２１】セレクタ２１−ｉは局所処理を行う場合、
画像の外周部では近傍のデータが完全には得られないた
め計算結果は無効となり、従来の画像処理アルゴリズム
では、通常強制的に出力値を０にしたり、処理内容に応
じて適切な定数または近傍の値等を設定するようにして
いるが、この画像外周部の出力値を定数にするか、無効
ではあるが計算値にするかいずれかを設定できるように
し、この機能を行っている。
画像の外周部では近傍のデータが完全には得られないた
め計算結果は無効となり、従来の画像処理アルゴリズム
では、通常強制的に出力値を０にしたり、処理内容に応
じて適切な定数または近傍の値等を設定するようにして
いるが、この画像外周部の出力値を定数にするか、無効
ではあるが計算値にするかいずれかを設定できるように
し、この機能を行っている。
【００２２】こうして各ＰＥはスリットメモリ４に読み
込まれた必要なデータを順次読み出すと共に、隣接する
処理ユニットからのデータを通信コントローラを通して
受け取り、フィルタリング処理を行いラッチ回路に出力
している。
込まれた必要なデータを順次読み出すと共に、隣接する
処理ユニットからのデータを通信コントローラを通して
受け取り、フィルタリング処理を行いラッチ回路に出力
している。
【００２３】図２のＬＯＵ３０は１６ビット幅のｎ個の
ラッチ回路からなり、出力ステージを受持ち、ＬＰＵ２
０で演算されたデータは１行分同時にＬＯＵ３０に転送
され、その後順次シフトされることによって１画素づつ
ラスタースキャン順に出力される。
ラッチ回路からなり、出力ステージを受持ち、ＬＰＵ２
０で演算されたデータは１行分同時にＬＯＵ３０に転送
され、その後順次シフトされることによって１画素づつ
ラスタースキャン順に出力される。
【００２４】このようなＲＩＰＥシステムにおいて、図
４に示すような局所平均化フィルタを例にとって説明す
ると、マスクの中心を（ｉ，ｊ）とする時、各画素の列
方向のデータはそれぞれのＰＥ内に保持しているので、
ＰＥ２０−ｊでは、ｊ列の加算、即ち＋＋を行
い、次にｊ−１列を受けもつＰＥ２０−（ｊ−１）での
（ｊ−１）列の加算結果（＋＋）を受け取ってｊ
例の加算結果に加え、次に（ｊ＋１）列を受けもつＰＥ
２０−（ｊ＋１）での（ｊ＋１）列の加算結果（＋
＋）を受け取ってｊ例と（ｊ−１）列の加算結果に加
算し、最後に９で除算することにより局所平均化処理が
行われる。
４に示すような局所平均化フィルタを例にとって説明す
ると、マスクの中心を（ｉ，ｊ）とする時、各画素の列
方向のデータはそれぞれのＰＥ内に保持しているので、
ＰＥ２０−ｊでは、ｊ列の加算、即ち＋＋を行
い、次にｊ−１列を受けもつＰＥ２０−（ｊ−１）での
（ｊ−１）列の加算結果（＋＋）を受け取ってｊ
例の加算結果に加え、次に（ｊ＋１）列を受けもつＰＥ
２０−（ｊ＋１）での（ｊ＋１）列の加算結果（＋
＋）を受け取ってｊ例と（ｊ−１）列の加算結果に加
算し、最後に９で除算することにより局所平均化処理が
行われる。
【００２５】この場合、例えばマスクの大きさが５×５
であるとすると、図５に示すように、２つ隣の列のデー
タは２回転送する必要がある。すなわち、２つ離れたＰ
Ｅからのデータをもらうには本来２回の転送が必要であ
るが、互いに１つ隣りの列へデータ転送すれば、例えば
（ｊ−２）列、（ｊ＋２）列のデータは隣の（ｊ−１）
列、（ｊ＋１）列に転送されて保持されているので、隣
の（ｊ−１）列、（ｊ＋１）列からその列のデータと同
様に（ｊ−２）列、（ｊ＋２）列のデータを受け取るこ
とができ、したがって全てのＰＥは互いに１つ隣りの列
のＰＥへデータ転送するだけで必要なデータを獲得する
ことができる。
であるとすると、図５に示すように、２つ隣の列のデー
タは２回転送する必要がある。すなわち、２つ離れたＰ
Ｅからのデータをもらうには本来２回の転送が必要であ
るが、互いに１つ隣りの列へデータ転送すれば、例えば
（ｊ−２）列、（ｊ＋２）列のデータは隣の（ｊ−１）
列、（ｊ＋１）列に転送されて保持されているので、隣
の（ｊ−１）列、（ｊ＋１）列からその列のデータと同
様に（ｊ−２）列、（ｊ＋２）列のデータを受け取るこ
とができ、したがって全てのＰＥは互いに１つ隣りの列
のＰＥへデータ転送するだけで必要なデータを獲得する
ことができる。
【００２６】このようなフィルタリング処理において、
本発明においては図１（ａ）に示すように、外部コント
ローラ５０から行が変わる毎に順次１づつ内容が変更さ
れ、スリットメモリの終端まで到達するとクリアされる
ベースポインタ１で、フィルタ処理に必要なスリットメ
モリの基点を指定し、同時にベースポインタの内容をリ
ファレンスポインタに書き込み、リファレンスポインタ
２ではフィルタのマスクサイズに応じ、例えば５×５の
マスクであればベースポインタの内容がｎであるとき
に、リファレンスポインタ２はベースポインタの値ｎを
基点にメモリアドレスレジスタ３にその内容を書き込む
と共に、自身の値を「＋１」あるいは「−１」し、順次
この操作を行うことにより自動的にｎ〜ｎ＋４（または
ｎ−４）までのアドレスを指定してデータを読み出すこ
とができる。そして、ベースポインタ１はその値が（２
k −１）に達すると、行改の時に値が０にリセットされ
て先頭アドレスに戻る。従って、スリットメモリの構造
はあたかも図１（ｂ）に示すように、エンドレスのリン
グ状になっていることになる。このベースポインタの内
容は読みだす行が変わる毎にコントローラより１つづ更
新され、各ＰＥは現在自身がどの行で処理しているかを
意識せず、単にフィルタリング処理を実行することにな
る。
本発明においては図１（ａ）に示すように、外部コント
ローラ５０から行が変わる毎に順次１づつ内容が変更さ
れ、スリットメモリの終端まで到達するとクリアされる
ベースポインタ１で、フィルタ処理に必要なスリットメ
モリの基点を指定し、同時にベースポインタの内容をリ
ファレンスポインタに書き込み、リファレンスポインタ
２ではフィルタのマスクサイズに応じ、例えば５×５の
マスクであればベースポインタの内容がｎであるとき
に、リファレンスポインタ２はベースポインタの値ｎを
基点にメモリアドレスレジスタ３にその内容を書き込む
と共に、自身の値を「＋１」あるいは「−１」し、順次
この操作を行うことにより自動的にｎ〜ｎ＋４（または
ｎ−４）までのアドレスを指定してデータを読み出すこ
とができる。そして、ベースポインタ１はその値が（２
k −１）に達すると、行改の時に値が０にリセットされ
て先頭アドレスに戻る。従って、スリットメモリの構造
はあたかも図１（ｂ）に示すように、エンドレスのリン
グ状になっていることになる。このベースポインタの内
容は読みだす行が変わる毎にコントローラより１つづ更
新され、各ＰＥは現在自身がどの行で処理しているかを
意識せず、単にフィルタリング処理を実行することにな
る。
【００２７】本発明の画像処理は、図６に示すように、
カメラ６３で直接読みこんだ画像データをＡ／Ｄ変換し
て直接ＲＩＰＥシステム６０に読みこむか、あるいは一
旦メモリ６１に読みこんだデータを読み出してＲＩＰＥ
システムに読みこむか、どちらの処理を行わても良く、
この結果をモニタ６４に出力し、あるいは結果を再度メ
モリ６１に書き込む等ホストコンピュータ４０からの指
示により実行することができる。
カメラ６３で直接読みこんだ画像データをＡ／Ｄ変換し
て直接ＲＩＰＥシステム６０に読みこむか、あるいは一
旦メモリ６１に読みこんだデータを読み出してＲＩＰＥ
システムに読みこむか、どちらの処理を行わても良く、
この結果をモニタ６４に出力し、あるいは結果を再度メ
モリ６１に書き込む等ホストコンピュータ４０からの指
示により実行することができる。
【００２８】なお、上記実施例ではＰＥが画像１行分の
画素分だけ用意されて１行分の画像処理が同時並列的に
実行される場合について説明したが、本発明はこれに限
定されるものではなく、ＰＥが画像１行分の画素に満た
ない場合でも、順次ＰＥを一部重ねながらずらしていく
ことによって対応可能であり、この場合にフィルタのマ
スクサイズに応じて重なり度合を適宜変更すればよい。
画素分だけ用意されて１行分の画像処理が同時並列的に
実行される場合について説明したが、本発明はこれに限
定されるものではなく、ＰＥが画像１行分の画素に満た
ない場合でも、順次ＰＥを一部重ねながらずらしていく
ことによって対応可能であり、この場合にフィルタのマ
スクサイズに応じて重なり度合を適宜変更すればよい。
【００２９】
【発明の効果】以上のように本発明によれば、外部より
その内容を順次１づつ変更されるベースポインタとベー
スポインタで指定される値を原点とし、メモリのアドレ
ス指定をする毎にインクリメントあるいはデクリメント
されるリファレンスポインタによってスリットメモリの
内容を読み出し、ハードウェア構成によりフィルタ処理
に必要なデータの読み出しを行うようにしたので、通常
のメモリを用いたソフトウェアによる処理に比して処理
時間を数分の１以下にすることが可能となる。なお、本
発明のフィルタリング処理は局所平均化フィルタ以外に
もラプラシアンフィルタ、ガウシアン型平滑化フィル
タ、メディアンフィルタ、疑似メディアンフィルタ、適
用的平滑化フィルタ等、各種フィルタに適用することが
できる。
その内容を順次１づつ変更されるベースポインタとベー
スポインタで指定される値を原点とし、メモリのアドレ
ス指定をする毎にインクリメントあるいはデクリメント
されるリファレンスポインタによってスリットメモリの
内容を読み出し、ハードウェア構成によりフィルタ処理
に必要なデータの読み出しを行うようにしたので、通常
のメモリを用いたソフトウェアによる処理に比して処理
時間を数分の１以下にすることが可能となる。なお、本
発明のフィルタリング処理は局所平均化フィルタ以外に
もラプラシアンフィルタ、ガウシアン型平滑化フィル
タ、メディアンフィルタ、疑似メディアンフィルタ、適
用的平滑化フィルタ等、各種フィルタに適用することが
できる。
【図１】 本発明におけるメモリアクセスのハードウェ
ア構成を説明するための図である。
ア構成を説明するための図である。
【図２】 本発明の画像処理システムのハードウェア構
成を説明するための図である。
成を説明するための図である。
【図３】 各画像処理要素を示す図である。
【図４】 フィルタ処理を説明するための図である。
【図５】 フィルタ処理におけるデータ転送を説明する
ための図である。
ための図である。
【図６】 ＲＩＰＥシステムを説明するための図であ
る。
る。
１…ベースポインタ、２…リファレンスポインタ、３…
加減算器、４…スリットメモリ、１０…入力ユニット
（ＩＵ）、１０−１〜１０−ｎ…ラッチ回路、２０…処
理ユニット（ＰＵ）、２０−１〜２０−ｎ…処理要素
（ＰＥ）、３０…出力ユニット（ＯＵ）、３０−１〜３
０−ｎ…ラッチ回路、４０…ホストコンピュータ、５０
…外部コントローラ、２１−ｉ…セレクタ（Ｓｅｌｅｃ
ｔｏｒ）、２２−ｉ…算術論理ユニット（ＡＬＵ）、２
３−ｉ…レジスタファイル、２４−ｉ…フラグレジス
タ、２５−ｉ…通信コントローラ、２６−ｉ…バス。
加減算器、４…スリットメモリ、１０…入力ユニット
（ＩＵ）、１０−１〜１０−ｎ…ラッチ回路、２０…処
理ユニット（ＰＵ）、２０−１〜２０−ｎ…処理要素
（ＰＥ）、３０…出力ユニット（ＯＵ）、３０−１〜３
０−ｎ…ラッチ回路、４０…ホストコンピュータ、５０
…外部コントローラ、２１−ｉ…セレクタ（Ｓｅｌｅｃ
ｔｏｒ）、２２−ｉ…算術論理ユニット（ＡＬＵ）、２
３−ｉ…レジスタファイル、２４−ｉ…フラグレジス
タ、２５−ｉ…通信コントローラ、２６−ｉ…バス。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 5/20 G06T 1/20 G06F 15/16 390
Claims (1)
- 【請求項１】 １行分の画像データの全部または一部を
ラスタースキャン順に取り込む複数の入力要素からなる
入力ユニットと、各入力要素からの画像データが同時に
転送され、画素単位で並列的に画像処理演算を行う複数
の処理要素からなる処理ユニットと、各処理要素からの
処理データが同時に転送される複数の出力要素からなる
出力ユニットと、入力ユニット、処理ユニット、出力ユ
ニットを制御するコントローラとを備え、順次各行毎に
画素単位で並列的に画像処理を行う超高速画像処理シス
テムにおいて、各処理要素は処理を受け持つ列のデータ
を必要個数分記憶可能なメモリ容量を持ち、終端アドレ
スが先頭アドレスに繋がるエンドレス型メモリと、前記
コントローラからの指令により行改毎に１づつ内容が変
更され、終端アドレスの次に先頭アドレスが書き込まれ
るベースポインタと、行改毎にベースポインタの内容が
書き込まれるとともに、前記エンドレス型メモリからの
データ読み出し毎に内容を１づつ変更して該メモリのア
ドレス指定を行うリファレンスポインタとを有し、リフ
ァレンスポインタによりフィルタのマスクサイズに対応
したエンドレス型メモリの領域を順次アクセスするよう
にしたことを特徴とする超高速画像処理システムのフィ
ルタリング処理方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5711791A JP2862387B2 (ja) | 1991-03-20 | 1991-03-20 | 超高速画像処理システムのフィルタリング処理方式 |
| US07/851,024 US5315699A (en) | 1991-03-20 | 1992-03-11 | Filtering operation method for very high-speed image processing system |
| DE69225839T DE69225839T2 (de) | 1991-03-20 | 1992-03-19 | Filtersystem und Verfahren zur Bildverarbeitung mit sehr hoher Geschwindigkeit |
| EP92302403A EP0518462B1 (en) | 1991-03-20 | 1992-03-19 | Filtering system and operation method for very high-speed image processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5711791A JP2862387B2 (ja) | 1991-03-20 | 1991-03-20 | 超高速画像処理システムのフィルタリング処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04291681A JPH04291681A (ja) | 1992-10-15 |
| JP2862387B2 true JP2862387B2 (ja) | 1999-03-03 |
Family
ID=13046603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5711791A Expired - Fee Related JP2862387B2 (ja) | 1991-03-20 | 1991-03-20 | 超高速画像処理システムのフィルタリング処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862387B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4682975B2 (ja) * | 2006-12-25 | 2011-05-11 | 富士ゼロックス株式会社 | 画像処理装置 |
-
1991
- 1991-03-20 JP JP5711791A patent/JP2862387B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04291681A (ja) | 1992-10-15 |
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