JPS62298834A - 高速デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 ２　べ−１ 本発明は、工業用テレビカメラを使って視覚認識をする
場合の画像メモリのように大量のデータを高速に処理す
る場合に使われる高速データ処理装置に関するものであ
る。、 従来の技術 近年、半導体技術の進歩に伴いＩＣメモリの集積度は飛
躍的に向」ニし、従来はコスト的な制約から実用化が阻
害されていた大容量の画像メモリを使った処理装置が工
場の設備等身近な例として導入され始めている。

以下図面を参照しながら、上述した従来のデータ処理装
置の一例について説明する。

第４図は従来の画像データ処理を行なうためのデータ処
理装置の構成を示すブロック図である。

第４図において１はマイクロプログラム回路を制御する
ためのシーケンサ、２はシーケンサ１から出力されるア
ドレス情報から所定の命令を取り出すマイクロコードＲ
ＯＭ、３はマイクロコードＲＯＭ　２から出力される多
数ピットの命令の同期をとるためのパイプラインレジス
タである。４は３　ヘ一／ 演算を行なうための演算素子（以下ＡＬＵと記す）、６
はＡＬＵ４から出力されるデータをアドレス情報として
保持するためのアドレスラッチ回路である。６は演算結
果などを一時退避するためのメモリ、７は画像情報を保
持するフレームメモリである。８は対象物を撮像するた
めの撮像装置、９は撮像装置８から出力される映像信号
をデジタル信号に変換するＡ／Ｄ変換回路、１０はフレ
ームメモリ７に保持されているデジタル信号をアナログ
の映像信号に変換するためのＤ／Ａ変換回路、１１はＤ
／Ａ変換回路１０から出力される映像信号をモニタする
ためのモニタＴＶである。

以上のように構成されたデータ処理装置について、以下
その動作について説明する。第５図、第６図はその動作
を説明する図である。

まず、撮像装置８で対象物を撮像し、その映像信号はＡ
／Ｄ変換回路９を通りデジタル信号に変換されてフレー
ムメモリ７に保持される。またそのフレームメモリ７に
保持されている内容はＤ／Ａ変換回路１０で映像信号に
変換されモニタＴＶ１１でモニタされている。ここで第
６図に示すようにフレームメモリの内容をＰ点を中心に
３×３画素の局部領域のデータを読み込み、ある式に基
づいて演算し、ｆ（Ａ〜Ｈ，Ｐ）を求めてメモリのａ番
地以降に格納するという処理を全画面５１２画素×４８
０画素について行なうとする。

シーケンサ１は第６図に示すような処理過程を行なうた
めにマイクロプログラム命令が格納されているマイクロ
コードＲＯＭのアドレスを順次指定する。シーケンサ１
の指定アドレスに基づいてマイクロコードＲＯＭ２から
例えば第６図に示すようなマイクロプログラム命令を出
力する。出力されたマイクロプログラム命令は通常数１
０ビット存在するのでマイクロコードＲＯＭ２からの出
力時間差を後の回路に影響を与えないようにパイプライ
ンレジスタ３に入力され、ビット間の同期をとって出力
される。パイプラインレジスタ３の出力のうち一部はシ
ーケンサ１に戻り次のマイクロプログラム命令の実行ア
ドレスを指定する。また一部でＡＬＵ４に指示を与える
。

５ヘージ まず最初にフレームメモリ内のＰ点を中心に３Ｘ３画素
のデータを読み込むため、ＡＬＵ４はＡ点の座標を計算
し、データバスに出力する。次にアドレスラッチ回路６
にラッチしフレームメモリ７に出力し次のステップでフ
レームメモリ７のＡ点のデータをＡＬＵ４に読み込む。

同様にしてＢ点〜Ｈ点とＰ点のデータを読み込んだ後、
ｆ（Ａ〜Ｈ，Ｐ）を演算する。そしてアドレスを計算し
デルタバスに出力すると共に、その結果をメモリ６に格
納する。そのアドレスはフレームメモリ時と同様にアド
レスラッチ回路６にラッチされ次のステップでＡＬＵ４
からｆ（Ａ〜Ｈ，Ｐ）の答をデータバスに出力し、メモ
リに格納する。

以上のような処理をフレームメモリ上で１画素ずつずら
しながら５１２ｘ４８０画素のデータについて行なう。

発明が解決しようとする問題点 しかしながら上記のような構成では、フレームメモリ等
のメモリをアクセスする時、かならずメモリアドレスの
計算、アドレスラッチ、データ入６ページ 出力の過程が必要でメモリアクセスに時間がかかり、大
量のデータを処理するのに莫大な時間が必要であるとい
う問題点を有していた。

本発明は上記問題点に鑑み、メモリを高速にアクセスし
大量のデータを高速に処理する高速データ処理装置を提
供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明の高速データ処理装
置は、シーケンサと、命令を格納したメモリと演算素子
とアドレス発生手段とメモリとを備えた構成を有するも
のである。

作　　用 本発明は上記した構成によって、メモリアクセスのため
のアドレスを演算素子の演算と並列にアドレス発生手段
が計算するので高速にメモリアクセスが行なえ、大量の
データを高速に処理することとなる。

実施例 以下本発明の一実施例の高速データ処理装置について、
図面を参照しながら説明する。

７ベー／ 第１図は本発明の実施例における高速データ処理装置の
構成を示すブロック図である。第１図において、１〜１
１は従来の技術で説明したものと同じである。２ｏはメ
モリアクセスのだめのアドレスを計算し出力するための
アドレス発生回路である。

また、第２図は、アドレス発生回路２０の詳細な構成を
示すブロック図である。第２図において、２１〜２４は
レジスタ、２５はマルチプレクサ−１２６は演算素子（
以下ＡＬＵと記す）である。

以上のように構成された高速データ処理装置について、
第１図及び第２図を用いてその動作を説明する。

撮像装置８で対象物を撮像し、Ａ／Ｄ変換回路９を通り
デジタル信号に変換された映像情報がフレームメモリ７
に入力され保持される。またそのフレームメモリ７の内
容は、Ｄ／Ａ変換回路１０でアナログの映像信号に変換
されモニタＴＶ１１でモニタされている。

第３図は、ＡＬＵ４の機能とアドレス発生回路の機能を
時系列で示すフローチャートであるが、これらの機能を
実行する命令がマイクロコードＲＯＭ２に内蔵されてお
り、シーケンサ１の指令でその内容を順次出力する。マ
イクロコードＲＯＭ２から出力されたマイクロプログラ
ム命令はパイプラインレジスタ３で同期がとられＡＬＵ
４、アドレス発生回路２０、シーケンサ１に出力される
。

このうちシーケンサ１へ出力されるものは次のマイクロ
プログラムのアドレスを指示するものである。

この後ＡＬＵ４とアドレス発生回路２０の動作について
は、従来の技術の説明で用いたのと同じ第５図に示す処
理を具体例として説明を行なう。

第３図に示すように、まずアドレス発生回路２゜でＡ座
標を計算し出力する。次にＡ座標の内容をＡＬＵ４に読
み込むと同時にＢ座標を計算し出力する。この動作をく
り返しＡ〜ＨとＰ座標の内容をＡＬＵ４に読み込んだ時
点でｆ（Ａ〜Ｈ，Ｐ）を演算する。そして最後にアドレ
ス発生回路２゜がメモリのアドレスを計算、出力し、Ａ
ＬＵ４か９　ページ らメモリに演算結果を格納する。この動作を５１２ｘ４
８０回くり返すことにより全画面の演算を行なうことが
できる。

次に第２図によりアドレス発生回路２ｏの動作について
詳細に説明する。第５図の３×３画素の各座標を計算す
る場合、まずＰ点のＸ座標をＢルジスタにｙ座標をＢ２
レジスタにデータバスからＡレジスタ２１　、ＡＬＵ２
６を通ってセットしておく。次にＡレジスタ２１に１１
」をセットする。そしてＡ座標を計算するときは、 （Ｂルジスタ）−（Ａレジスタ）−ＡのＸ座標（Ｂ２レ
ジスタ）−（Ａレジスタ）＝Ａのｙ座標というようにマ
ルチプレクサ２６で各々Ｂルジスタ、Ｂ２レジスタを選
択し、ＡＬＵ２６で上記の計算を行ない、計算結果のＡ
のＸ座標をＢルジスタに、Ａのｙ座標をＢ２レジスタに
書き込む。

次にＢ座標を計算するには、 （Ｂルジスタ）＋（Ａレジスタ）二ＢのＸ座標とし、Ｂ
のｙ座標はＡのｙ座標をそのまま出力する。同様にＣ−
ＨとＰ座標も計算する。メモリア１０ページ ドレスはＢ３レジスタの内容とＡレジスタの内容を計算
することにより行なう。

以上のように本実施例によれば、シーケンサと命令をマ
イクロコードＲＯＭとＡＬＵとアドレス発生回路を設け
ることによりＡＬＵとフレームメモリとのデータの入出
力と次にアクセスするフレームメモリのアドレスの計算
を並列に行なうことができ、従来の技術で説明した例よ
り％〜％のステップ数でデータの処理をすることができ
る。

発明の効果 以上のように本発明はシーケンサと命令を格納したメモ
リとＡＬＵとアドレス発生手段を設けることにより、メ
モリアクセスを高速で行なえ、大量のデータを高速で処
理することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における高速データ処理装置
のブロック図、第２図は第１図のアドレス発生回路の詳
細なブロック図、第３図は第１図のＡＬＵとアドレス発
生回路の動作を示すフローチャート図、第４図は、従来
のデータ処理装置の１１　ベーン ブロック図、第５図は、データ処理の具体例を示す図、
第６図は、第４図のＡＬＵの動作を示すフローチャート
図である。 ２０・・・・・・アドレス発生回路、２１〜２４・・・
・・・レジスタ、２６・・・・・・マルチプレクサ−１
２６・・・・・・演算素子（ＡＬＵ）。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図

Claims (2)

【特許請求の範囲】
1. （１）メモリに格納されたデータを処理する装置におい
   てシーケンサと、前記シーケンサの指示に基づいて次に
   実行するべき命令を出力する記憶回路と、前記記憶回路
   から出力された命令によりメモリのアドレスを計算する
   手段と、メモリとの間でデータの入出力を行ないまたデ
   ータの演算を行なう演算素子とを備えたことを特徴とす
   る高速データ処理装置。
2. （２）メモリのアドレスを計算する手段は、複数のレジ
   スタと、複数のレジスタから１つのレジスタを選択する
   選択手段と、前記選択手段により選択されたレジスタと
   別のレジスタとの演算を行なう演算素子とにより構成さ
   れることを特徴とする特許請求の範囲第１項記載の高速
   データ処理装置。