JPH0514605Y2

JPH0514605Y2 -

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Publication number: JPH0514605Y2
Application number: JP1986090613U
Authority: JP
Priority date: 1986-06-16
Filing date: 1986-06-16
Publication date: 1993-04-19
Anticipated expiration: 2001-06-16
Also published as: JPS62203564U

Description

【考案の詳細な説明】（産業上の利用分野）本考案は、デイザ変換回路に関するものであ
り、特に高速化を図ることのできるデイザ変換回
路に関するものである。

（従来の技術）第６図を用いて、従来のデイザ変換回路の概要
を説明する。

図において、１は画像情報とデイザ閾値とを画
素毎に比較する比較回路であり、２は該デイザ閾
値を記憶しているデイザパターン用メモリであ
る。３はビツトクロツクを取込んで、これと同期
した制御信号を比較回路１とアドレスカウンタ４
に送るCPUである。アドレスカウンタ４でデイ
ザパターン用メモリ２にアドレス信号を送出す
る。

第７図はデイザパターン用メモリ２に記憶され
ている４×４マトリクスのデイザパターンの一例
を示すものである。このデイザパターンは、周知
のように、第（4n＋１）（ただし、ｎ＝０，１，
２，……，以下同様とする）走査線の画像情報に
対しては第１列のデイザ閾値が適用され、第
（4n＋２）走査線の画像情報に対しては第２列、
第（4n＋３）走査線の画像情報に対しては第３
列、第（4n＋４）走査線の画像情報に対しては
第４列のデイザ閾値が適用される。

いま、比較回路１に４ビツトで構成された画素
情報がビツトクロツクと同期して１個ずつ入力し
て来ると、デイザパターン用メモリ２からは該画
素情報が属している走査線に対応した列のデイザ
閾値が１個ずつ前記ビツトクロツクと同期して読
み出される。比較回路１では該画素情報とデイザ
閾値との大小を比較して、前者は後者より大きけ
れば、例えば“１”のデイザ画像情報を出力し、
逆に小さければ“０”のデイザ画像情報を出力す
る。

このようにして、比較回路１に入力して来る画
素情報は全て２値のデイザ画像情報に変換され
る。

（考案が解決しようとする問題点）上記した従来の技術は、次のような問題点を有
していた。

従来のデイザ変換回路では、前述のように、比
較回路１に設定されるデイザ閾値を、比較回路１
に入力してくる画素情報の各画素毎に設定し直し
ていたので、この処理に時間を要し、高速のデイ
ザ変換処理には適さないという問題があつた。

本考案の目的は、デイザ変換処理を高速化する
ことにある。

（問題点を解決するための手段および作用）前記の問題点を解決するために、本考案は、デ
イザパターン用メモリと、デイザパターン用メモ
リから読み出された１列分のデイザ閾値を並列的
に保持する複数の保持手段と、該デイザ閾値の
各々と画像情報とを並列的に比較する複数の比較
手段と、該比較手段の出力を一つずつ前記画像情
報のクロツクと同期して循環的に選択する選択手
段とを具備し、予め１列分のデイザ閾値を保持す
ることにより、画像情報の読取りと同期してデイ
ザ閾値を１個ずつ読み出してロードする必要をな
くし、デイザ画像情報への変換処理を高速化した
点に特徴がある。

（実施例）以下に本考案を実施例によつて説明する。第１
図は本考案の第１実施例のブロツク図、第２図は
その主要部の信号のタイムチヤートを示す。

第１図において、１１はCPU、１２はデイザ
パターン用メモリである。このデイザパターン用
メモリ１２には前記第７図に示されているような
デイザパターンが記憶されている。１３は少なく
とも二つのポートＡ，Ｂを有するポートであり、
該ポートＡ，Ｂの各々はデータをラツチできる機
能を有している。このポートとしては現在市販さ
れているIC（8255A−５）を用いることができる。
１４は４個の比較回路であり、その出力はセレク
タ１５に導かれサイクリツクに選択される。

次に、本実施例の動作を第２図を参照して説明
する。

まず、時刻t₁において、CUP１１がデイザパタ
ーン用メモリ１２の第１列目に記憶されているデ
イザ閾値の最初の２個をアドレスすると、デイザ
閾値「11」と「４」がデイザパターン用メモリ１
２からポート１３へ転送される。この時、CPU
１１はセレクト信号を出力し、ポート１３のポー
トＡを選択するので、前記デイザ閾値はライト信
号WRによつてポートＡにラツチされる。

次に、時刻t₂においてデイザパターン用メモリ
１２の第１列目のデイザ閾値の残りの２個「６」
と「９」が読み出され、ポート１３へ転送され
る。この時CPU１１はセレクト信号によりポー
ト１３のポートＢを選択するので、該デイザ閾値
はライト信号WRによつてポートＢにラツチされ
る。

ポート１３に第１列目のデイザ閾値がラツチさ
れると、該デイザ閾値のそれぞれは比較回路１４
のそれぞれに供給される。すなわち、第１のデイ
ザ閾値「11」は第１の比較回路１４ａに、第２の
デイザ閾値「４」は第２の比較回路１４ｂに、第
３のデイザ閾値「６」は第３比較回路１４ｃに、
第４のデイザ閾値「９」は第４の比較回路１４ｄ
に供給される。

時刻t₃になると、画像情報P₁，P₂，P₃，P₄，…
…が順次入力するようになり、また、これと同期
してセレクト信号がセレクタ１５に入力する。セ
レクタ１５はまず第１の比較回路１４ａを選択
し、順次１４ｂ，１４ｃ，１４ｄ，１４ａの順に
サインクリツクに選択する。このため、該画像情
報P₁は第１〜第４の比較回路１４ａ〜１４ｄに
よつて同時に前記第１〜第４のデイザ閾値と比較
されるが、第１の比較回路１４ａの比較結果のみ
がセレクタ１５を通つてデイザ画像情報D₁とし
て取り出される。

次に、画像情報P₂が入力してくると、セレク
タ１５は第２の比較回路１４ｂを選択しているの
で、該画像情報P₂と第２のデイザ閾値「４」と
の比較結果がデイザ画像情報としてセレクタ１５
を通つて出力される。以下、同様に画像情報P₃，
P₄，P₅，P₆，……がそれぞれ、第３、第４、第
１、第２、…のデイザ閾値と順次比較され、その
結果がデイザ画像情報として出力される。

このようにして、第１番目の走査線（ライン）
の画像情報が全てデイザ画像情報に変換される
と、時刻t₄においてCPU１１はデイザパターン用
メモリ１２をアクセスし、第２列目の最初の１個
のデイザ閾値「12」と「０」が読み出される。こ
の時、CPU１１はポート１３のポートＡをセレ
クトするので、ポート１３にライト信号WRが入
力すると、該２個のデイザ閾値はポートＡにラツ
チされる。また時刻t₅において、CPU１１がデイ
ザパターン用メモリ１２の第２列目の残り２個の
デイザ閾値「２」と「14」をアクセスし、さらに
ポート１３のポートＢをセレクトすると、ライト
信号WRのタイミングで該２個のデイザ閾値が該
ポートＢにラツチされる。

このため、ポート１３にラツチされた第２列目
の第１〜第４のデイザ閾値はそれぞれ第１〜第４
の比較回路に供給される。

時刻t₆において、第２番目の走査線の画像情報
Q₁，Q₂，Q₃が比較回路１４に入力してくると、
各画像情報は前記第１〜第４のデイザ閾値と比較
される。セレクタ１５は画像情報Q₁が比較回路
１４に入力している時には第１の比較回路１４の
出力を選択して出力する。また、画像情報Q₂が
比較回路１４に入力している時には第２の比較回
路１４ｂの出力を選択して出力する。以下同時
に、画像情報Q₃，Q₄，Q₅，Q₆，……に対して
は、それぞれ第３、第４、第１、第２の比較回路
１４ｃ，１４ｄ，１４ａ，１４ｂ，……を選択す
る。このようにして、第２番目の走査線の画像情
報が画像情報に変換される。

この変換が終ると、前記と同様にして、第３列
面の最初の２個のデイザ閾値「７」「８」がポー
ト１３のポートＡにラツチされ、次いで、残りの
デイザ閾値「10」「５」がポートＢにラツチされ
る。そして、第３番目の走査線の画像情報がデイ
ザ画像情報に変換される。

第３番目の走査線の画像情報の変換が全て終了
すると、次に、第４列目の最初の２個のデイザ閾
値「３」「15」がポート１３のポートＡにラツチ
され、次いで、残り２個のデイザ閾値「13」「１」
がポートＢにラツチされる。このラツチが終る
と、第４番目の走査線の画像情報が前記比較回路
１４に入力され、前記と同様にしてデイザ画像情
報に変換される。

この第４番目の変換が全て終ると、次に、前記
第１列目のデイザ閾値がポート１３にラツチさ
れ、第５番目の走査線の画像情報がデイザ画像情
報に変換される。以下、上記の処理が繰返し行な
われ、全走査線の画像情報がデイザ画像情報に変
換される。

本実施例によれば、一走査線に対応するデイザ
閾値を予めデイザパターン用メモリから読み出し
てポートにラツチしておくので、１個の画像情報
毎にデイザ閾値を読み出し、ロードする方式の従
来装置に比べて処理時間を約１／３に短縮でき
た。

次に、本考案の第２実施例を第３図および第４
図を用いて説明する。第３図はブロツク図、第４
図はその主要部の信号のタイムチヤートを示す。

本実施例が前記第１実施例と構成の面で異なる
所は、ポート１３と比較回路１４の間に第１レジ
スタ１７ａを第２レジスタ１７ｂのを設けた点に
ある。なお、第１図と同一又は同等のものには、
同じ符号が付されている。

次に本実施例の動作を第４図を参照して説明す
る。第１実施例と同じ動作は説明を割愛し、第１
実施例と異なる所を説明する。

原稿を読み取るための走査を開始する以前の時
刻t₁に、まずデイザパターンの第１列目の第１、
第２のデイザ閾値がポート１３のポートＡにラツ
チされ、次に時刻t₂に該第１列目の第３、第４の
デイザ閾値がポート１３のポートＢにラツチされ
る。次いで、時刻t₃において、セツトクロツクが
第１および第２のレジスタ１７ａおよび１７ｂに
入力される。これによつて、前記第１、第２のデ
イザ閾値は第１のレジスタ１７ａに格納され、前
記第３、第４のデイザ閾値は第２のレジスタ１７
ｂに格納される。この動作が終ると、次に原稿を
読み取るための走査が開始され、第１実施例と同
様の動作により、第１番目の走査線の画像情報が
デイザ画像情報に変換される。

本実施例では、この第１番目の走査線の画像情
報をデイザ画像情報に変換処理している間にはポ
ート１３のポートＡにデイザパターンの第２列目
の第１、第２のデイザ閾値がポート１３のポート
Ａにラツチされ、第３、第４のデイザ閾値がポー
トＢにラツチされる。そして、第１番目の走査線
の変換処理が終了すると、時刻t₄においてセツト
クロツクが第１および第２のレジスタ１７ａおよ
び１７ｂに印加され、該レジスタ１７ａおよび１
７ｂの内容がそれぞれデイザパターンの第２列目
の第１、第２のデイザ閾値および第３、第４のデ
イザ閾値に変換される。

続いて、第２番目の走査線の画像情報が比較回
路１４に転送され、この画像情報をデイザ画像情
報に変換する処理が実行される。

この変換処理が始まると、デイザパターン用メ
モリ１２の第３列目のデイザ閾値が読み出され、
ポート１３のポートＡおよびポートＢにラツチさ
れる。

以下、同様の動作が繰り返し行なわれ、画像情
報をデイザ画像情報に変換する処理が続行され
る。

この第２実施例によれば、走査線の画像情報を
デイザ画像情報に変換処理している間に、次の走
査線の画像情報をデイザ画像情報に変換するため
のデイザ閾値をポート１３にラツチすることがで
きるので、レジスタ１７ａおよび１７ｂへのロー
ドがセツトクロツクを入力するだけで済み、第１
実施例よりも変換処理をより高速化できる。

本実施例による変換処理時間と前記従来装置に
よるそれとを比較すると、A4サイズの原稿を読
む場合、従来装置では約24秒かかつたのに対し、
本実施例では約７秒で済み、大幅に短縮できた。

前記第２実施例を具体化した回路図を第５図に
示す。図において、第３図に対応するものには同
じ符号が付されている。図示されているように、
ポート１３としては8255A−５、レジスタ１７ａ
および１７ｂとしてはLS273、比較回路１４ａ〜
１４ｄとしてはLS85、およびセレクタ１５とし
てはLS153のICが用いられている。

この具体例の詳細は第３図とほぼ対応している
ので、その説明は省略するが、本具体例の比較回
路１４ａ〜１４ｄはデイザ閾値が画像情報より大
きいときに論理“１”の信号が出力され、等しい
か小さいときに論理“０”の信号が出力されるよ
うに構成されている。この条件設定は比較回路１
４ａ〜１４ｄの第２，３，４ピンの結線により行
なわれている。また、図中の×印の付けられたリ
ード線は本考案の動作を行わせるには不要であ
る。

上記の第１、第２の実施例においては４×４マ
トリツクスのデイザパターンを用いる例で説明さ
れたが本考案はこれに限定されるものではなく、
16×16マトリツクス又は２×２マトリツクス等、
ｎ×ｎ（ｎ＝２，３，４…）のデイザパターンを
用いた変換処理にも適用できることは勿論であ
る。

（考案の効果）以上の説明から明らかなように、本考案によれ
ば、つぎのような効果が達成される。

本考案ではデイザパターン中のいずれかの列を
予めポートにラツチしておき、これと原稿を走査
することにより読み出された画像情報とを比較す
るようにしているので、一走査線中の変換処理で
はデイザ閾値のロード／セツトの必要がなくな
る。このため、該変換処理を従来に比べ約３倍に
高速化できる。

また、次走査線のためのデイザ閾値を前走査線
の変換処理の間に前記ポートにセツトするように
すると、デイザパターン用メモリからポートへの
デイザ閾値のセツトが前走査線の変換処理の間に
行なうことができる。このため該セツトに要する
時間は前走査線が終つてから次走査線に移るまで
の時間に含める必要がないので、前記変換処理を
より高速化できる。

【図面の簡単な説明】

第１図および第３図はそれぞれ本考案の第１、
第２実施例のブロツク図、第２図および第４図は
それぞれ前記第１、第３図の主要部の信号のタイ
ムチヤート、第５図は前記第２実施例の一具体回
路例を示す図、第６図は従来装置のブロツク図、
第７図は４×４マトリツクスのデイザパターンの
一例を示す図である。１１……CPU、１２……デイザパターン用メ
モリ、１３……ポート、１４……比較回路、１５
……セレクタ、１７ａ，１７ｂ……レジスタ。

Claims

【実用新案登録請求の範囲】 (1) デイザパターン用メモリと、デイザパターン用メモリから読み出された１
列分のデイザ閾値を並列的に保持する複数の保
持手段と、該デイザ閾値の各々と画像情報とを並列的に
比較する複数の比較手段と、該比較手段の出力を一つずつ前記画像情報の
クロツクと同期して循環的に選択する選択手段
とを具備し、前記画像情報の１列分のデイザ処理が終わる
と、前記複数の保持手段に次の１列分のデイザ
閾値が保持されるようにしたことを特徴とする
デイザ変換回路。 (2) 前記デイザ閾値を保持する保持手段が、ラツチ機能を有するポートと、これに接続されたレジスタとからなることを
特徴とする前記実用新案登録請求の範囲第１項
記載のデイザ変換回路。