JPH0496470A

JPH0496470A - 画像処理装置

Info

Publication number: JPH0496470A
Application number: JP2212010A
Authority: JP
Inventors: Shinji Kobayashi; 真治小林
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1990-08-10
Filing date: 1990-08-10
Publication date: 1992-03-27
Anticipated expiration: 2015-06-05
Also published as: JP3048609B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデジタル複写機、ファクシミリ、ＣＡＤ　（（
：ｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）、スキ
ャナ、ファイリング入力装置等に利用される画像処理装
置に関し、特に主走査方向の電気的縮小変倍処理機能を
備えた画像処理装置に関する。

〔従来の技術〕

原稿画像情報を光電変換素子等で読み取り、その画像読
取情報をデジタル画像情報に変換した後、該画像情報に
対してデータ間引き処理を実行することにより、所望の
任意に設定された変倍率に縮小する技術は一般的なもの
であり、例えば、特公昭６３−６４９３８号公報、特公
昭６２４３５８９号公報に開示されているものがある。

このようなデータ間引き処理による電気的な縮小変倍処
理は、リアルタイムで、且つ、高速処理を実行する上で
有利であり、また、その処理回路の簡素化も可能である
ため、製造コスト面における利点もある。

〔発明が解決しようとする課題〕

しかしながら、従来の光電変換素子を用いて等倍にて原
稿画像情報を読取り、該読取画像情報に対しデータ間引
きにより縮小変倍処理を実行すると、読取画像情報の変
倍率が低下する程、それに伴ってその情報量が減少し、
急激な画像品質の低下を招来するという問題点がある。

特に、低コントラスト文字にあっては、等倍読取時では
充分判読可能な読取画像品質を維持していたものも、デ
ータ間引きにより縮小処理を実行することにより判読が
不可能になり、読取画像品質の劣化を容易に招来する。

本発明は、上記に鑑みてなされたものであってデータ間
引きによる縮小変倍処理を実行する際に発生する、変倍
率の低下に伴って増大する読取画像情報量の欠落を原因
とする読取画像品質の急激な低下を、簡単な構成で、且
つ、処理の高速性を損なうことなく改善することを目的
とする。

また、白黒が交互に描かれた細線も忠実に再現し、更に
細線等の直線性を向」ニさせて解像力の劣化を防止する
ことを目的とする。

〔課題を解決するための手段〕

本発明は上記の目的を達成するために、入力されてくる
デジタル画像情報を記憶する記憶手段と、任意の縮小変
倍率を入力する縮小変倍率入力手段とを有する画像処理
装置において、前記縮小変倍率入力手段より人力された
変倍率に応じて前記記憶手段から読み出される画像情報
の・うち、間引き処理の対象となる複数の画素を決定す
る間引き対象画素決定手段と、核間引き対象画素決定手
段により間引きの対象となった画素のデータ値を比較す
る画素データ値比較手段と、該画素データ値比較手段の
比較結果により、間引き対象となった複数画素のうち、
特定画素を選択出力する特定画素選択出力手段とを備え
た画像処理装置を提供するものである。

また、入力されてくるデジタル画像情報を記憶する記憶
手段と、任意の縮小変倍率を入力する縮小変倍率入力手
段と、該縮小変倍率入力手段より入力された変倍率に応
じて前記記憶手段から読み出される画像情報のうち、間
引き処理の対象となる複数の画素を決定する間引き対象
画素決定手段と、核間引き対象画素決定手段により間引
きの対象となった画素のデータ値を比較する画素データ
値比較手段とを有する画像処理装置において、間引きの
対象となった画素の直前で出力した画素値を特定値と比
較する直前画素データ値比較手段と、該直前画素データ
値比較手段の比較結果に基づいて、前記画素データ値比
較手段においてデータ値を比較された画素を選択的に出
力する画素選択出力手段とを備えた画像処理装置を提供
するものである。

更に、前記直前画素データ値比較手段により間引き対象
となった画素の直前で出力した画素値と比較される前記
特定値を設定する比較値設定手段を備えていることが望
ましい。

〔作用〕

本発明による画像処理装置にあっては、原稿画像情報を
電気的に読取り、該情報をデジタル信号に変換した後、
記憶する。所望の縮小変倍率を入力し、該入力された縮
小変倍率に応じて記憶されたデジタル情報のうち、間引
き処理の対象となる複数の画素を決定し、該決定された
間引き対象画素のデータ値を比較して、比較結果により
間引き対象となった複数の画素のうち、特定画素を選択
出力する。

また、原稿画像情報を電気的に読取り、該情報をデジタ
ル信号に変換した後、記憶する。所望の縮小変倍率を入
力し、該入力された縮小変倍率に応じて記憶されたデジ
タル情報のうち、間引き処理の対象となる複数の画素を
決定し、該決定された間引き対象画素のデータ値を比較
して、間引きの対象となった画素の直前で出力した画素
値を特定値と比較し、該比較結果に基づいてデータ値を
比較された画素を選択的に出力する。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明による画像処理装置の動作を制御する制
御部のブロック図であり、本発明に関連する各種の演算
処理を実行するＣＰＵ　（１チツプマイコン）１０３と
、該ＣＰＵ１０３に接続され外部からの信号をＣＰＵ１
０３に導くＩ１０素子１０２．１０４及びパスライン１
０６と、Ｉ１０素子１０４に接続され、ＣＰＵ１０３か
ら出力される倍率データ信号とＬＧＡＴＥ信号により縮
小処理を実行する処理回路１０５と、■／○素子１０２
に接続され、ＣＰ　Ｕ　１．０３へ各種処理モトの入力
、例えば縮小率等を入力する操作入力表示装置１０１と
から構成されており、操作入力表示装置１０１から入力
された、例えば縮小率情報信号は、１１０素子１０２及
びパスライン１０６を介し７．ＣＰＵ１０：１ｍ入力さ
れ、ＣＰＵ１０３において所定の演算処理を実行した後
、該ＣＰＵ１０３ば１１０素子１０４及びパスライン１
０６を介して所定のタイミングで倍率データ信号、ＬＧ
ＡＴＥ信号、読取画像情報信号を処理回路１０５に対し
て出力し、実際の縮小処理がリアルタイムで実行される
。

第２図は原稿画像読取部の概略構成を示し、挿入された
原稿を矢印方向に搬送する搬送ローラ２０１．２０２．
２０３．２０４と、該搬送ローラ２０１．２０２．２０
３．２０４により搬送された原稿が通過する搬送路を構
成する透明な原稿台２０５及びガイド板２０６と、該搬
送路を原稿が通過する過程で、原稿面を副走査方向に光
学走査する照明装置２０７と、該照明装置２０７により
原稿面が照明されることにより生成された反射光像を結
像する光学レンズ２０８と、原稿の搬送方向と直角な主
走査方向に向けて配置され、光学レンズ２０８により結
像された光像を光電変換して時系列で出力するＣ０Ｄ２
０９とから構成されている。この構成において、挿入さ
れた原稿は搬送ローラ２０１〜２０４により矢印方向に
搬送されることにより副走査方向に光学走査される。即
ち、透明な原稿台２０５及びガイド板２０６との間を通
過する際に、照明装置２０７に照明されてその反射光像
が光学レンズ２０８によりＣＣＤ２０９に結像される。

ＣＣＤ２０９は１個当たりの読取画素数が決まっている
ため、原稿読取密度が決定すれば、読取可能な最大読取
原稿幅が決定する。

本実施例にあっては、ＣＣＤ２０９の読取画素数を５０
００画素、読取密度を４００ｄｐ　ｉとしている。

第３図は、第１図及び第３図を併せて本発明の読取処理
及び読取処理後の画像処理を実行する全体的な画像処理
装置の概略構成を示すブロック図であり、原稿３１３の
画像情報が光学レンズ２０日を介してＣ０Ｄ２０９に読
み取られる。但し、Ｃ０Ｄ２０９により読み取られた読
取画像情報は極めて微小なアナログ信号であるため、増
幅器３１０により増幅され、Ａ／Ｄ変換器３１１により
、デジタル信号に変換された後、処理回路１０５へと出
力される。

処理回路１０５においては、縮小処理回路等の処理回路
が備えられており、各種の画像処理が実行される。

第４図は処理回路１０５内の縮小処理回路を示すブロッ
ク図であり、第５図は第４図に示した縮小処理回路の動
作を示すタイミングチャートである。

第４図に示すように縮小処理回路は、カウンタ（ｃｏｕ
ｎｔｅｒ）４２０Ａ、　　４．２０　Ｂ、　　４２　Ｌ
　Ａ。

４２１Ｂと、ＲＯＭ４２２Ａ、４２２Ｂ、４３３Ａ、４
３３Ｂと、ＲＡ、Ｍ４２３Ａ、４２３Ｂ。

４２４Ａ、４２４Ｂと、コンパレータ（ＣＯＭＰ）４２
５Ａ、４２５Ｂ、４２６Ａ、４２６Ｂと、セレクタ（Ｓ
ＥＬＥＣＴＯＲ）　４２７　Ａ、　４２７　Ｂと、アン
ド素子４２８Ａ、４２８Ｂ、４３４Ａ、４３４Ｂと、フ
リップフロップ（Ｆ／Ｆ）　４２９　Ａ、４２９Ｂ、４
３ＯＡ、４３０Ｂと、４３１Ａ、４３１Ｂ、４３２Ａ、
４３２Ｂとから構成されている。

また、図示の如く、各構成素子がＡ系統とＢ系統に分け
られているのは、図の左側（Ａ系統）と右側（Ｂ系統）
でトグル動作、即ち、Ａ系統がＷＲＩＴＥ処理時、Ｂ系
統はＲＥＡＤ処理動作を実行し、反対にＡ系統がＲＥＡ
Ｄ処理時、Ｂ系統はＷＲＩＴＥ処理動作を実行するため
である。

上記ＲＯＭ４２２Ａ、４２２Ｂ、４３３Ａ。

４３３Ｂに対しては、第１図に示したＣ　Ｐ　Ｕ２Ｏ５
から、操作入力表示装置１０１により入力設定された縮
小変倍率をコード化したものが、各々アドレスとして供
給される。

更に、ＣＰＵ１０３からはＣＣＤ２０９からの読取デー
タ（入力データ）と同期し、読取データの有効期間を示
すＬ　Ｇ　Ａ、　Ｔ　Ｅ信号と、読取のクロック信号Ｃ
Ｌ　Ｋ　１が縮小処理回路に供給される。

上記カウンタ４２ＯＡ、４２０ＢはＬ　Ｇ　Ａ　ＴＥ倍
信号“Ｈ”の期間、１００カウントを繰り返す１００の
ループカウンタになっている。これは、コンパレータ４
２５Ａ、４２５Ｂの固定値が９９となっており、コンパ
レータ４２５Ａ。

４２５Ｂの出力がカウンタ４２０Ａ、４２０Ｂのクリア
端子（ＣＬ）に入力され、且つ、Ｌ　Ｇ　Ａ　ＴＥ倍信
号カウンタ４．２ＯＡ、４２０Ｂのカウント開始端子（
ＬＤ）に入力される構成になっているためである。

上記カウンタ４２０Ａ、４２０Ｂのカウント値と、前記
コード化された変倍率が、ＲＯＭ４２２Ａ、４２２Ｂ、
４３３Ａ、４３３Ｂの続出アドレスとなり、各変倍率に
対応した変倍データをＲＯＭ４２２Ａ、４２２Ｂ、４３
３Ａ、４３３Ｂが出力する。

その−例を第６図に示す。

ＬＧＡＴＥ信号が“１１゛のとき、各ＲＡＭ４２３Ａ、
４２３Ｂ、４２４Ａ、４２４ＢがＷＲＩＴＥ動作時に１
〜１００までの変倍データを繰り返し出力する。また、
ＲＥＡＤ動作時は全てＩＩ　Ｈ＋＋となる。

以下、第５図のタイミングチャートを参照して、その動
作を、■縮小変倍率５０％（ｘｏ、５）と、■縮小変倍
率７０％（ｘｏ、７）を例にとって説明する。

■縮小変倍率５０％（ｘｏ、５）縮小変倍率５０％（ｘｏ、５）において、ＲＯＭ４２２
Ａからは変倍率データＡ、ＲＯＭ４２２Ｂからは変倍率
データＣが出力される。

アンド素子４２８Ａによりクロック信号ＣＬ　Ｋ１と各
変倍率データとのアンドが取られ、これが、カウンタ４
２１Ａ、４２１Ｂのクロックとなる。

カウンタ４２１Ａ、４２１ＢはＲＡＭ４２３△、４２３
Ｂ、４２４Ａ、４２４Ｂのアドレスカウンタで、各ＲＡ
Ｍ４２３Ａ、４２３Ｂ、４２４Ａ、４２４ＢがＲＥＡＤ
動作時には、クロック信号ＣＬＫＩがそのまま出力され
る構成になっている。

反対に、上記ＲＡＭ４２３Ａ、４２３Ｂ、４２４Ａ、４
２４ＢがＷＲＩＴＥ動作時にば、カウンタ４２１Ａ、４
２１Ｂのクロックの周期は１／２となる。

第５図において、上記カウンタ４２１Ａの出力はＡＤＡ
に、またカウンタ４２１Ｂの出力はＡＤＣに各々示す。

その結果、ＲＡＭ４２３．４２３Ｂから読み出されるデ
ータは奇数番目の間引かれたデータとなる。これに対し
て、ＲＡＭ４２４　Ａ、４２４Ｂか〕　３らは、入力データのフリップフロップのラッチ回数が１
最多いため、偶数番目の間引かれたデータが読み出され
る。ＲＡＭ４２３Ａ、４２３Ｂ。

４２４Ａ、４２４Ｂからの出力を各々第５図に示す。

上記各ＲＡＭから読み出されたデータはコンパレータ４
２６Ａ、４２６Ｂと、セレクタ４２７Ａ。

４２７Ｂに入力される。コンパレータ４２６　Ａ、４２
６Ｂは続出データ値の大小を比較している。

コンパレータ４２６Ａ、４２６Ｂからの出力はアンド素
子４３４Ａ、４３４ＢによってＲＯＭ４３３Ａ、４３３
Ｂが出力した変倍データとのアンドがとられ、セレクタ
４２７Ａ、４２７Ｂの選択信号（ＳＥＬ）となる。

ここで、縮小変倍率５０％（ｘｏ、５）のときのＲＯＭ
４３３Ａ、４３３Ｂの変倍データは第６図中ｒＲＯＭ４
３３Ａ、４３３　Ｂ　ｘｏ、５（データ）」に示すよう
にＲＡＭがＲＥＡＤ時に全て“′Ｈパで、ＷＲＩＴＥ時
は全て“Ｌ°゛となる。

尚、本実施例による画像処理装置の読取データはＯ（黒
）〜３ＦＨ（白）の６ビツトのデジタル値となっている
。

コンパレータ４２６Ａは、ＲＡＭ４２３八　の読出データ　＞ＲＡＭ４２４Ａ　　
の読出データのとき、“Ｈ”を出力し、ＲＡＭ４２３Ａの読出データ≦ＲＡＭ４２４Ａの読出デ
ータのとき、Ｌ′”を出力する。

また、コンパレータ４２６Ｂも同様に、ＲＡＭ４２３Ｂ
の続出データ＞　ＲＡＭ４２４Ｂの読出データのとき、
“Ｈ”を出力し、ＲＡＭ４２３Ｂの続出データ≦ＲＡＭ４２４Ｂの読出デ
ータのとき、ＩＩＬ”を出力する。

即ち、縮小変倍率５０％（Ｘｏ、５）では、常時、読出
データの比較を実行し、データ値の小さい方を選択する
。縮小変倍率５０％では、第６図のｒＲＯＭ４２２Ａ、
　　４２２ＢｘＯ，５（データ）」　は　“Ｌ　ＩＩの
出力した回数分の間引き処理が実行され、ここでは、１
００個のうち、５０個の“Ｌ”′を繰り返し出力するの
で５０％の縮小処理が実行される。

また、ＲＯＭ４３３Ａ、４３３Ｂの変倍データは上記コ
ンパレータ４２６Ａ、４２６Ｂの比較選択動作を制御し
ており、“′Ｈ゛のときは比較選択動作が有効となり、
“Ｌ　１１のときはＲＡＭ４２３Ａ、４２３Ｂの続出デ
ータのみ選択出力する。

従って本実施例においては、上記の如くトグル動作を実
行しているため、各々のＲＡＭがＲＥＡＤ動作時のみセ
レクタ４２７Ａ、４２７Ｂの出力を切り換えることで、
第５図に示した５０％縮小時の出力が得られる。

■縮小変倍率７０％（ｘｏ、７）次に縮小変倍率７０％（ｘＯ，７）時の説明をする。

縮小変倍率５０％（Ｘｏ、５）時と同様に、ＣＰＵ１０
３からコード化された変倍率とＬＧＡＴＥ信号と、クロ
ック信号ＣＬＫＩが供給される。

ＲＯＭ４２２Ａ、４２２Ｂ、４３３Ａ、４３３Ｂは、第
６図に示すような変倍データを読み出す。

縮小変倍率７０％時のＲＯＭ４２２Ａ、４２２Ｂの変倍
データはｒＲＯＭ４２２Ａ、４２２ＢＸＯ，７（データ
）　Ｊに示す。上記の如く、“′Ｌ′”の出力回数によ
り間引き数が決定されることにより、１０クロツクサイ
ル中、３クロック分“Ｌ”を出力し、それを繰り返すこ
とで７０％の縮小処理を実行する。

縮小変倍率５０％時の同様の動作で、ＲＡＭ４２３Ａ、
４２４Ａからは各々第５図に示した間引かれた続出デー
タが得られる。ここで、ＲＡＭ４２３Ａ出力では、１．
５．８番目の読出データが間引かれているので、続出デ
ータのデータ値比較は、０番目と１番目、４番目と５番
目、７番目と８番目のデータに対してのみ実行されなけ
ればならない。

従って、データ比較動作を制御するＲＯＭ４３３Ａ、４
３３Ｂの変倍データは第６図に示すｒＲＯＭ４３３Ａ、
４３３　ＢＸｏ、７（データ）」のように前記の０番目
と１番目、４番目と５番目、７番目と８番目に対応する
期間にＩＩ　ＨＩＩとなり、データ比較動作の制御を有
効とする。また、“′Ｌ゛′の期間は、ＲＡＭ４２３Ａ
、４２３Ｂの続出データのみセレクタ４２７Ａにより選
択される。

上記の動作により、縮小変倍率７０％の出力デ−タ（第
５図参照）が得られる。

各ＲＯＭには、１％刻みで縮小処理が実行できるよ゛う
に変倍データが予めＲＯＭ４２２Ａ、４２２Ｂ、４．３
３Ａ、４３３Ｂに書き込まれている。従って、ＣＰＵ１
０３からコード化された変倍率とＬＧＡＴＥ信号とクロ
ック信号ＣＬ　Ｋ　１が出力されると、その変倍率に対
応した縮小処理が１％刻みで実行される。

次に、本発明の第２の実施例を第７図〜第９図を用いて
説明する。

尚、上記第１の実施例と重複する部分は、その説明を省
略する。

この実施例において、主走査方向の縮小変倍処理は、上
記第１の実施例において説明したように処理回路１０５
により電気的に実行される。副走査方向の縮小変倍処理
は第２図に示した搬送ローラ２０１〜２０４の駆動を制
御し、原稿搬送速度を可変することにより実行される。

即ち、第７図に示すように操作入力表示装置１０１から
入力された、例えば縮小率情報信号は、Ｉ１０素子１０
２及びパスライン１０６を介してＣＰＵＩＯ３に入力さ
れ、ＣＰＵ１０３において所定の演算処理を実行した後
、該ＣＰＵ１０３は１１０素子１０４及びパスライン１
０６を介して所定のタイミングで倍率データ信号、Ｌ　
Ｇ　Ａ　Ｔ　Ｅ信号、読取画像情報信号を処理回路１０
５に対して出力し、実際の主走査方向の縮小処理がリア
ルタイムで実行される。

また、副走査方向の縮小処理は、ＣＰＵＩＯ３により縮
小率が入力されると、該ＣＰｔＪ１０３からの制御信号
が搬送ローラ２０１〜２０４を駆動する原稿搬送モータ
７０１へ出力され、該原稿搬送モータ７０１の回転数が
制御されることにより実行される。

第８図は処理回路１０５内の縮小処理回路を示すブロッ
ク図であり、第１の実施例と同様に第５図は第８図に示
した縮小処理回路１０５の動作を示すタイミングチャー
トとなる。

第８図に示すように縮小処理回路ば、カウンタ（ｃｏｕ
ｎｔｅｒ）　４２０　Ａ、４２０Ｂ、４２１Ａ、４２１
Ｂと、ＲＯＭ４２２Ａ、４２２Ｂ、４３３Ａ、４３３Ｂ
と、ＲＡＭ４２３Ａ、４２３Ｂ。

４２４Ａ、４２４Ｂと、コンパレータ（ＣＯＭＰ）４２
５Ａ、　　４２５Ｂ、　　４２６Ａ、　　４２６Ｂ。

４３５Ａ、４３５Ｂと、セレクタ（ＳＥＬＥＣＴＯＲ）
４２７Ａ、４２７Ｂと、アンド素子４２８Ａ、４２８Ｂ
、　　４３４Ａ、　　４３４Ｂ、　　４３８Ａ。

４３８Ｂと、フリップフロップ（Ｆ／Ｆ）　４２９　Ａ
、４２９Ｂ、４３０Ａ、４３０Ｂと、４３１Ａ、４３１
Ｂ、４３２Ａ、、４３２Ｂ、４３７Ａ。

４３７Ｂと、デイツプスイッチ（ＤＰ−ＳＷ）　　４３
６　Ａ。

４３６Ｂと、ノア素子４３９Ａ、４３９Ｂと、オア素子
４４０Ａ、４４０Ｂとから構成されている。

また、第１の実施例と同様に各構成素子がＡ系統とＢ系
統に分けられているのは、図の左側（Ａ系統）と右側（
Ｂ系統）でトグル動作、即ち、Ａ系統がＷＲＩＴＥ処理
時、Ｂ系統はＲＥＡＤ処理動作を実行し、反対にＡ系統
がＲＥＡＤ処理時、Ｂ系統はＷＲＩＴＥ処理動作を実行
するためである。

上記ＲＯＭ４２２Ａ、４２２Ｂ、４３３Ａ、４３３Ｂに
対しては、第１図に示したＣＰＵ１０３から、操作入力
表示装置１０１により入力設定された縮小変倍率をコー
ド化したものが、各々アドレスとして供給される。

更に、ＣＰＵ１０３からはＣＣＤ２０９からの読取デー
タ（入力データ）と同期し、読取データの有効期間を示
すＬＧＡＴＥ信号と、読取のクロック信号ＣＬＫＩが縮
小処理回路に供給される。

上記カウンタ４２０Ａ、４２０ＢはＬ　Ｇ　Ａ　Ｔ　Ｅ
信号がＨ”の期間、１００カウントを繰り返す１００の
ループカウンタになっている。これは、コンパレータ４
２５Ａ、４２５Ｂの固定値が９９となっており、コンパ
レータ４２５Ａ、４２５Ｂの出力がカウンタ４２０Ａ、
４２０Ｂのクリア端子（ＣＬ）に入力され、且つ、Ｌ　
ＧＡＴＥ信号がカウンタ４２０Ａ、４２０Ｂのカウント
開始端子（ＬＤ）に入力される構成になっているためで
ある。

上記カウンタ４２０Ａ、４２０Ｂのカウント値と、前記
コード化された変倍率が、ＲＯＭ４２２Ａ、４２２Ｂ、
４３３Ａ、４３３Ｂの続出アドレスとなり、各変倍率に
対応した変倍データをＲＯＭ４２２Ａ、４２２Ｂ、４３
３Ａ、４３３Ｂが出力する。その−例を第１の実施例と
同様に第６図に示す。

ＬＧＡＴＥ信号が“Ｈ”のとき、各ＲＡＭ４２３Ａ、４
２３Ｂ、４２４Ａ、４２４ＢがＷＲＩＴＥ動作時に動作
力００までの変倍データを繰り返し出力する。また、Ｒ
ＥＡＤ動作時は全て“Ｈ”となる。

■縮小変倍率５０％（ｘｏ、５）縮小変倍率５０％（ｘＯ，５）において、ＲＯＭ４２２
Ａからは変倍率データＡ、ＲＯＭ４２２Ｂからは変倍率
データＣが出力される。

アンド素子４２８Ａによりクロック信号ＣＬＫ１と各変
倍率データとのアンドが取られ、これが、カウンタ４２
１Ａ、４２１Ｂのクロックとなる。

カウンタ４２１Ａ、４２１ＢはＲＡＭ４２３Ａ。

４２３Ｂ、４２４Ａ、４２４Ｂのアドレスカウンタで、
各ＲＡＭ４２３Ａ、４２３Ｂ、４２４Ａ。

４２４ＢがＲＥＡＤ動作時には、クロック信号ＣＬＫＩ
がそのまま出力される構成になっている。

反対に、上記ＲＡＭ４２３Ａ、４２３Ｂ、４２４Ａ、４
２４ＢがＷＲＩＴＥ動作時に動作力ウンタ４２１Ａ、４
２１Ｂのクロックの周期は１／２となる。

その結果、ＲＡＭ４２３ＡＭ４２３Ｂから読み出される
データは奇数番目の間引かれたデータとなる。これに対
して、ＲＡＭ４２４Ａ、４２４Ｂからは、入力データの
フリップフロップのラッチ回数が１膜条いため、偶数番
目の間引かれたデータが読み出される。ＲＡＭ４２３Ａ
、４２３Ｂ、４２４Ａ、４２４Ｂからの出力を各々第５
図に示す。

上記各ＲＡＭから読み出されたデータはコンパレータ４
２６Ａ、４２６Ｂと、セレクタ４２７Ａ、４２７Ｂに入
力される。コンパレータ４２６Ａ。

４２６Ｂは読出データ値の大小を比較している。

セレクタ４２７Ａ、４２７Ｂは、アンド素子４３４Ａ、
４３４Ｂが出力するセレクト信号５ＥＬ（第５図参照）
によりＲＡＭ４２３Ａ、４２３Ｂか、或いはＲＡＭ４２
４Ａ、４２４Ｂの読出データのいずれかを選択して出力
する。

ここで、縮小変倍率５０％（Ｘｏ、５）のときのＲＯＭ
４３３Ａ、４３３Ｂの変倍データは第６図中ｒＲＯＭ４
３３Ａ、４３３　Ｂ　Ｘｏ、５（データ）」に示すよう
にＲＡＭがＲＥＡＤ時に全て“Ｈ”で、ＷＲＩＴＥ時は
全てＬ”となる。

尚、本実施例による画像処理装置の読取データは０（黒
）〜３ＦＨ（白）の６ビツトのデジタル値となっている
。

フリップフロップ４３７Ａ、４３７Ｂは、セレクタ４２
７Ａ、４２７Ｂが出力した出力データをクロック信号Ｃ
ＬＫ１でラッチしている。即ち、Ｉ　ＣＬＫ前で確定し
た出力データをコンパレータ４３５Ａ、４３５Ｂに出力
する。

コンパレータ４３５Ａ、４３５Ｂは上記出力データをデ
イツプスイッチ４３６Ａ、４３６Ｂにより設定されてい
る設定値と比較する。

本実施例では、６ビツＩ・のＡ／Ｄ変換器３１１を使用
していることと、縮小処理のほかにプリンタに読取画像
情報を二値化して出力することで、プリンタの印字速度
の向上とその構成回路の簡易化を達成している。

従って、前記の設定値を３２／６４に設定すれば、白の
出力が確定することにより、次の画素は黒が出力し易く
なり、反対に黒の出力が確定するれば、次の画素は白が
出力し易くなるように配慮されている。

これは、更にアンド素子４３８Ａ、４３８Ｂ、４３４Ａ
、４３４　Ｂ、ノア素子４３９Ａ、４３９Ｂ１オア素子
４４０Ａ、４４０Ｂとから構成される装置る論理回路により達成される。

縮小変倍率５０％では、第６図のｒＲ０Ｍ４２２Ａ、４
２２　Ｂ　ｘＯ，５（データ）」は′Ｌ”′の出力した
回数骨の間引き処理が実行され、ここでは、１００個の
うち、５０個のＬ゛′を繰り返し出力するので５０％の
縮小処理が実行される。

また、ＲＯＭ４３３Ａ、４３３Ｂの変倍データは上記コ
ンパレータ４２６Ａ、４２６Ｂの比較選択動作を制御し
ており、”　Ｈ”のときは比較選択動作が有効となり、
“Ｌ”のときはＲＡＭ４２３Ａ、Ｂの読出データのみ選
択出力する。

■縮小変倍率７０％（ｘｏ、７）次に縮小変倍率７０％（ｘｏ、７）時の説明をする。

縮小変倍率５０％（ｘ　Ｏ，５）時と同様に、ＣＰＵ１
０３からコード化された変倍率とＬＧＡＴＥ信号と、ク
ロック信号ＣＬＫＩが供給される。

縮小変倍率７０％時のＲＯＭ４２２Ａ、４２２Ｂの変倍
データはｒＲＯＭ４２２Ａ、４２２ＢｘＯ，７（データ
）　Ｊに示す。上記の如く、“Ｌ”°の出力回数により
間引き数が決定されることにより、１０クロツクサイル
中、３クロック分“Ｌパを出力し、それを繰り返すこと
で７０％の縮小処理を実行する。

縮小変倍率５０％時の同様の動作で、ＲＡＭ４２３Ａ、
４２４Ａからは各々第５図に示した間引かれた続出デー
タが得られる。ここで、ＲＡＭ４２３Ａ出力では、１．
５．８番目の続出データが間引かれているので、続出デ
ータのデータ値比較は、０番目と１番目、４番目と５番
目、７番目と８番目のデータに対してのみ実行されなげ
ればならない。

従って、データ比較動作を制御するＲＯＭ４３３Ａ、４
３３Ｂの変倍データは第６図に示すｒＲＯＭ４３３Ａ、
４３３　Ｂ　Ｘｏ、７（データ）」のように前記の０番
目と１番目、４番目と５番目、７番目と８番目に対応す
る期間に′Ｈ°′となり、データ比較動作の制御を有効
とする。

第９図の表に示した論理に従い、セレクト信号Ｓ　Ｅ　
Ｌが出力され、セレクタ４２７Ａ、４２７Ｂにより出力
データが得られる。

上記の動作により、縮小変倍率７０％の出力データ（第
５図参照）が得られる。

各ＲＯＭには、１％刻みで縮小処理が実行できるように
変倍データが予めＲＯＭ４２２Ａ。

４２２Ｂ、４．３３Ａ、４３３Ｂに書き込まれている。

従って、ＣＰＵ１０３からコード化された変倍率とＬ　
Ｇ　Ａ　Ｔ　Ｅ信号とクロック信号ＣＬＫＩが出力され
ると、その変倍率に対応した縮小処理が１％刻みで実行
される。

上記の如く、データ間引きの対象となる画素を比較し、
データ値の低い画素、即ち、黒により近い画素を出力さ
せるようにしたことで、文字部を優先出力し、地肌部を
間引き、読取画像品質の大幅な改善を実行することがで
きる。

特に、低コントラストな画像を読取り、縮小処理を実行
し、その後、二値化処理等を実行すると急激な画像劣化
が発生する。これは、低コントラスト画像を読み取ると
二値化闇値の近傍で、読取画像濃度が振幅するため、黒
に確定する画素が少なくなり、等倍読取時であっても、
画像品質が低下するためである。更に、これらに縮小間
引き処理、例えば５０％縮小、即ち２画素のうち、１画
素を間引くような処理を実行すると、画像品質の低下が
顕著となり、判読することさえ不可能になる恐れがある
。本実施例にあっては、特にこのような低コントラスト
原稿読取り縮小時の画像品質の改善効果が大きい。

また、第２の実施例にあっては、直前に出力が確定した
画素が白出力であれば、次の間引き対象画素のうちより
黒に近い画素を出力し、思出力を確定し易く、同様に直
前画素が思出力であれば、次の間引き対象画素のうちよ
り、白に近い画素を出力することて、低コントラスト文
字の画像品質を維持し、白黒が交互に描かれている細線
の出力、即ち、解像力の劣化を大幅に改善することがで
きる。

この実施例にあっては、主走査方向の縮小処理のみに本
発明を利用しているが、最大読取り原稿サイズのフレー
ムメモリか、１００ライン分のラインバッファメモリ等
を備えることで、副走査方向の縮小処理にも応用するこ
とができる。

〔発明の効果〕

以上より明らかなように、本発明の画像処理装置によれ
ば、原稿画像情報を電気的に読取り、該情報をデジタル
信号に変換した後、記憶する。所望の縮小変倍率を入力
し、該入力された縮小変倍率に応じて記憶されたデジタ
ル情報のうち、間引き処理の対象となる複数の画素を決
定し、該決定された間引き対象画素のデータ値を比較し
て、比較結果により間引き対象となった複数の画素のう
ち、特定画素を選択出力し、また、原稿画像情報を電気
的に読取り、該情報をデジタル信号に変換した後、記憶
する。所望の縮小変倍率を入力し、該入力された縮小変
倍率に応じて記憶されたデジタル情報のうち、間引き処
理の対象となる複数の画素を決定し、該決定された間引
き対象画素のデータ値を比較して、間引きの対象となっ
た画素の直前で出力した画素値を特定値と比較し、該比
較結果に基づいてデータ値を比較された画素を選択的に
出力するため、データ間引きによる縮小変倍処理を実行
する際に発生する、変倍率の低下に伴って増大する読取
画像情報量の欠落を原因とする読取画像品質の急激な低
下を、簡単な構成で、且つ、処理の高速性を損なうこと
なく改善することができる。

また、白黒が交互に描かれた細線も忠実に再現でき、更
に細線等の直線性を向上させることができ解像力の劣化
を防止することができる。

【図面の簡単な説明】

第１図は本発明による画像処理装置の概略構成を示すブ
ロック図、第２図は本発明による画像読取部の構成を示
す説明図、第３図は本発明による画像処理装置の画像処
理部の構成を示すブロック図、第４図は第１図に示した
処理回路のうち、縮小処理回路の具体的構成を示すブロ
ック図、第５図は第４図に示した縮小処理回路の動作を
示すタイミングチャート、第６図は第４図に示した縮小
処理回路の倍率によるＲＯＭの出力例を示すタイミング
チャート、第７図は本発明による画像処理装置の第２の
実施例を示すブロック図、第８図は本発明の第２の実施
例による縮小処理回路の具体的構成を示すブロック図、
第９図は第８図に示した縮小処理回路におけるアンド素
子から出力されるセレクト信号ＳＥＬの出力論理を示す
表である。符号の説明１０１−−一走査入力表示装置　１０３−ＣＰ　Ｕ２Ｏ
５−・・処理回路　２０９・−ＣＣＤ３１１−Ａ／Ｄ変
換器４２０Ａ、４２０Ｂ、４２１Ａ、４２１Ｂ−カウンタ４２２Ａ、４２２Ｂ、４３３Ａ、４３３Ｂ０Ｍ４２３Ａ、４２３Ｂ、４２４Ａ、４２４Ｂ４２５Ａ。４２７Ａ。４２８Ａ。４２９Ａ。４３１Ａ。４３７Ａ。４３５Ａ。４３６Ａ。４３８Ａ。４３９Ａ。４４０Ａ。ＡＭ４２５Ｂ。　２７Ｂ４２８Ｂ。４２９Ｂ。４３１　Ｂ。　３７Ｂ　３５Ｂ　３６Ｂ　３８Ｂ　３９Ｂ４　４０　Ｂ− ４２６Ａ、　　４２６Ｂ。セレクタ４３４Ａ、４３４Ｂ。４３０Ａ、４．３０Ｂ。４３２Ａ、４３２Ｂフリップフロップコンパレータデイツプスイッチアント素子ノア素子オア素子

Claims

【特許請求の範囲】

（１）入力されてくるデジタル画像情報を記憶する記憶
手段と、任意の縮小変倍率を入力する縮小変倍率入力手段とを有
する画像処理装置において、前記縮小変倍率入力手段より入力された変倍率に応じて
前記記憶手段から読み出される画像情報のうち、間引き
処理の対象となる複数の画素を決定する間引き対象画素
決定手段と、前記間引き対象画素決定手段により間引きの対象となっ
た画素のデータ値を比較する画素データ値比較手段と、前記画素データ値比較手段の比較結果により、間引き対
象となった複数画素のうち、特定画素を選択出力する特
定画素選択出力手段とを備えたことを特徴とする画像処
理装置。
（２）入力されてくるデジタル画像情報を記憶する記憶
手段と、任意の縮小変倍率を入力する縮小変倍率入力手段と、前記縮小変倍率入力手段より入力された変倍率に応じて
前記記憶手段から読み出される画像情報のうち、間引き
処理の対象となる複数の画素を決定する間引き対象画素
決定手段と、前記間引き対象画素決定手段により間引きの対象となっ
た画素のデータ値を比較する画素データ値比較手段とを
有する画像処理装置において、間引きの対象となった画
素の直前で出力した画素値を特定値と比較する直前画素
データ値比較手段と、前記直前画素データ値比較手段の比較結果に基づいて、
前記画素データ値比較手段においてデータ値を比較され
た画素を選択的に出力する画素選択出力手段とを備えた
ことを特徴とする画像処理装置。
（３）前記請求項２において、前記直前画素データ値比較手段により間引き対象となっ
た画素の直前で出力した画素値と比較される前記特定値
を設定する比較値設定手段を備えたことを特徴とする画
像処理装置。