JP3048609B2

JP3048609B2 - 画像処理装置

Info

Publication number: JP3048609B2
Application number: JP2212010A
Authority: JP
Inventors: ▲真▼治小林
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1990-08-10
Filing date: 1990-08-10
Publication date: 2000-06-05
Anticipated expiration: 2015-06-05
Also published as: JPH0496470A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデジタル複写機、ファクシミリ、CAD（Compu
ter Aided Design）、スキャナ、ファイリング入力装置
等に利用される画像処理装置に関し、特に主走査方向の
電気的縮小変倍処理機能を備えた画像処理装置に関す
る。

〔従来の技術〕

原稿画像情報を光電変換素子等で読み取り、その画像
読取情報をデジタル画像情報に変換した後、該画像情報
に対してデータ間引き処理を実行することにより、所望
の任意に設定された変倍率に縮小する技術は一般的なも
のであり、例えば、特公昭63−64938号公報、特公昭62
−43589号公報に開示されているものがある。

このようなデータ間引き処理による電気的な縮小変倍
処理は、リアルタイムで、且つ、高速処理を実行する上
で有利であり、また、その処理回路の簡素化も可能であ
るため、製造コスト面における利点もある。

〔発明が解決しようとする課題〕

しかしながら、従来の光電変換素子を用いて等倍にて
原稿画像情報を読取り、該読取画像情報に対しデータ間
引きにより縮小変倍処理を実行すると、読取画像情報の
変倍率が低下する程、それに伴ってその情報量が減少
し、急激な画像品質の低下を招来するという問題点があ
る。

特に、低コントラスト文字にあっては、等倍読取時で
は充分判読可能な読取画像品質を維持していたものも、
データ間引きにより縮小処理を実行することにより判読
が不可能になり、読取画像品質の劣化を容易に招来す
る。

本発明は、上記に鑑みてなされたものであってデータ
間引きによる縮小変倍処理を実行する際に発生する、変
倍率の低下に伴って増大する読取画像情報量の欠落を原
因とする読取画像品質の急激な低下を、簡単な構成で、
且つ、処理の高速性を損なうことなく改善することを目
的とする。

また、白黒が交互に描かれた細線も忠実に再現し、更
に細線等の直線性を向上させて解像力の劣化を防止する
ことを目的とする。

〔課題を解決するための手段〕

本発明は上記の目的を達成するために、任意の縮小変
倍率を入力する縮小変倍率入力手段と、前記縮小変倍率
入力手段により入力された変倍率に応じて、入力されて
くるデジタル画像情報が書き込まれる記憶手段と、前記
記憶手段に書き込まれたデジタル画像情報の複数画素の
データ値同士を比較する画素データ値比較手段と、前記
画素データ値比較手段の比較結果に基づいて、前記複数
画素のうち特定画素を選択出力する特定画素選択出力手
段とを備えた画像処理装置を提供するものである。

また、任意の縮小変倍率を入力する縮小変倍率入力手
段と、前記縮小変倍率入力手段より入力された変倍率に
応じて、入力されてくるデジタル画像情報が書き込まれ
る記憶手段と、前記記憶手段に書き込まれたデジタル画
像情報の複数画素のデータ値同士を比較する画素データ
値比較手段と、前記複素画素の直前で出力した画素値を
特定値と比較する直前画素データ値比較手段と、前記画
素データ値比較手段の比較結果と、前記直前画素データ
値比較手段の比較結果に基づいて、前記複素画素のうち
特定画素を選択出力する特定画素選択出力手段とを備え
た画像処理装置を提供するものである。

更に、前記特定値の値を任意に設定可能な特定値設定
手段を備えていることが望ましい。

〔作用〕

本発明による画像処理装置にあっては、原稿画像情報
を電気的に読取り、該情報をデジタル信号に変換した
後、記憶する。所望の縮小変倍率を入力し、該入力され
た縮小変倍率に応じて記憶されたデジタル情報のうち、
間引き処理の対象となる複数の画素を決定し、該決定さ
れた複数の間引き対象画素のデータ値同士を比較して、
比較結果により間引き対象となった複数の画素のうち、
特定画素を選択出力する。

また、原稿画像情報を電気的に読取り、該情報をデジ
タル信号に変換した後、記憶する。所望の縮小変倍率を
入力し、該入力された縮小変倍率に応じて記憶されたデ
ジタル情報のうち、間引き処理の対象となる複数の画素
を決定し、該決定された複数の間引き対象画素のデータ
値同士を比較して、間引きの対象となった画素の直前で
出力した画素値を特定値と比較し、該比較結果に基づい
て間引き対象となった複数画素のうち、特定画素を選択
的に出力する。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説
明する。

第１図は本発明による画像処理装置の動作を制御する
制御部のブロック図であり、本発明に関連する各種の演
算処理を実行するCPU（１チップマイコン）103と、該CP
U103に接続され外部からの信号をCPU103に導くI/O素子1
02、104及びバスライン106と、I/O素子104に接続され、
CPU103から出力される倍率データ信号とLGATE信号によ
り縮小処理を実行する処理回路105と、I/O素子102に接
続され、CPU103へ各種処理モ−ドの入力、例えば縮小率
等を入力する操作入力表示装置101とから構成されてお
り、操作入力表示装置101から入力された、例えば縮小
率情報信号は、1/O素子102及びバスライン106を介しCPU
103に入力され、CPU103において所定の演算処理を実行
した後、該CPU103は1/O素子104及びバスライン106を介
して所定のタイミングで倍率データ信号、LGATE信号、
読取画像情報信号を処理回路105に対して出力し、実際
の縮小処理がリアルタイムで実行される。

第２図は原稿画像読取部の概略構成を示し、挿入され
た原稿を矢印方向に搬送する搬送ローラ201、202、20
3、204と、該搬送ローラ201、202、203、204により搬送
された原稿が通過する搬送路を構成する透明な原稿台20
5及びガイド板206と、該搬送路を原稿が通過する過程
で、原稿面を副走査方向に光学走査する照明装置207
と、該照明装置207により原稿面が照明されることによ
り生成された反射光像を結像する光学レンズ208と、原
稿の搬送方向と直角な主走査方向に向けて配置され、光
学レンズ208により結像された光像を光電変換して時系
列で出力するCCD209とから構成されている。この構成に
おいて、挿入された原稿は搬送ローラ201〜204により矢
印方向に搬送されることにより副走査方向に光学走査さ
れる。即ち、透明な原稿台205及びガイド板206との間を
通過する際に、照明装置207に照明されてその反射光像
が光学レンズ208によりCCD209に結像される。

CCD209は１個当たりの読取画素数が決まっているた
め、原稿読取密度が決定すれば、読取可能な最大読取原
稿幅が決定する。

本実施例にあっては、CCD209の読取画素数を5000画
素、読取密度を400dpiとしている。

第３図は、第１図及び第３図を併せて本発明の読取処
理及び読取処理後の画像処理を実行する全体的な画像処
理装置の概略構成を示すブロック図であり、原稿313の
画像情報が光学レンズ208を介してCCD209に読み取られ
る。但し、CCD209により読み取られた読取画像情報は極
めて微小なアナログ信号であるため、増幅器310により
増幅され、A/D変換器311により、デジタル信号に変換さ
れた後、処理回路105へと出力される。

処理回路105においは、縮小処理回路等の処理回路が
備えられており、各種の画像処理が実行される。

第４図は処理回路105内の縮小処理回路を示すブロッ
ク図であり、第５図は第４図に示した縮小処理回路の動
作を示すタイミングチャートである。

第４図に示すように縮小処理回路は、カウンタ（coun
ter）420A、420B、421A、421Bと、ROM422A、422B、433
A、433Bと、RAM423A、423B、424A、424Bと、コンパレー
タ（COMP）425A、425B、426A、426Bと、セレクタ（SELE
CTOR）427A、427B、とアンド素子428A、428B、434A、43
4Bと、フリップフロップ（F/F）429A、429B、430A、430
Bと、431A、431B、432A、432Bとから構成されている。

また、図示の如く、各構成素子がＡ系統とＢ系統に分
けられているのは、図の左側（Ａ系統）と右側（Ｂ系
統）でトグル動作、即ち、Ａ系統がWRITE処理時、Ｂ系
統はREAD処理動作を実行し、反対にＡ系統がREAD処理
時、Ｂ系統はWRITE処理動作を実行するためである。

上記ROM422A、422B、433A、433Bに対しては、第１図
に示したCPU103から、操作入力表示装置101により入力
設定された縮小変倍率をコード化したものが、各々アド
レスとして供給される。

更に、CPU103からCCD209からの読取データ（入力デー
タ）と同期し、読取データの有効期間を示すLGATE信号
と、読取のクロック信号CLK1が縮小処理回路に供給され
る。

上記カウンタ420A、420BはLGATE信号が“H"の期間、1
00カウントを繰り返す100のループカウンタになってい
る。これは、コンパレータ425A、425Bの固定値が99とな
っており、コンパレータ425A、425Bの出力がカウンタ42
0A、420Bのクリア端子（CL）に入力さ、且つ、LGATE信
号がカウンタ420A、420Bのカウント開始端子（LD）に入
力される構成になっているためである。

上記カウンタ420A、420Bのカウント値と、前記コード
化された変倍率が、ROM422A、422B、433A、433Bの読出
アドレスとなり、各変倍率に対応した変倍データをROM4
22A、422B、433A、433Bが出力する。

その一例を第６図に示す。

LGATE信号が“H"のとき、各RAM423A、423B、424A、42
4BがWRITE動作時に１〜100までの変倍データを繰り返し
出力する。また、READ動作時は全て“H"となる。

以下、第５図のタイミングチャートを参照して、その
動作を、縮小変倍率50％（×0.5）と、縮小変倍率7
0％（×0.7）を例にとって説明する。

縮小変倍率50％（×0.5）縮小変倍率50％（×0.5）において、ROM422Aからは変
倍率データＡ、ROM422Bからは変倍率データＣが出力さ
れる。

アンド素子428Aによりクロック信号CLK1と各変倍率デ
ータとのアンドが取られ、これが、カウンタ421A、421B
のクロックとなる。カウンタ421A、421BはRAM423A、423
B、424A、424Bのアドレスカウンタで、各RAM423A、423
B、424A、424BがREAD動作時には、クロック信号CLK1が
そのまま出力される構成になっている。反対に、上記RA
M423A、423B、424A、424BがWRITE動作時には、カウンタ
421A、421Bのクロックの周期は1/2となる。

第５図において、上記カウンタ421Aの出力はADAに、
またカウンタ421Bの出力はADCに各々示す。

その結果、RAM423、423Bから読み出されるデータは奇
数番目の間引かれたデータとなる。これに対して、RAM4
24A、424Bからは、入力データのフリップフロップのラ
ッチ回数が１段多いため、偶数番目の間引かれたデータ
が読み出される。RAM423A、423B、424A、424Bからの出
力を各々第５図に示す。

上記各RAMから読み出されたデータはコンパレータ426
A、426Bと、セレクタ427A、427Bに入力される。コンパ
レータ426A、426Bは読出データ値の大小を比較してい
る。コンパレータ426A、426Bからの出力はアンド素子43
4A、434BによってROM433A、433Bが出力した変倍データ
とのアンドがとられ、セレクタ427A、427Bの選択信号
（SEL）となる。

ここで、縮小変倍率50％（×0.5）のときのROM433A、
433Bの変倍データは第６図中「ROM433A、433B×0.5（デ
ータ）」に示すようにRAMがREAD時に全て“H"で、WRITE
時は全て“L"となる。

尚、本実施例による画像処理装置の読取データは０
（黒）〜3FH（白）の６ビットのデジタル値となってい
る。

コンパレータ426Aは、 RAM423Aの読出データ＞RAM424Aの読出データのとき“、H"を出力し、 RAM423Aの読出データ≦RAM424Aの読出データのとき、“L"を出力する。

また、コンパレータ426Bも同様に、 RAM423Bの読出データ＞RAM424Bの読出データのとき、“H"を出力し、 RAM423Bの読出データ≦RAM424Bの読出データのとき、“L"を出力する。

即ち、縮小変倍率50％（×0.5）では、常時、読出デ
ータの比較を実行し、データ値の小さい方を選択する。
縮小変倍率50％では、第６図の「ROM422A、422B×0.5
（データ）」は“L"の出力した回数分の間引き処理が実
行され、ここでは、100個のうち、50個の“L"を繰り返
し出力するので50％の縮小処理が実行される。

また、ROM433A、433Bの変倍データは上記コンパレー
タ426A、426Bの比較選択動作を制御しており、“H"のと
きは比較選択動作が有効なり、“L"のときはRAM423A、4
23Bの読出データのみ選択出力する。

従って本実施例においは、上記の如くトグル動作を実
行しているため、各々のRAMがREAD動作時のみセレクタ4
27A、427Bの出力を切り換えることで、第５図に示した5
0％縮小時の出力が得られる。

縮小変倍率70％（×0.7）次に縮小変倍率70％（×0.7）時の説明をする。

縮小変倍率50％（×0.5）時と同様に、CPU103からコ
ード化された変倍率とLGATE信号と、クロック信号CLK1
が供給される。

ROM422A、422B、433A、433Bは、第６図に示すような
変倍データを読み出す。縮小変倍率70％時のROM422A、4
22Bの変倍データは「ROM422A、422B×0.7（データ）」
に示す。上記の如く、“L"の出力回数により間引き数が
決定されることにより、10クロックサイル中、３クロッ
ク分“L"を出力し、それを繰り返すことで70％の縮小処
理を実行する。

縮小変倍率50％時の同様の動作で、RAM423A、424Aか
らは各々第５図に示した間引かれた読出データが得られ
る。ここで、RAM423A出力では、１、５、８番目の読出
データが間引かれているので、読出データのデータ値比
較は、０番目と１番目、４番目と５番目、７番目と８番
目のデータに対してのみ実行されなければならない。

従って、データ比較動作を制御するROM433A、433Bの
変倍データは第６図に示す「ROM433A、433B×0.7（デー
タ）」のように前記の０番目と１番目、４番目と５番
目、７番目と８番目に対応する期間に“H"となり、デー
タ比較動作の制御を有効とする。また、“L"の期間は、
RAM423A、423Bの読出データのみセレクタ427Aにより選
択される。

上記の動作により、縮小変倍率70％の出力データ（第
５図参照）が得られる。

各ROMには、１％刻みで縮小処理が実行できるように
変倍データが予めROM422A、422B、433A、433Bに書き込
まれている。従って、CPU103からコード化された変倍率
とLGATE信号とクロック信号CLK1が出力されると、その
変倍率に対応した縮小処理が１％刻みで実行される。

次に、本発明の第２の実施例を第７図〜第９図を用い
て説明する。

尚、上記第１の実施例と重複する部分は、その説明を
省略する。

この実施例において、主走査方向の縮小変倍処理は、
上記第１の実施例において説明したように処理回路105
により電気的に実行される。副走査方向の縮小変倍処理
は第２図に示した搬送ローラ201〜204の駆動を制御し、
原稿搬送速度を可変することにより実行される。

即ち、第７図に示すように操作入力表示装置101から
入力された、例えば縮小率情報信号は、1/O素子102及び
バスライン106を介してCPU103に入力され、CPU103にお
いて所定の演算処理を実行した後、該CPU103は1/O素子1
04及びバスライン106を介して所定のタイミングで倍率
データ信号、LGATE信号、読取画像情報信号を処理回路1
05に対して出力し、実際の主走査方向の縮小処理がリア
ルタイムで実行される。

また、副走査方向の縮小処理は、CPU103により縮小率
が入力されると、該CPU103からの制御信号が搬送ローラ
201〜204を駆動する原稿搬送モータ701へ出力され、該
原稿搬送モータ701の回転数が制御されることにより実
行される。

第８図は処理回路105内の縮小処理回路を示すブロッ
ク図であり、第１の実施例と同様に第５図は第８図に示
した縮小処理回路105の動作を示すタイミングチャート
となる。

第８図に示すように縮小処理回路は、カウンタ（coun
ter）420A、420B、421A、421Bと、ROM422A、422B、433
A、433Bと、RAM423A、423B、424A、424Bと、コンパレー
タ（COMP）425A、425B、426A、426B、435A、435Bと、セ
レクタ（SELECTOR）427A、427Bと、アンド素子428A、42
8B、434A、434B、438A、438Bと、フリップフロップ（F/
F）429A、429B、430A、430Bと、431A、431B、432A、432
B、437A、437Bと、ディップスイッチ（DP−SW）436A、4
36Bと、ノア素子439A、439Bと、オア素子440A、440Bと
から構成されている。

また、第１の実施例と同様に各構成素子がＡ系統とＢ
系統に分けられているのは、図の左側（Ａ系統）と右側
（Ｂ系統）でトグル動作、即ち、Ａ系統がWRITE処理
時、Ｂ系統はREAD処理動作を実行し、反対にＡ系統がRE
AD処理時、Ｂ系統はWRITE処理動作を実行するためであ
る。

更に、CPU103からはCCD209からの読取データ（入力デ
ータ）と同期し、読取データの有効期間を示すLGATE信
号と、読取のクロック信号CLK1が縮小処理回路に供給さ
れる。

上記カウンタ420A、420BはLGATE信号が“H"の期間、1
00カウントを繰り返す100のループカウンタになってあ
る。これは、コンパレータ425A、425Bの固定値が99とな
っており、コンパレータ425A、425Bの出力がカウンタ42
0A、420Bのクリア端子（CL）に入力され、且つ、LGATE
信号がカウンタ420A、420Bのカウント開始端子（LD）に
入力される構成になっているためである。

上記カウンタ420A、420Bのカウント値と、前記コード
化された変倍率が、ROM422A、422B、433A、433Bの読取
アドレスとなり、各変倍率に対応した変倍データをROM4
22A、422B、433A、433Bが出力する。その一例を第１の
実施例と同様に第６図に示す。

LGATE信号が“H"のとき、各RAM423A、423B、434A、42
4BがWRITE動作時に１〜100までの変倍データを繰り返し
出力する。また、READ動作時は全て“H"となる。

その結果、RAM423AM423Bから読み出されるデータは奇
数番目の間引かれたデータとなる。これに対して、RAM4
24A、424Bからは、入力データのフリップフロップのラ
ッチ回数が１段多いため、偶数番目の間引かれたデータ
が読み出される。RAM423A、423B、424A、424Bからの出
力を各々第５図に示す。

上記各RAMから読み出されたデータはコンパレータ426
A、426Bと、セレクタ427A、427Bに入力される。コンパ
レータ426A、426Bは読出データ値の大小を比較してい
る。セレクタ427A、427Bは、アンド素子434A、434Bが出
力するセレクト信号SEL（第５図参照）によりRAM423A、
423Bか、或いはRAM424A、424Bの読出データのいずれか
を選択して出力する。

フリップフロップ437A、437Bは、セレクタ427A、427B
が出力した出力データをクロック信号CLK1でラッチして
いる。即ち、1CLK前で確定した出力データをコンパレー
タ435A、435Bに出力する。

コンパレータ435A、435Bは上記出力データをディップ
スイッチ436A、436Bにより設定されている設定値と比較
する。

本実施例では、６ビットのA/D変換器311を使用してい
ることと、縮小処理のほかにプリンタに読取画像情報を
二値化して出力することで、プリンタの印字速度の向上
とその構成回路の簡易化を達成している。

従って、前記の設定値を32/64に設定すれば、白の出
力が確定することにより、次の画素は黒が出力し易くな
り、反対に黒の出力が確定するれば、次の画素は白が出
力し易くなるように配慮されている。

これは、更にアンド素子438A、438B、434A、434B、ノ
ア素子439A、439B、オア素子440A、440Bとから構成され
る論理回路により達成される。

縮小変倍率50％では、第６図の「ROM422A、422B×0.5
（データ）」は“L"の出力した回数分の間引き処理が実
行され、、ここでは、100個のうち、50個の“L"を繰り
返し出力するので50％の縮小処理が実行される。

また、ROM433A、433Bの変倍データは上記コンパレー
タ426A、426Bの比較選択動作を制御しており、“H"のと
きは比較選択動作が有効となり、“L"のときはRAM423
A、Ｂの読出データのみ選択出力する。

従って本実施例においては、上記の如くトグル動作を
実行しているため、各々のRAMがREAD動作時のみセレク
タ427A、427Bの出力を切り換えることで、第５図に示し
た50％縮小時の出力が得られる。

従って、データ比較動作を制御するROM433A、433Bの
変倍データは第６図に示す「ROM433A、433B×0.7（デー
タ）」のように前記の０番目と１番目、４番目と５番
目、７番目と８番目に対応する期間に“H"となり、デー
タ比較動作の制御を有効とする。

第９図の表に示した理論に従い、セレクト信号SELが
出力され、セレクタ427A、427Bにより出力データが得ら
れる。

上記の如く、データ間引きの対象となる画素を比較
し、データ値の低い画素、即ち、黒により近い画素を出
力させるようにしたことで、文字部を優先出力し、地肌
部を間引き、読取画像品質の大幅な改善を実行すること
ができる。

特に、低コントラストな画像を読取り、縮小処理を実
行し、その後、二値化処理等を実行すると急激な画像劣
化が発生する。これは、低コントラスト画像を読み取る
と二値化閾値の近傍で、読取画像濃度が振幅するため、
黒に確定する画素が少なくなり、等倍読取時であって
も、画像品質が低下するためである。更に、これらに縮
小間引き処理、例えば50％縮小、即ち２画素のうち、１
画素を間引くような処理を実行すると、画像品質の低下
が顕著となり、判読することさえ不可能になる恐れがあ
る。本実施例にあっては、特にこのような低コントラス
ト原稿読取り縮小時の画像品質の改善効果が大きい。

また、第２の実施例にあっては、直前に出力が確定し
た画素が白出力であれば、次の間引き対象画素のうちよ
り黒に近い画素を出力し、黒出力を確定し易く、同様に
直前画素が黒出力であれば、次の間引き対象画素のうち
より、白に近い画素を出力することで、低コントラスト
文字の画像品質を維持し、白黒が交互に描かれている細
線の出力、即ち、解像力の劣化を大幅に改善することが
できる。

この実施例にあっては、主走査方向の縮小処理のみに
本発明を利用しているが、最大読取り原稿サイズのフレ
ームメモリか、100ライン分のラインバッファメモリ等
を備えることで、副走査方向の縮小処理にも応用するこ
とができる。

〔発明の効果〕

以上より明らかなように、任意の縮小変倍率を入力す
る縮小変倍率入力手段と、前記縮小変倍率入力手段より
入力された変倍率に応じて、入力されてくるデジタル画
像情報が書き込まれる記憶手段と、前記記憶手段に書き
込まれたデジタル画像情報の複数画素のデータ値同士を
比較する画素データ値比較手段と、前記画素データ値比
較手段の比較結果に基づいて、前記複数画素のうち特定
画素を選択出力する特定画素選択出力手段とを備えたこ
ととしたので、データ間引きによる縮小変倍処理を実行
する際に発生する、変倍率の低下に伴って増大する読取
画像情報量の欠落を原因とする読取画像品質の急激な低
下を、簡単な構成で、且つ、処理の高速性を損なうこと
なく改善することができる。

また、白黒が交互に描かれた細線も忠実に再現でき、
更に細線等の直線性を向上させることができ解像力の劣
化を防止することができる。

【図面の簡単な説明】

第１図は本発明による画像処理装置の概略構成を示すブ
ロック図、第２図は本発明による画像読取部の構成を示
す説明図、第３図は本発明による画像処理装置の画像処
理部の構成を示すブロック図、第４図は第１図に示した
処理回路のうち、縮小処理回路の具体的構成を示すブロ
ック図、第５図は第４図に示した縮小処理回路の動作を
示すタイミングチャート、第６図は第４図に示した縮小
処理回路の倍率によるROMの出力例を示すタイミングチ
ャート、第７図は本発明による画像処理装置の第２の実
施例を示すブロック図、第８図は本発明の第２の実施例
による縮小処理回路の具体的構成を示すブロック図、第
９図は第８図に示した縮小処理回路におけるアンド素子
から出力されるセレクト信号SELの出力論理を示す表で
ある。符号の説明 101……走査入力表示装置、103……CPU 105……処理回路、209……CCD 311……A/D変換器 420A,420B,421A,421B……カウンタ 422A,422B,433A,433B……ROM 423A,423B,424A,424B……RAM 425A,425B,426A,426B,427A,427B……セレクタ 428A,428B,434A,434B,429A,429B,430A,430B,431A,431B,
432A,432B437A,437B……フリップフロップ 435A,435B……コンパレータ 436A,436B……ディップスイッチ 438A,438B……アンド素子 439A,439B……ノア素子 440A,440B……オア素子

Claims

(57)【特許請求の範囲】

【請求項１】任意の縮小変倍率を入力する縮小変倍率入
力手段と、前記縮小変倍率入力手段より入力された変倍率に応じ
て、入力されてくるデジタル画像情報が書き込まれる記
憶手段と、前記記憶手段に書き込まれたデジタル画像情報の複数画
素のデータ値同士を比較する画素データ値比較手段と、前記画素データ値比較手段の比較結果に基づいて、前記
複数画素のうち特定画素を選択出力する特定画素選択出
力手段とを備えたことを特徴とする画像処理装置。
【請求項２】任意の縮小変倍率を入力する縮小変倍率入
力手段と、前記縮小変倍率入力手段より入力された変倍率に応じ
て、入力されてくるデジタル画像情報が書き込まれる記
憶手段と、前記記憶手段に書き込まれたデジタル画像情報の複数画
素のデータ値同士を比較する画素データ値比較手段と、前記複素画素の直前で出力した画素値を特定値と比較す
る直前画素データ値比較手段と、前記画素データ値比較手段の比較結果と、前記直前画素
データ値比較手段の比較結果に基づいて、前記複素画素
のうち特定画素を選択出力する特定画素選択出力手段
と、を備えたことを特徴とする画像処理装置。
【請求項３】前記請求項２において、さらに、前記特定値の値を任意に設定可能な特定値設定手段を備
えたことを特徴とする画像処理装置。