JPS6341272B2 - - Google Patents
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- JPS6341272B2 JPS6341272B2 JP57144105A JP14410582A JPS6341272B2 JP S6341272 B2 JPS6341272 B2 JP S6341272B2 JP 57144105 A JP57144105 A JP 57144105A JP 14410582 A JP14410582 A JP 14410582A JP S6341272 B2 JPS6341272 B2 JP S6341272B2
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- JP
- Japan
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- bit
- circuit
- code
- variable length
- rom
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- 238000013144 data compression Methods 0.000 claims description 17
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、超高速フアクシミリ（例えば１秒
FAX）等の画像入力装置に係り特に可変長符号
のビツト長が長い場合に高速処理できる画像デー
タ圧縮回路に関する。
FAX）等の画像入力装置に係り特に可変長符号
のビツト長が長い場合に高速処理できる画像デー
タ圧縮回路に関する。
(2) 従来技術と問題点
従来の画像データ圧縮回路内の可変長符号で
は、各符号ビツト長に応じて、１ビツトずつシフ
トしながら圧縮データを作成する。
は、各符号ビツト長に応じて、１ビツトずつシフ
トしながら圧縮データを作成する。
上記の考えを基に設計された従来の可変長符号
化回路の一例を第１図に示す。
化回路の一例を第１図に示す。
第１図において実線で示す矢印はデータの流れ
を表わし、破線で示す矢印は制御信号を表わす。
それぞれの信号は可変長符号化回路の前段にある
モード検出回路から出力されている。
を表わし、破線で示す矢印は制御信号を表わす。
それぞれの信号は可変長符号化回路の前段にある
モード検出回路から出力されている。
１１は可変長符号格納用ROM、１２は符号ビ
ツト長格納ROM、１３は可変符号作成制御回
路、１６，２３はシフトレジスタ、１８，２４は
カウンタ、２６はラツチ、１０，１４，１５，１
７，１９，２０，２１，２２は信号線である。
ツト長格納ROM、１３は可変符号作成制御回
路、１６，２３はシフトレジスタ、１８，２４は
カウンタ、２６はラツチ、１０，１４，１５，１
７，１９，２０，２１，２２は信号線である。
制御信号１０は、参照走査線と符号化走査線の
白黒変化画素を検出し、その変化画素の状態を判
定するモード検出回路から出力される。この場合
モデイフアイドリード（MR）方式ではパス、垂
直、水平（白、黒ランレングスを含む）モードが
制御信号１０に含まれる。そこでまずMR方式に
おける符号化方法を第２図ａ，ｂによつて説明す
る。第２図ａ，ｂにおいて斜線部は黒画素、空白
は白画素であり、上側が参照走査線PL、下側が
符号化走査線CLである。パス、垂直、水平の各
モードは、CL上の白、黒の変化画素のPL上の
白、黒の変化画素に対する相対位置によつて決ま
る。まず第２図ａを用いてパスモードから説明す
る。a0はCL上の参照または起点変化画素、a1は
CL上でa0より右にある最初の変化画素、b1はPL
上でa0より右にありa0と反対の色を持つ最初の変
化画素、b2はPL上でb1より右にある最初の変化
画素である。CL上のa1が検出される前にb1、b2
がともに検出された時はパスモードとなる。
白黒変化画素を検出し、その変化画素の状態を判
定するモード検出回路から出力される。この場合
モデイフアイドリード（MR）方式ではパス、垂
直、水平（白、黒ランレングスを含む）モードが
制御信号１０に含まれる。そこでまずMR方式に
おける符号化方法を第２図ａ，ｂによつて説明す
る。第２図ａ，ｂにおいて斜線部は黒画素、空白
は白画素であり、上側が参照走査線PL、下側が
符号化走査線CLである。パス、垂直、水平の各
モードは、CL上の白、黒の変化画素のPL上の
白、黒の変化画素に対する相対位置によつて決ま
る。まず第２図ａを用いてパスモードから説明す
る。a0はCL上の参照または起点変化画素、a1は
CL上でa0より右にある最初の変化画素、b1はPL
上でa0より右にありa0と反対の色を持つ最初の変
化画素、b2はPL上でb1より右にある最初の変化
画素である。CL上のa1が検出される前にb1、b2
がともに検出された時はパスモードとなる。
第２図ｂにおいて同一符号は同意のものを表わ
す。ここでCL上の変化画素a0、a1の距離a0a1（４
画素）およびa1、a2間の距離a1a2（11画素）で符
号化すると、水平モードＨ（４、11）となる。
MR方式ではPL上の変化画素b1、b2との相対位置
でCL上を符号化するので、この場合a1、b1の距
離a1b1とb2、a2の距離a2、b2で符号化すると垂直
モードＶ（a1b1）、Ｖ（a2b2）となる。ただし垂直
モードは距離a1b1及びa2b2が３画素以内の場合で
それ以上は水平モードになる。
す。ここでCL上の変化画素a0、a1の距離a0a1（４
画素）およびa1、a2間の距離a1a2（11画素）で符
号化すると、水平モードＨ（４、11）となる。
MR方式ではPL上の変化画素b1、b2との相対位置
でCL上を符号化するので、この場合a1、b1の距
離a1b1とb2、a2の距離a2、b2で符号化すると垂直
モードＶ（a1b1）、Ｖ（a2b2）となる。ただし垂直
モードは距離a1b1及びa2b2が３画素以内の場合で
それ以上は水平モードになる。
以上のようにして検出されたパス、垂直、水平
モードに対応した制御信号１０は、可変長符号格
納用ROM１１と符号ビツト長格納用ROM１２
のアドレスに入力される。
モードに対応した制御信号１０は、可変長符号格
納用ROM１１と符号ビツト長格納用ROM１２
のアドレスに入力される。
そして制御信号１０に対応した可変長符号およ
びその符号ビツト長が各々ROM１１，１２より
出力される。まず、可変長符号作成制御回路１３
では、前段のモード検出回路からのデータ転送可
能（言い換えれば符号化可能）信号１４に従つ
て、ROM１１，１２のアクセス時間を持ち、可
変長符号（信号線１５）をシフトレジスタ１６
に、符号ビツト長（信号線１７）をカウンタ１８
にロードするよう指令する（制御信号１９，２
０）。次にカウンタ１８にロードされた符号ビツ
ト長が０になる（信号線２１監視）まで、カウン
タ１８をカウントダウンされる。
びその符号ビツト長が各々ROM１１，１２より
出力される。まず、可変長符号作成制御回路１３
では、前段のモード検出回路からのデータ転送可
能（言い換えれば符号化可能）信号１４に従つ
て、ROM１１，１２のアクセス時間を持ち、可
変長符号（信号線１５）をシフトレジスタ１６
に、符号ビツト長（信号線１７）をカウンタ１８
にロードするよう指令する（制御信号１９，２
０）。次にカウンタ１８にロードされた符号ビツ
ト長が０になる（信号線２１監視）まで、カウン
タ１８をカウントダウンされる。
そしてそのカウントダウン数分だけシフトレジ
スタ１６をシフトすることにより、直列可変長符
号が出力される（信号線２２）。さらにシフトレ
ジスタ２３は、シフトレジスタ１６と連動して、
その出力（信号線２２）取り込みシフトする。そ
してカウンタ２４がある値に達する毎に（例えば
８ビツトパラレル転送を行なう場合、８という値
が対応する）、シフトレジスタ２３からの並列の
可変長符号データ（信号線２５）をラツチ２６に
ロードし、次段との並列データ転送を行なう。
スタ１６をシフトすることにより、直列可変長符
号が出力される（信号線２２）。さらにシフトレ
ジスタ２３は、シフトレジスタ１６と連動して、
その出力（信号線２２）取り込みシフトする。そ
してカウンタ２４がある値に達する毎に（例えば
８ビツトパラレル転送を行なう場合、８という値
が対応する）、シフトレジスタ２３からの並列の
可変長符号データ（信号線２５）をラツチ２６に
ロードし、次段との並列データ転送を行なう。
次に第３図に示すような段階状の模様を符号化
する場合を第４図、第５図によつて説明する。第
３図は第２図と同様の構成で画像データの一部を
示すものである。第４図は画像データ圧縮回路を
３部構成で示したものである。１，３，５は画像
データ圧縮回路のパイプライン処理のためのレジ
スタ、２はモード検出回路であり、第１図で述べ
たモード検出回路と同じである。４は可変長符号
用ROM回路であり、第１図における可変長符号
格納用ROM及び符号ビツト長格納ROMに対応
する。６は可変長符号化回路であり、第１図にお
けるシフトレジスタ、カウンタおよび可変長符号
作成制御回路に対応する部分である。第５図は、
第４図の３つの回路の動作タイミングを表わす図
であり、第５図ａは基本クロツク、第５図ｂはモ
ード検出回路、第５図ｃは可変長符号用ROM回
路、第５図ｄは可変長符号化回路の動作タイミン
グを表わしている。また第５図ａ，ｂ，ｃ，ｄに
おいて時間軸は等しく、t1、t2、t3も同時刻であ
り、斜線で示した部分は内部クリアするサイクル
である。
する場合を第４図、第５図によつて説明する。第
３図は第２図と同様の構成で画像データの一部を
示すものである。第４図は画像データ圧縮回路を
３部構成で示したものである。１，３，５は画像
データ圧縮回路のパイプライン処理のためのレジ
スタ、２はモード検出回路であり、第１図で述べ
たモード検出回路と同じである。４は可変長符号
用ROM回路であり、第１図における可変長符号
格納用ROM及び符号ビツト長格納ROMに対応
する。６は可変長符号化回路であり、第１図にお
けるシフトレジスタ、カウンタおよび可変長符号
作成制御回路に対応する部分である。第５図は、
第４図の３つの回路の動作タイミングを表わす図
であり、第５図ａは基本クロツク、第５図ｂはモ
ード検出回路、第５図ｃは可変長符号用ROM回
路、第５図ｄは可変長符号化回路の動作タイミン
グを表わしている。また第５図ａ，ｂ，ｃ，ｄに
おいて時間軸は等しく、t1、t2、t3も同時刻であ
り、斜線で示した部分は内部クリアするサイクル
である。
第５ｂの時刻t1においてモード検出回路２が第
３図のCL上の最初の変化画素をVR(3)と判定し、
内部クリア（斜線で示すパルス）と同時に可変長
符号ROM回路４にVR(3)と判定した制御信号を出
力する。さらに第５図ｃの時刻t1で可変長符号
ROM回路４は、モード検出回路２の制御信号に
入力されVR(3)に対応する可変長符号と可変長符
号ビツト長を可変長符号化回路６に出力する。第
５図ｂの次の４サイクル目の時刻t2でモード検出
回路２は再び変化画素をVR(3)と判定し、可変長
符号ROM回路４も前述と同様の動作をする。時
刻t1では承略したが、ここで第５図ｄの時刻t2可
変長符号化回路６は可変長符号ROM回路４の信
号を入力され、１ビツトずつシフトする。VR(3)
の符号が７ビツトとすると、全ビツトシフトする
のに７サイクルする実際には内部クリアする時間
とデータ転送可能かどうかを判断する時間が必要
なため９サイクルを要する。モード検出回路２の
次の変化画素を４サイクル後に判定するが、パイ
プライン処理を行つているため、第５図ｂ，ｄに
示すように４サイクル待たされることになる。
３図のCL上の最初の変化画素をVR(3)と判定し、
内部クリア（斜線で示すパルス）と同時に可変長
符号ROM回路４にVR(3)と判定した制御信号を出
力する。さらに第５図ｃの時刻t1で可変長符号
ROM回路４は、モード検出回路２の制御信号に
入力されVR(3)に対応する可変長符号と可変長符
号ビツト長を可変長符号化回路６に出力する。第
５図ｂの次の４サイクル目の時刻t2でモード検出
回路２は再び変化画素をVR(3)と判定し、可変長
符号ROM回路４も前述と同様の動作をする。時
刻t1では承略したが、ここで第５図ｄの時刻t2可
変長符号化回路６は可変長符号ROM回路４の信
号を入力され、１ビツトずつシフトする。VR(3)
の符号が７ビツトとすると、全ビツトシフトする
のに７サイクルする実際には内部クリアする時間
とデータ転送可能かどうかを判断する時間が必要
なため９サイクルを要する。モード検出回路２の
次の変化画素を４サイクル後に判定するが、パイ
プライン処理を行つているため、第５図ｂ，ｄに
示すように４サイクル待たされることになる。
以上、従来の可変長符号化回路では、１ビツト
ずつデータをシフトするため、特に符号ビツト長
が長い場合、符号作成に時間がかかり前段モード
検出回路とのデータ転送を遅らせる。その結果、
画像データ圧縮回路全体の処理が遅くなるという
欠点を有していた。
ずつデータをシフトするため、特に符号ビツト長
が長い場合、符号作成に時間がかかり前段モード
検出回路とのデータ転送を遅らせる。その結果、
画像データ圧縮回路全体の処理が遅くなるという
欠点を有していた。
(3) 発明の目的
本発明の目的は上記従来の欠点に鑑み画像デー
タ圧縮回路内の可変長符号化回路において、符号
データを２ビツト毎と１ビツト毎の２通りでシフ
トすることにより、可変長符号化回路の処理時間
を短かくし、効率の良い高速処理が行なえる画像
データ圧縮回路を提供することにある。
タ圧縮回路内の可変長符号化回路において、符号
データを２ビツト毎と１ビツト毎の２通りでシフ
トすることにより、可変長符号化回路の処理時間
を短かくし、効率の良い高速処理が行なえる画像
データ圧縮回路を提供することにある。
(4) 発明の構成
そしてこの発明の目的は、画像データ圧縮のた
めの可変長符号が書き込まれた可変長符号格納用
ROMと該可変長符号格納用ROMから読み出し
たデータを１ビツトあるいは２ビツトシフトする
機能を有する並列一直列変換回路と該並列一直列
変換回路のシフト数を前記符号ビツト長格納用
ROMから読み出した符号ビツト長に従つて制御
するカウンタを備えたことを特徴とする画像デー
タ圧縮回路を提供することで達成される。
めの可変長符号が書き込まれた可変長符号格納用
ROMと該可変長符号格納用ROMから読み出し
たデータを１ビツトあるいは２ビツトシフトする
機能を有する並列一直列変換回路と該並列一直列
変換回路のシフト数を前記符号ビツト長格納用
ROMから読み出した符号ビツト長に従つて制御
するカウンタを備えたことを特徴とする画像デー
タ圧縮回路を提供することで達成される。
(5) 発明の実施例
以下本発明の一実施例を図面により詳述する。
第６図は本発明による可変長符号化回路の一実施
例である。第６図において、３１は可変長符号格
納用ROM、３２は符号ビツト長格納用ROM、
３４はマルチプレクサ、３５，４１はシフトレジ
スタ、３７，４２はカウンタ、３８，４３はフイ
リツプフロツプ、４０は可変長符号作成制御回
路、４４はラツチ、３０，３３，３６−１，３６
−２，３９は信号線である。ここでマルチプレク
サ３４とシフトレジスタ３５，４１は特許請求の
範囲記載の並列一直列変換回路に相当する。また
実線と破線は第１図と同様の意味を持ち、信号は
ともに可変長符号化回路の前段にあるモード検出
回路から出力されている。
第６図は本発明による可変長符号化回路の一実施
例である。第６図において、３１は可変長符号格
納用ROM、３２は符号ビツト長格納用ROM、
３４はマルチプレクサ、３５，４１はシフトレジ
スタ、３７，４２はカウンタ、３８，４３はフイ
リツプフロツプ、４０は可変長符号作成制御回
路、４４はラツチ、３０，３３，３６−１，３６
−２，３９は信号線である。ここでマルチプレク
サ３４とシフトレジスタ３５，４１は特許請求の
範囲記載の並列一直列変換回路に相当する。また
実線と破線は第１図と同様の意味を持ち、信号は
ともに可変長符号化回路の前段にあるモード検出
回路から出力されている。
まず前段のモード検出回路で判定された白黒変
化画素のモード（パス、垂直、水平）情報を、可
変長符号格納用ROM３１および符号ビツト長格
納用ROM３２のアドレスとして入力する（信号
線３０）。前記モード情報に対応してROM３１
からは可変長符号（信号線３３）、ROM３２か
らは、可変長符号のビツト長が出力される（信号
線３４）。但し信号線３３には４本束（４ビツト）
として記述しているがこれは後の回路動作説明を
簡単にする為であつて、実際にMR符号では28本
程度になる。信号線３３はマルチプレクサ３４を
通してシフトレジスタ３５に入力される。なおマ
ルチプレクサ３４は信号線３３の可変長符号と２
ビツトシフトのデータとを切換える役目をする。
例えば４ビツトのデータ“0110”が可変長符号格
納用ROM３１によつてマルチプレクサ３４のＡ
側に入力され、そこからシフトレジスタ３５に出
力される。マルチプレクサ３４の１Ａ，２Ａに入
力された“０”、“１”はそのまま２ビツト同時シ
フトレジスタ４１に出力される。マルチプレクサ
３４の３Ａ，４Ａに入力された“１”、“０”はシ
フトレジスタ３５から再びマルチプレクサ３４の
１Ｂ，２Ｂに出力され、さらにそこから２ビツト
同時にシフトレジスタ３５に出力される。以上の
ようにして、２ビツトずつシフトする。
化画素のモード（パス、垂直、水平）情報を、可
変長符号格納用ROM３１および符号ビツト長格
納用ROM３２のアドレスとして入力する（信号
線３０）。前記モード情報に対応してROM３１
からは可変長符号（信号線３３）、ROM３２か
らは、可変長符号のビツト長が出力される（信号
線３４）。但し信号線３３には４本束（４ビツト）
として記述しているがこれは後の回路動作説明を
簡単にする為であつて、実際にMR符号では28本
程度になる。信号線３３はマルチプレクサ３４を
通してシフトレジスタ３５に入力される。なおマ
ルチプレクサ３４は信号線３３の可変長符号と２
ビツトシフトのデータとを切換える役目をする。
例えば４ビツトのデータ“0110”が可変長符号格
納用ROM３１によつてマルチプレクサ３４のＡ
側に入力され、そこからシフトレジスタ３５に出
力される。マルチプレクサ３４の１Ａ，２Ａに入
力された“０”、“１”はそのまま２ビツト同時シ
フトレジスタ４１に出力される。マルチプレクサ
３４の３Ａ，４Ａに入力された“１”、“０”はシ
フトレジスタ３５から再びマルチプレクサ３４の
１Ｂ，２Ｂに出力され、さらにそこから２ビツト
同時にシフトレジスタ３５に出力される。以上の
ようにして、２ビツトずつシフトする。
また信号線３６は３６−１と３６−２に分か
れ、信号線３６−１は、２進数で表わした符号ビ
ツト長の最下位より２番目以上の上位ビツト、す
なわち２ビツトシフトする回数であり、カウンタ
３７に入力される。信号線３６−２は同じ符号ビ
ツト長の最下位ビツトすなわち奇数か偶数を表わ
すビツトであり、フリツプフロツプ（以下FFと
記す）３８に入力される。
れ、信号線３６−１は、２進数で表わした符号ビ
ツト長の最下位より２番目以上の上位ビツト、す
なわち２ビツトシフトする回数であり、カウンタ
３７に入力される。信号線３６−２は同じ符号ビ
ツト長の最下位ビツトすなわち奇数か偶数を表わ
すビツトであり、フリツプフロツプ（以下FFと
記す）３８に入力される。
次にモード検出回路からのデータ転送可能信号
３９を受けて、可変長符号作成制御回路４０から
シフトレジスタ３５に可変長符号を、符号ビツト
長をカウンタ３７およびFF３８にロードする指
令を出す。さてロードされたカウンタ３７の出力
から２ビツトシフトする回数、FF３８の出力か
ら偶数奇数（これによつてシフトする最後のビツ
トが２ビツトシフトで送られるか、１ビツトシフ
トで送られるかがわかる。）を知り、カウンタ３
７およびFF３８の出力が０になるまでカウン＋
タウンさせながらシフトレジスタ３５，４１を２
ビツトシフト又は１ビツトシフトさせる。なお２
ビツトシフトの場合は、シフトレジスタのロード
機能を使う。例えばシフトレジスタ３５の出力
３、４はマルチプレクサ３４を通して１、２に入
力されシフトレジスタ４１にロードすることで１
サイクルで２ビツトシフトの機能を果たす。但し
マルチプレクサ３４は可変長符号をROM３１よ
りシフトレジスタ３５にロードする以外は、Ｂ信
号（２ビツトシフトの為の信号）を選択してい
る。
３９を受けて、可変長符号作成制御回路４０から
シフトレジスタ３５に可変長符号を、符号ビツト
長をカウンタ３７およびFF３８にロードする指
令を出す。さてロードされたカウンタ３７の出力
から２ビツトシフトする回数、FF３８の出力か
ら偶数奇数（これによつてシフトする最後のビツ
トが２ビツトシフトで送られるか、１ビツトシフ
トで送られるかがわかる。）を知り、カウンタ３
７およびFF３８の出力が０になるまでカウン＋
タウンさせながらシフトレジスタ３５，４１を２
ビツトシフト又は１ビツトシフトさせる。なお２
ビツトシフトの場合は、シフトレジスタのロード
機能を使う。例えばシフトレジスタ３５の出力
３、４はマルチプレクサ３４を通して１、２に入
力されシフトレジスタ４１にロードすることで１
サイクルで２ビツトシフトの機能を果たす。但し
マルチプレクサ３４は可変長符号をROM３１よ
りシフトレジスタ３５にロードする以外は、Ｂ信
号（２ビツトシフトの為の信号）を選択してい
る。
またシフトレジスタ４１は画像データ圧縮回路
の後段（例えばFAXでは送信バツフアメモリ又
は転送制御部）とデータ転送を効率よくする為に
直列一並列変換する役目を果たす。カウンタ４２
およびFF４３でシフトレジスタ４１のシフト数
をカウントし、シフトレジスタ４１にデータが満
たされた場合、ラツチ４４にシフトレジスタ４１
の並列出力がロードされる。なお、カウンタ４２
およびFF４３はカウンタ３７およびFF３８と同
様に２ビツトシフト数と１ビツト数をカウントす
る役割をする。
の後段（例えばFAXでは送信バツフアメモリ又
は転送制御部）とデータ転送を効率よくする為に
直列一並列変換する役目を果たす。カウンタ４２
およびFF４３でシフトレジスタ４１のシフト数
をカウントし、シフトレジスタ４１にデータが満
たされた場合、ラツチ４４にシフトレジスタ４１
の並列出力がロードされる。なお、カウンタ４２
およびFF４３はカウンタ３７およびFF３８と同
様に２ビツトシフト数と１ビツト数をカウントす
る役割をする。
さて第５図のように４ビツト並列転送するとき
問題となるが、シフトレジスタ４１の２′までデ
ータが埋まり、次に２ビツトシフトの指令ができ
た場合である。
問題となるが、シフトレジスタ４１の２′までデ
ータが埋まり、次に２ビツトシフトの指令ができ
た場合である。
すなわち本実施例のように７ビツトの符号長の
場合では、１度目の４ビツト並列転送した後シフ
トレジスタ４１の３′，４′にシフトレジスタ３５
から２ビツトシフトされて次のデータが送られ
る。残る１ビツトはシフトレジスタ３５から４１
に１ビツトシフトされるので、結局１′にデータ
が欠けた状態となる。ここで2bitシフトの指令が
くると、２′にあるデータがはみ出してしまう。
そこでカウンタ４２およびFF４３の値がｎ−１
（ｎ：パラレル転送ビツト数、この場合ｎ＝４）
すなわち３でしかも次に２ビツトシフトする場
合、強制的に１ビツトシフトに切換える。従つて
カウンタ３７およびFF３８は２ビツトシフトの
途中でも１ビツトシフトができるように適当な桁
下げ機能が付いている。
場合では、１度目の４ビツト並列転送した後シフ
トレジスタ４１の３′，４′にシフトレジスタ３５
から２ビツトシフトされて次のデータが送られ
る。残る１ビツトはシフトレジスタ３５から４１
に１ビツトシフトされるので、結局１′にデータ
が欠けた状態となる。ここで2bitシフトの指令が
くると、２′にあるデータがはみ出してしまう。
そこでカウンタ４２およびFF４３の値がｎ−１
（ｎ：パラレル転送ビツト数、この場合ｎ＝４）
すなわち３でしかも次に２ビツトシフトする場
合、強制的に１ビツトシフトに切換える。従つて
カウンタ３７およびFF３８は２ビツトシフトの
途中でも１ビツトシフトができるように適当な桁
下げ機能が付いている。
以上、上記可変長符号化回路を用いて第３図の
画像データを処理した場合の画像データ圧縮回路
の動作タイミングを第７図に示す、なお画像デー
タ圧縮回路は従来回路（第４図）と同様モード検
出回路２、符号用ROM回路４、可変長符号化回
路６の３回路で構成しデータ転送にはパイプライ
ン処理を用いている。また第７図ｄが６サイクル
である点を除いて、第７図の意味するところは第
５図と同じである第７図ｄより、本発明では垂直
モードVR(3)を６サイクルで処理しており、第５
図のように従来回路の９サイクルと比べて３サイ
クル処理が速くなつている。
画像データを処理した場合の画像データ圧縮回路
の動作タイミングを第７図に示す、なお画像デー
タ圧縮回路は従来回路（第４図）と同様モード検
出回路２、符号用ROM回路４、可変長符号化回
路６の３回路で構成しデータ転送にはパイプライ
ン処理を用いている。また第７図ｄが６サイクル
である点を除いて、第７図の意味するところは第
５図と同じである第７図ｄより、本発明では垂直
モードVR(3)を６サイクルで処理しており、第５
図のように従来回路の９サイクルと比べて３サイ
クル処理が速くなつている。
また本発明は垂直モードだけでなく、水平モー
ドの長いMH（モデイフアイドハフマン）ランレ
ンクス符号の高速処理にも同様の効果がある。
ドの長いMH（モデイフアイドハフマン）ランレ
ンクス符号の高速処理にも同様の効果がある。
(7) 発明の効果
本発明によれば、画像データ圧縮回路内の可変
長符号化回路において若干の回路を付加し２ビツ
トと１ビツトシフトの機能をもたせることで処理
時間を短縮することができるので、符号ビツト長
の長いものに対応する変化画素の多い画像（言い
換えれば圧縮比の悪い複雑な画像）に対して特に
高速処理できる効果がある。
長符号化回路において若干の回路を付加し２ビツ
トと１ビツトシフトの機能をもたせることで処理
時間を短縮することができるので、符号ビツト長
の長いものに対応する変化画素の多い画像（言い
換えれば圧縮比の悪い複雑な画像）に対して特に
高速処理できる効果がある。
第１図は、従来の可変長符号化回路を説明する
ための図、第２図はMR方式による符号化を説明
するための図、第３図は従来回路および本発明回
路を説明するために用いた１画像パターンで３ド
ツト毎の市松模様、第４図は画像データ圧縮回路
の３回路構成を示すもの、第５図は従来の可変長
符号化回路を用いた場合の画像データ圧縮回路
（３つの回路）の動作タイミングを説明するため
の図、第６図は本発明による可変長符号回路を説
明するための図、第７図は本発明による可変長符
号化回路を用いたときの画像データ圧縮回路の動
作タイミングを示す。 図において１１，３１は可変長符号格納用
ROM、１２，３２は符号ビツト長格納用ROM、
３８，４３はフイリツプフロツプそして並列一直
列変換回路を構成する、１６，２３，３５，４１
はシフトレジスタ、１８，２１，３７，４２はカ
ウンタ、３４はマルチプレクサである。
ための図、第２図はMR方式による符号化を説明
するための図、第３図は従来回路および本発明回
路を説明するために用いた１画像パターンで３ド
ツト毎の市松模様、第４図は画像データ圧縮回路
の３回路構成を示すもの、第５図は従来の可変長
符号化回路を用いた場合の画像データ圧縮回路
（３つの回路）の動作タイミングを説明するため
の図、第６図は本発明による可変長符号回路を説
明するための図、第７図は本発明による可変長符
号化回路を用いたときの画像データ圧縮回路の動
作タイミングを示す。 図において１１，３１は可変長符号格納用
ROM、１２，３２は符号ビツト長格納用ROM、
３８，４３はフイリツプフロツプそして並列一直
列変換回路を構成する、１６，２３，３５，４１
はシフトレジスタ、１８，２１，３７，４２はカ
ウンタ、３４はマルチプレクサである。
Claims (1)
- １ 画像データ圧縮のための可変長符号が書き込
まれた可変長符号格納用ROMと該可変長符号の
ビツト長が書き込まれた符号ビツト長格納用
ROMと該可変長符号格納用ROMから読み出し
たデータを１ビツトあるいは２ビツトシフトする
機能を有する並列−直列変換回路と該並列−直列
変換回路のシフト数を前記符号ビツト長格納用
ROMから読み出した符号ビツト長に従つて制御
するカウンタを備えたことを特徴とする画像デー
タ圧縮回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144105A JPS5957576A (ja) | 1982-08-20 | 1982-08-20 | 画像デ−タ圧縮回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144105A JPS5957576A (ja) | 1982-08-20 | 1982-08-20 | 画像デ−タ圧縮回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957576A JPS5957576A (ja) | 1984-04-03 |
| JPS6341272B2 true JPS6341272B2 (ja) | 1988-08-16 |
Family
ID=15354297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144105A Granted JPS5957576A (ja) | 1982-08-20 | 1982-08-20 | 画像デ−タ圧縮回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957576A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715871B2 (ja) * | 1993-12-20 | 1998-02-18 | 日本電気株式会社 | 可変長符号化方法 |
| JPH07200252A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | バレルシフタ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4302775A (en) * | 1978-12-15 | 1981-11-24 | Compression Labs, Inc. | Digital video compression system and methods utilizing scene adaptive coding with rate buffer feedback |
-
1982
- 1982-08-20 JP JP57144105A patent/JPS5957576A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4302775A (en) * | 1978-12-15 | 1981-11-24 | Compression Labs, Inc. | Digital video compression system and methods utilizing scene adaptive coding with rate buffer feedback |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5957576A (ja) | 1984-04-03 |
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