JP2715871B2 - 可変長符号化方法 - Google Patents
可変長符号化方法Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
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- Engineering & Computer Science (AREA)
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- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ圧縮のための可
変長符号化方法に関し、可変長符号化を高速に行う可変
長符号化方法に関する。
変長符号化方法に関し、可変長符号化を高速に行う可変
長符号化方法に関する。
【０００２】
【従来の技術】従来、この種の可変長符号化技術では、
冗長度が抑圧された画像データ等（以下、単に「画像デ
ータ」と称する）に対応した可変長符号を読み込み、図
４で示す圧縮データ格納メモリ２６内の１つ前の可変長
符号が書き込まれているアドレスの有効データのビット
数（図５の場合は、３）に応じてその可変長符号を１ビ
ットずつシフトさせ、そのシフトされた可変長符号と残
りデータとの論理和をとることにより、圧縮データを作
成する。
冗長度が抑圧された画像データ等（以下、単に「画像デ
ータ」と称する）に対応した可変長符号を読み込み、図
４で示す圧縮データ格納メモリ２６内の１つ前の可変長
符号が書き込まれているアドレスの有効データのビット
数（図５の場合は、３）に応じてその可変長符号を１ビ
ットずつシフトさせ、そのシフトされた可変長符号と残
りデータとの論理和をとることにより、圧縮データを作
成する。
【０００３】図５は、上記の考えを基にした従来の可変
長符号化の流れである。
長符号化の流れである。
【０００４】既存の圧縮データ格納メモリの内容を図４
とし、可変長符号を１０ビットとし、図５の流れに沿っ
て以下に説明する。
とし、可変長符号を１０ビットとし、図５の流れに沿っ
て以下に説明する。
【０００５】初めに、画像データが格納されているファ
イル装置から画像データを読み込み（Ｓ１１）、読み込
んだデータより可変長符号の格納されているメモリのア
ドレスを算出し（Ｓ１２）、可変長符号［ＸＸＸＸＸＸ
ＸＸ ＸＸ００００００］を読み込む（Ｓ１３）。ここ
で、Ｘは２進数の有効データで、０または１を表すもの
であり、０は無効データを示す。
イル装置から画像データを読み込み（Ｓ１１）、読み込
んだデータより可変長符号の格納されているメモリのア
ドレスを算出し（Ｓ１２）、可変長符号［ＸＸＸＸＸＸ
ＸＸ ＸＸ００００００］を読み込む（Ｓ１３）。ここ
で、Ｘは２進数の有効データで、０または１を表すもの
であり、０は無効データを示す。
【０００６】そして、この可変長符号に予め付加されて
いる、可変長符号のビット数を示す値（この例では１
０）を受け取る（Ｓ１４）。次に図４で示される残りデ
ータ［ＡＡＡ０００００］を読み込み（Ｓ１５）、バイ
ト長８ビットと残りデータ３ビットの差分をとり、シフ
ト回数５回を算出する（Ｓ１６）。ここで、Ａは２進数
の有効データで、０または１を表すものである。次に、
現データ１バイト目、２バイト目を左にそれぞれ５回ず
つシフトさせ（Ｓ１７）、［０００ＸＸＸＸＸＸＸＸＸ
Ｘ０００］というデータを得る。このデータの１バイト
目（０００ＸＸＸＸＸ）と残りデータ（ＡＡＡ００００
０）との論理和をとり（Ｓ１８）、［ＡＡＡＸＸＸＸＸ
ＸＸＸＸＸ０００］を得る。次に、このデータを１バ
イトずつ、圧縮データ格納メモリに格納する（Ｓ１
９）。
いる、可変長符号のビット数を示す値（この例では１
０）を受け取る（Ｓ１４）。次に図４で示される残りデ
ータ［ＡＡＡ０００００］を読み込み（Ｓ１５）、バイ
ト長８ビットと残りデータ３ビットの差分をとり、シフ
ト回数５回を算出する（Ｓ１６）。ここで、Ａは２進数
の有効データで、０または１を表すものである。次に、
現データ１バイト目、２バイト目を左にそれぞれ５回ず
つシフトさせ（Ｓ１７）、［０００ＸＸＸＸＸＸＸＸＸ
Ｘ０００］というデータを得る。このデータの１バイト
目（０００ＸＸＸＸＸ）と残りデータ（ＡＡＡ００００
０）との論理和をとり（Ｓ１８）、［ＡＡＡＸＸＸＸＸ
ＸＸＸＸＸ０００］を得る。次に、このデータを１バ
イトずつ、圧縮データ格納メモリに格納する（Ｓ１
９）。
【０００７】残りデータ３ビットと可変長符号１０ビッ
トとの和をとり、バイト長８で割った商が１になるの
で、圧縮データ格納メモリのアドレスを示す変数に１を
加え、アドレスが１番地更新されたことを示す（Ｓ１
Ａ）。以上のことをファイルデータが終了するまで行い
（Ｓ１Ｂ）終了する。
トとの和をとり、バイト長８で割った商が１になるの
で、圧縮データ格納メモリのアドレスを示す変数に１を
加え、アドレスが１番地更新されたことを示す（Ｓ１
Ａ）。以上のことをファイルデータが終了するまで行い
（Ｓ１Ｂ）終了する。
【０００８】上述した方法の応用技術が、特開昭５９−
５７５７６号公報に記載されている。これは、上述の一
般的な技術に若干の回路を付加し、高速処理の実現を目
的としている。
５７５７６号公報に記載されている。これは、上述の一
般的な技術に若干の回路を付加し、高速処理の実現を目
的としている。
【０００９】可変長符号の符号ビット長を示すカウンタ
を設け、そのカウンタによりシフトを制御するものであ
り、可変長符号の上位ビットより２ビットずつシフトさ
せメモリに転送し、最終ビットは、カウンタの値が偶数
であるか奇数であるか判断し、偶数の時は２ビット、奇
数の時は１ビットのシフトを行いメモリに転送する。
を設け、そのカウンタによりシフトを制御するものであ
り、可変長符号の上位ビットより２ビットずつシフトさ
せメモリに転送し、最終ビットは、カウンタの値が偶数
であるか奇数であるか判断し、偶数の時は２ビット、奇
数の時は１ビットのシフトを行いメモリに転送する。
【００１０】
【発明が解決しようとする課題】この従来の可変長符号
化装置では、可変長符号をシフトさせる際、シフト回数
が多い場合、多くの時間を要する。特に可変長符号の符
号長が２バイト、３バイトに渡っている場合などは、２
倍、３倍の処理が必要となるため、更に時間がかかって
しまう。また、圧縮データ格納メモリ２６への転送がビ
ット単位であるため、メモリ内の最終データのアドレス
管理も必要となる。そのため、可変長符号化の処理に多
くの時間を要してしまうという問題点がある。
化装置では、可変長符号をシフトさせる際、シフト回数
が多い場合、多くの時間を要する。特に可変長符号の符
号長が２バイト、３バイトに渡っている場合などは、２
倍、３倍の処理が必要となるため、更に時間がかかって
しまう。また、圧縮データ格納メモリ２６への転送がビ
ット単位であるため、メモリ内の最終データのアドレス
管理も必要となる。そのため、可変長符号化の処理に多
くの時間を要してしまうという問題点がある。
【００１１】特開昭５９−５７５７６号公報に記載され
ている技術では、シフトの回数は減少するが符号ビット
長の長い可変長符号などでは、多くのシフト処理が必要
となり、また、可変長符号の奇数偶数判断も必要なの
で、処理時間の大幅な短縮にはならない。
ている技術では、シフトの回数は減少するが符号ビット
長の長い可変長符号などでは、多くのシフト処理が必要
となり、また、可変長符号の奇数偶数判断も必要なの
で、処理時間の大幅な短縮にはならない。
【００１２】
【課題を解決するための手段】上述した問題点を解決す
るため、本発明による可変長符号化装置は、図３に示す
ように、可変長信号格納メモリに、同一の可変長符号を
予めシフトさせたビットパターンに、圧縮データ格納メ
モリへの書き込みバイト数を示す出力カウンタ（Ｃ）
と、圧縮データ格納メモリに何ビットの半端なデータが
格納されているかを示す残りカウンタ（Ｒ）を付加し、
固定長のデータとして格納しておくことにより、シフト
動作を不要として可変長符号化を高速に行えるようにし
ている。
るため、本発明による可変長符号化装置は、図３に示す
ように、可変長信号格納メモリに、同一の可変長符号を
予めシフトさせたビットパターンに、圧縮データ格納メ
モリへの書き込みバイト数を示す出力カウンタ（Ｃ）
と、圧縮データ格納メモリに何ビットの半端なデータが
格納されているかを示す残りカウンタ（Ｒ）を付加し、
固定長のデータとして格納しておくことにより、シフト
動作を不要として可変長符号化を高速に行えるようにし
ている。
【００１３】そのため、本発明では、可変長符号をバッ
ファに転送する際、符号ビット長の長さに関係なく、１
回の論理和をとるだけで符号化が可能となり、処理時間
を高速にすることが可能となる。
ファに転送する際、符号ビット長の長さに関係なく、１
回の論理和をとるだけで符号化が可能となり、処理時間
を高速にすることが可能となる。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１５】図１は、本発明の一実施例を示すブロック
図である。ＣＰＵ１は、制御用ＲＡＭ３を作業領域と
し、ＲＯＭ２に格納されたプログラムを実行して動作す
る。ファイル装置４には圧縮する画像データが格納され
ており、ＣＰＵ１は、ファイル装置４をアクセスして画
像データを読み込んで可変長符号化を行い、符号化され
たデータを、圧縮データ格納メモリ２６に書き込む。
図である。ＣＰＵ１は、制御用ＲＡＭ３を作業領域と
し、ＲＯＭ２に格納されたプログラムを実行して動作す
る。ファイル装置４には圧縮する画像データが格納され
ており、ＣＰＵ１は、ファイル装置４をアクセスして画
像データを読み込んで可変長符号化を行い、符号化され
たデータを、圧縮データ格納メモリ２６に書き込む。
【００１６】図３は、可変長符号格納メモリに格納され
ているデータの構成図である。この図の例では、残りカ
ウンタ（Ｒ）を４ビット、出力カウンタ（Ｃ）を４ビッ
ト、可変長符号の符号長を１０ビットの場合を例示して
いる。
ているデータの構成図である。この図の例では、残りカ
ウンタ（Ｒ）を４ビット、出力カウンタ（Ｃ）を４ビッ
ト、可変長符号の符号長を１０ビットの場合を例示して
いる。
【００１７】可変長符号を示す［ＸＸＸＸＸＸＸＸＸ
Ｘ］は、同一値の画像データに与えられる可変長符号の
ビットパターンであり、上から順に０〜７ビットシフト
させたデータが順に格納されている。ここでは、Ｘは２
進数の有効データで、０または１を表すものである。残
りカウンタ（Ｒ）は、バイト単位で区切った場合、最終
バイト目にあるデータ［Ｘ］の個数を示す。出力カウン
タ（Ｃ）は、図４で示した残りデータとシフトさせた可
変長符号との論理和をとったときに、何バイトの飽和し
た（すなわち無効データを含まない）データができるか
を示すもので、何バイト目までのＬＳＢに有効データが
入っているかを示す。
Ｘ］は、同一値の画像データに与えられる可変長符号の
ビットパターンであり、上から順に０〜７ビットシフト
させたデータが順に格納されている。ここでは、Ｘは２
進数の有効データで、０または１を表すものである。残
りカウンタ（Ｒ）は、バイト単位で区切った場合、最終
バイト目にあるデータ［Ｘ］の個数を示す。出力カウン
タ（Ｃ）は、図４で示した残りデータとシフトさせた可
変長符号との論理和をとったときに、何バイトの飽和し
た（すなわち無効データを含まない）データができるか
を示すもので、何バイト目までのＬＳＢに有効データが
入っているかを示す。
【００１８】図３と図４のデータを例にとって、図２の
フローチャートに沿って説明する。
フローチャートに沿って説明する。
【００１９】まず、ファイル装置２４から、画像データ
を読み込む（Ｓ３１）。図４の圧縮データ格納メモリの
内容より、残りカウンタの変数は、３という値になって
いる（Ｓ３２）。画像データと残りカウンタの変数は、
３という値になっている（Ｓ３２）。画像データと残り
カウンタの値より、可変長符号格納メモリ２７のアドレ
スを算出し（Ｓ３３）、算出されたアドレスから、図３
の［０００ＸＸＸＸＸＸＸＸＸＸ０００ ００００００
００ ０００１０１０１］というデータを読み込む（Ｓ
３４）。そして、出力カウンタの１と残りカウンタの５
という値をＣＰＵ内のレジスタに待避させ、現データに
対する可変長符号（０００ＸＸＸＸＸＸＸＸＸＸ０００
００００００００）を得る（Ｓ３５）。次に図４の残
りデータ（ＡＡＡ０００００）を圧縮データ格納メモリ
２６より読み込む（Ｓ３６）。ここで、Ａは２進数の有
効データで、０または１を表すものである。そして、現
データの１バイト目（０００ＸＸＸＸＸ）と論理和をと
ると（Ｓ３７）、［ＡＡＡＸＸＸＸＸ ＸＸＸＸＸ００
０ ００００００００］というデータが作成され、これ
を圧縮データ格納メモリ２６に格納する（Ｓ３８）。
を読み込む（Ｓ３１）。図４の圧縮データ格納メモリの
内容より、残りカウンタの変数は、３という値になって
いる（Ｓ３２）。画像データと残りカウンタの変数は、
３という値になっている（Ｓ３２）。画像データと残り
カウンタの値より、可変長符号格納メモリ２７のアドレ
スを算出し（Ｓ３３）、算出されたアドレスから、図３
の［０００ＸＸＸＸＸＸＸＸＸＸ０００ ００００００
００ ０００１０１０１］というデータを読み込む（Ｓ
３４）。そして、出力カウンタの１と残りカウンタの５
という値をＣＰＵ内のレジスタに待避させ、現データに
対する可変長符号（０００ＸＸＸＸＸＸＸＸＸＸ０００
００００００００）を得る（Ｓ３５）。次に図４の残
りデータ（ＡＡＡ０００００）を圧縮データ格納メモリ
２６より読み込む（Ｓ３６）。ここで、Ａは２進数の有
効データで、０または１を表すものである。そして、現
データの１バイト目（０００ＸＸＸＸＸ）と論理和をと
ると（Ｓ３７）、［ＡＡＡＸＸＸＸＸ ＸＸＸＸＸ００
０ ００００００００］というデータが作成され、これ
を圧縮データ格納メモリ２６に格納する（Ｓ３８）。
【００２０】次に、圧縮データ格納メモリ２６の書き込
みアドレスを示す変数に出力カウンタの値（１）を加え
ることにより（Ｓ３９）、１バイト分のデータが更新さ
れたということが解る。次の動作時（ループ時）には、
現データの２バイト目の［ＸＸＸＸＸ０００］というデ
ータが残りデータとして認識され、残りカウンタの変数
には、５という値が入っているので、０〜４ビット目ま
での５ビットが有効なデータであるということが解る。
みアドレスを示す変数に出力カウンタの値（１）を加え
ることにより（Ｓ３９）、１バイト分のデータが更新さ
れたということが解る。次の動作時（ループ時）には、
現データの２バイト目の［ＸＸＸＸＸ０００］というデ
ータが残りデータとして認識され、残りカウンタの変数
には、５という値が入っているので、０〜４ビット目ま
での５ビットが有効なデータであるということが解る。
【００２１】
【発明の効果】以上説明したように、可変長符号の符号
長によって、多大の処理時間を要していた従来の装置に
比べ、本発明の可変長符号化装置は、可変長符号の符号
長に関係なく、論理和を１回とるだけの処理により圧縮
データを生成することができる。また、従来、ビット単
位で行っていた符号化をバイト単位で行うため、圧縮デ
ータ格納メモリ２６内のアドレス管理が容易に行え、画
像データを高速に符号化することができるという効果が
ある。
長によって、多大の処理時間を要していた従来の装置に
比べ、本発明の可変長符号化装置は、可変長符号の符号
長に関係なく、論理和を１回とるだけの処理により圧縮
データを生成することができる。また、従来、ビット単
位で行っていた符号化をバイト単位で行うため、圧縮デ
ータ格納メモリ２６内のアドレス管理が容易に行え、画
像データを高速に符号化することができるという効果が
ある。
【図１】本発明による可変長符号化装置の一実施例を示
すブロック図である。
すブロック図である。
【図２】ＣＰＵ１の可変長符号化処理の流れ図である。
【図３】本発明における可変長符号格納メモリの構成図
である。
である。
【図４】圧縮データ格納メモリの内容を説明するための
図である。
図である。
【図５】従来の可変長符号処理の態様を説明するための
流れ図である。
流れ図である。
２１ 装置全体を制御するＣＰＵ ２２ プログラムを格納する制御用ＲＯＭ ２３ プログラムの作業領域である制御用ＲＡＭ ２４ データをファイルに入出力するためのファイル
装置 ２５ 原画像データを可変長符号化する符号化処理部 ２６ 可変長符号が格納されている可変長符号格納Ｒ
ＯＭ
装置 ２５ 原画像データを可変長符号化する符号化処理部 ２６ 可変長符号が格納されている可変長符号格納Ｒ
ＯＭ
Claims (1)
- 【請求項１】入力デジタル信号を可変長符号化し、圧縮
データ格納メモリに格納する可変長符号化方法であり、 前記入力デジタル信号が取り得るすべての値の各々につ
き、種々のシフトを与えた可変長符号を示すビットパタ
ーンをワード構成で格納するとともに、このビットパタ
ーンの末尾が格納されたワードに含まれる当該可変長符
号の有効ビット数を示す残りビット数（Ｒ）と、このビ
ットパターンが格納された最初のワードから前記残りビ
ット数の前記ビットパターンが格納されたワードの直前
のワード前までのワード数を示す出力データ数（Ｃ）と
を前もって可変長符号格納メモリに格納し、下記ステップ（イ）、（ロ）、（ハ）、（ニ）の実行前
に、残りカウンタの値及び前記圧縮データメモリをクリ
アするとともに、前記圧縮データ格納メモリのワードア
ドレスを示すアドレスカウンタを初期値に設定し、 （イ）前記圧縮データ格納メモリの前記アドレスカウン
タが示す最新のワード中に含まれる可変長符号の有効ビ
ット数を格納している前記残りカウンタ の値を読みだす
ステップと、（ロ） この残りカウンタの値及び前記入力デジタル信号
の値に対応する前記Ｒ、前記Ｃ、及び（Ｃ＋１）ワード
の前記ビットパターンを前記可変長符号格納メモリより
読みだすステップと、（ハ）前記圧縮データ符号格納メモリの前記アドレスカ
ウンタの示すワードを読みだして、前記ステップ（ロ）
で読み出された（Ｃ＋１）ワードのビットパターンの最
初のワードとの論理和演算を行い、論理和演算結果を前
記圧縮データ格納メモリに書き込み、次に、前記Ｃがゼ
ロ以下でない場合にのみ、前記ステップ（ロ）で読み出
されたビットパターンの２ワード目から最終ワードまで
のビットパターンを前記論理和演算結果につづくワード
アドレスの 前記圧縮データ格納メモリにに書き込むステ
ップと、 （ニ）前記Ｒを前記残りカウンタに書き込むとともに、
前記Ｃだけ前記圧縮データ格納メモリのアドレスカウン
タの値を更新するステップとを含み、 これら（イ）から（ニ）のステップを繰り返すことによ
り、前記入力デジタル信号を可変長符号化する可変長符
号化方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32047593A JP2715871B2 (ja) | 1993-12-20 | 1993-12-20 | 可変長符号化方法 |
| US08/358,514 US5572334A (en) | 1993-12-20 | 1994-12-19 | Variable-length coding device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32047593A JP2715871B2 (ja) | 1993-12-20 | 1993-12-20 | 可変長符号化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177040A JPH07177040A (ja) | 1995-07-14 |
| JP2715871B2 true JP2715871B2 (ja) | 1998-02-18 |
Family
ID=18121864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32047593A Expired - Fee Related JP2715871B2 (ja) | 1993-12-20 | 1993-12-20 | 可変長符号化方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5572334A (ja) |
| JP (1) | JP2715871B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970068627A (ko) * | 1996-03-22 | 1997-10-13 | 구자홍 | 최적화된 가변길이 테이블장치 및 최적 길이값 산출방법 |
| US5793984A (en) * | 1996-04-01 | 1998-08-11 | 8×8, Inc. | Method of computer representation of data |
| US6621428B1 (en) * | 2000-05-04 | 2003-09-16 | Hewlett-Packard Development Company, L.P. | Entropy codec for fast data compression and decompression |
| US6781589B2 (en) | 2001-09-06 | 2004-08-24 | Intel Corporation | Apparatus and method for extracting and loading data to/from a buffer |
| US7818356B2 (en) | 2001-10-29 | 2010-10-19 | Intel Corporation | Bitstream buffer manipulation with a SIMD merge instruction |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495639A (en) * | 1982-03-08 | 1985-01-22 | Halliburton Company | Electronic data compressor |
| JPS5957576A (ja) * | 1982-08-20 | 1984-04-03 | Fujitsu Ltd | 画像デ−タ圧縮回路 |
| GB2172127B (en) * | 1985-03-06 | 1988-10-12 | Ferranti Plc | Data compression system |
| JPH0799812B2 (ja) * | 1990-03-26 | 1995-10-25 | 株式会社グラフイックス・コミュニケーション・テクノロジーズ | 信号符号化装置および信号復号化装置、並びに信号符号化復号化装置 |
| JP2922571B2 (ja) * | 1990-04-05 | 1999-07-26 | キヤノン株式会社 | データ変換回路 |
| JPH0477120A (ja) * | 1990-07-17 | 1992-03-11 | Matsushita Electric Ind Co Ltd | 可変長符号化装置 |
| US5363098A (en) * | 1993-10-25 | 1994-11-08 | Digital Equipment Corporation | Byte aligned data compression |
-
1993
- 1993-12-20 JP JP32047593A patent/JP2715871B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-19 US US08/358,514 patent/US5572334A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| US5572334A (en) | 1996-11-05 |
| JPH07177040A (ja) | 1995-07-14 |
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