JP2922571B2

JP2922571B2 - データ変換回路

Info

Publication number: JP2922571B2
Application number: JP2089233A
Authority: JP
Inventors: 祐司石川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-04-05
Filing date: 1990-04-05
Publication date: 1999-07-26
Anticipated expiration: 2014-07-26
Also published as: US5146220A; JPH03289765A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、MH（モディファイドハフマン）符号化或い
はMR（モディファイドリード）符号化された最長13ビッ
トの不定長の符号データを８ビット固定長のデータに変
換するデータ変換回路に関するものである。

［従来の技術］従来、この種のデータ変換回路では、第２図に示すよ
うに、ビツトパターンＣと符号長Ｌとから成る不定長の
１符号を入力データとして入力し、所定のシリアルデー
タＳに変換して出力するパラレルシリアル変換部21と、
そのシリアルデータＳを目的とする固定長のパラレルデ
ータＤに変換して出力するシリアルパラレル変換部22と
から成り、不定長のMH,MR符号を固定長のバイトパツク
に変換するように構成されている。

［発明が解決しようとしている課題］しかしながら、MH符号は、最長31ビツトの符号長を持
つものがあり、上記従来例のように、一旦シリアルデー
タに変換すると、最低でも13パルスのクロツクを必要と
するため、変換処理の時間が長くなり、高速なバイトパ
ツクを行うことができないという欠点があつた。

本発明は、上記課題を解決するためになされたもの
で、MH（モディファイドハフマン）符号化或いはMR（モ
ディファイドリード）符号化された最長13ビットの不定
長の符号データを、高速に且つ小規模な構成で８ビット
固定長のデータに変換するデータ変換回路を提供するこ
とを目的とする。

［課題を解決するための手段］上記目的を達成するために、本発明は、MH（モディフ
ァイドハフマン）符号化或いはMR（モディファイドリー
ド）符号化された最長13ビットの不定長の符号データを
８ビット固定長のデータに変換するデータ変換回路にお
いて、データ長が８ビット以下の不定長の符号データ
は、そのLSBを先頭とし、空きビットを「０」とした８
ビット長のデータとして入力し、また、データ長が９ビ
ット以上の不定長の符号データは、その符号データの後
端をMSBとし、そこから８ビット以外の「０」のビット
を除いた８ビット長のデータとして入力する第１入力手
段と、前記第１入力手段から入力される８ビット長のデ
ータの元となっている不定長の符号データのデータ長を
表す符号長データを入力する第２入力手段と、前記第２
入力手段からの符号長データに応じて前記第１入力手段
から入力する８ビット長のデータをビットシフトして出
力するシフト出力手段と、前記第１入力手段から先に入
力された８ビット長のデータの有効ビットに前記シフト
出力手段によりビットシフトされて出力された８ビット
長のデータを結合し、８ビット固定長のデータに変換し
て出力する出力手段とを備え、前記シフト出力手段は、
ビットシフトすべき８ビット長のデータが９ビット以上
のデータ長の不定長の符号データから「０」のビットを
除いたデータである場合、除いた「０」のビット数分の
間隔を先に入力された８ビット長のデータの有効ビット
とビットシフトすべき８ビット長のデータとの間に設け
るように８ビット長のデータをビットシフトすることを
特徴とする。

［実施例］以下、添付図面を参照して本発明に係る好適な一実施
例を詳細に説明する。

＜構成の説明（第１図，第３図，第４図）＞第１図は、本実施例における回路の構成を示すブロツ
ク図である。図において、11は４ビツト加算器であり、
S3〜S0は加算結果出力、COはキヤリー出力である。12は
３ビツトのＤフリツプフロツプ（F/F）であり、後述す
るF/F17中の有効ビツト数の値を一時保存している。13
は第３図に示すAND回路31,32とOR回路33とから構成され
るセレクタ回路が３回路より成るセレクタであり、後述
する符号長データのL3ビツト（SA/SB）により３ビツト
入力A0〜A2,B0〜B2の選択を行う。

14はバレルシフタ回路であり、第４図に詳細を示すよ
うに、パラレル８ビツト入力データD7〜D0を制御入力デ
ータS2〜S0の値に従つて所定の出力Y14〜Y0に平行移動
させる回路である。第４図において41はバイナリー入力
S2〜S0をデコードし、８本のアクテイブハイ出力の何れ
か１本を「１」にするものであり、例えばS2〜S0を「10
0」とすると、入力データD7〜D0は出力Y11〜Y4に出力さ
れ、他の出力は「０」となる。

15は８ビツトセレクタであり、上述の第３図に示すセ
レクタ回路が８回路より成る。16は７ビツトセレクタで
あり、同様に第３図のセレクタ回路が７回路より成る。
17は７ビツトDF/Fであり、バイトパツクした符号データ
列の最終バイトにおいて８ビツトに満たない符号データ
列を一時保持する。18は制御部であり、上述した各部11
〜17の動作タイミングを制御する。

I₁は制御部18に入力されるストローブ信号であり、入
力データが有効であることを示す信号である。L3〜L0は
符号長データであり、入力するMH又はMR符号の１符号長
を示している。C7〜C0はMH又はMR符号であり、７ビツト
以下の符号はLSBを先頭、空きビツトを「０」とし、８
ビツト以上の符号は符号の後端をMSBとし、そこから８
ビツト分の符号より成る。

I₀はリセツト入力信号であり、12,17に示すフリツプ
フロツプを初期化する。B₇〜B₀示すフリツプフロツプを
初期化する、B₇〜B₀はバイトパツクされた符号データで
ある。O₁はストローブクロツクであり、符号データ出力
B₇〜B₀が有効であることを示す信号である。

ST2,ST1は制御部18の入力であり、４ビツト加算機11
から出力されるキヤリー出力C0と加算結果S3がそれぞれ
入力される。SW1,SW2はセレクタ15に対する出力選択信
号であり、SW3はセレクタ16に対する出力選択信号であ
る。そして、LTはDF/F12,17に対するデータ更新クロツ
クである。

＜動作の説明（第５図〜第７図）＞次に、本実施例における動作を第５図〜第７図を参照
して以下に説明する。

第５図は、上述の各回路のタイミングチヤートを示す
ものであり、第６図は、そのデータフローである。ま
た、第７図は、本実施例における動作概要を説明するた
めの図である。

まず、フアクシミリ装置に用いられる画像符号化方式
であるMH,MR符号では、１符号が最長13ビツトで構成さ
れている。しかし、符号長が９ビット以上の符号の全て
において、そのビツトパターンの最終ビツトから８ビツ
ト分を除くと、必ず「０」のビツトパターンであるとい
う特徴を持つている。そこで、本実施例における１符号
の入力コードフオーマツトは、４ビツトの符号長フイー
ルドと８ビツトのビツトパターンフイールドとの計12ビ
ツトから成るものとする。

従つて、１符号の符号長が８ビツト以下のものは、上
述のビツトパターンフイールドのビツト０を符号の先頭
ビツトとし、空きビツトを「０」とする。そして、符号
長が９ビツト以上のものは、上述のビツトパターンフイ
ールドのビツト７を符号の最終ビツトとし、８ビツト分
をビツトパターンにより記述する。

すなわち、上述の符号データを入力信号として連続す
る符号列をバイト単位に区切るとすると、第７図に示す
４通りに場合分けされる。

まず、第７図の（１）は、最終バイト中の有効ビツト
数L₂′〜L₀′と入力符号長L₃〜L₀との加算結果が８未満
の場合である。

例えば、L₂′〜L₀′＝4,L₃〜L₀＝２の場合、L₃＝０で
あり、セレクタ13はL₂′〜L₀′を選択する。この結果、
入力符号データのC₁,C₀は、バレルシフタ14の出力Y₅,Y₄
に表われる。ここで、制御部がセレクタ15の選択信号SW
1,SW2の両方を「１」、そして、セレクタ16の選択信号S
W3を「１」にすることで、レジスタ17の入力には、ビツ
ト０〜３を旧コードとし、ビツト4,5を入力符号とする
新しい保存データが与えられる。

また、レジスタ12には、加算器11によつて上述のL₂′
〜L₀′とL₃〜L₀との和が既に入力されており、ラツチ信
号LTを入力することにより、２つのレジスタ12,!7の内
容が更新される。

以上の動作時のデータの経路を示したものが、第６図
に示す（１）であり、図において斜線部は更新されたデ
ータを表わしている。

次に、第７図の（２）は、L₃〜L₀＜８かつ８≦（L₃〜
L₀）＋（L₂′＋L₀′）≦15の場合である。

例えば、L₂′〜L₀′＝4,L₃〜L₀＝６の場合、セレクタ
13の出力には、上述の（１）と同様に、L₂′〜L₀′が出
力される。この結果、入力符号データのC₅〜C₀は、バラ
レルシフタ14の出力Y₉〜Y₄に出力される。またL₂′〜
L₀′とL₃〜L₀との和S3〜S0＝１（1010_B）及びキヤリー
出力C0＝０となり、C0とS3とから１バイトの符号データ
が出力可能なことが判定できる。

ここで、制御部18がSW1＝1,SW2＝１とすることで、バ
イト出力B7〜B0からビツト０〜３を旧コート、ビツト４
〜７を符号データのC₀〜C₃とする１バイトの符号が出力
される。また同時に、SW3＝０とすることで、レジスタ1
7にはビツト0,1をC₄,C₅とするデータが与えられてお
り、レジスタ12には上述の符号長の和の下３ビツト、つ
まり010_Bが与えられている。そして、信号LTにより２つ
のレジスタの内容がそれぞれ更新される。

以上の動作時のデータの経路を示したものが、第６図
に示す（２）である。

第７図の（３）は、８≦L₃〜L₀≦15かつ８≦（L₃〜
L₀）＋（L₂′＋L₀′）≦15の場合であり、入力符号C₇〜
C₀には、点線で示す省略した「０」が存在している。

例えば、L₂′〜L₀′＝100_B,L₃〜L₀＝1010_Bの場合、L₃
＝１であるため、セレクタ13の出力には、加算器11から
の出力S0〜S2が表われる。この結果、入力符号C₇〜C
₀は、バレルシフタ14の出力Y₁₃〜Y₆に出力される。つま
り、この時点で、入力符号C₇〜C₀において省略した
「０」符号が挿入されたことになる。

一方、加算器11の出力S3＝１、C0＝０であることか
ら、この入力符号C₇〜C₀をバイトパツクすることによ
り、１バイトの符号データが出力可能であることが判別
できる。

SW1,SW2＝1,SW3＝０とすることにより、セレクタ15の
出力には、レジスタ17の内容とバレルシフタ14の出力Y₇
〜Y₀をORしたものが得られ、一方、セレクタ16の出力Y₆
〜Y₀には、バレルシフタ14のY₁₄〜Y₈が出力される。こ
の状態で、出力データB₇〜B₀が有効であることを信号O₁
により示すと共に、レジスタ12,17の内容を更新する信
号LTを出力する。

なお、以上説明した第７図の（２）と（３）の場合
は、第５図及び第６図においては、（２）として同様に
扱つている。

第７図の（４）は、８≦L₃〜L₀≦15かつ16≦（L₃〜
L₀）＋（L₂′〜L₀′）の場合であり、バイトパツクによ
り２バイトの符号が出力される。

例えば、L₃〜L₀＝1100_B,L₂′〜L₀′＝110_Bの場合を例
に説明する。

まず、入力データがL₃＝１であることから、セレクタ
13の出力には、加算器11からの出力が表われる。また、
加算器11の出力C0＝1,S3＝０であることから、２バイト
目の出力符号データが作られることが判別できる。

そこで、制御部18が第１バイト目の出力としてSW1＝
0,SW2＝１とすることにより出力B7〜B0には、レジスタ1
7の内容だけが出力される。次に、第２バイト目の出力
としてSW1＝1,SW2＝0,SW3＝０とすることにより出力B₇
〜B₀には、バレルシフタ14の出力Ｙ〜Y₀だけが出力さ
れ、また、セレクタ16の出力には、バレルシフタ14の出
力Y₁₄〜Y₆が出力される。

この状態でレジスタ12,17の更新クロツクLTを出力す
ることにより、レジスタ12,17がそれぞれ更新される。

上述した動作は、第５図，第６図においては、（３）
として示すものである。

従来例では、パラレル−シリアル変換を行うために、
少なくとも１符号ビツトに対して１駆動クロツクを必要
とし、１バイトの符号データを出力するには、少なくと
も８クロツクの処理時間を要するが、本実施例によれ
ば、１駆動クロツクで１バイトの符号データを作ること
が可能となり、高速なMH又はMR符号のバイトデータ変換
が実現できる。

また、本実施例における回路構成は、LSI化に適した
ものである。

［他の実施例］本実施例では、入力符号長が８ビツトを越える場合、
その符号ビツトパターン入力を最終ビツトから８ビツト
分のC₇〜C₀としたが、これを全ビツトパターンを入力す
る方法をとると、第８図（ａ）に示すように、第１図に
比較してセレクタ13は不用となり、バレルシフタ84は最
長符号長を13ビツトとすると、20ビツトの出力端子を必
要とし、また、セレクタ85は構成を第８図（ｂ）に示す
ように、３入力セレクタとすることにより、本実施例と
同様な動作が可能となる。

また、第１図において、セレクタ16の入力A6〜A0に
は、セレクタ15の出力Y6〜Y0を入力したが、第９図に示
すように、セレクタ96を３入力のセレクタで構成し、こ
の３入力にバレルシフタ14のY₇〜Y₀,Y₈〜Y₁₄,とレジス
タ17の出力の３つを直接入力するようにしても、同様な
作用効果が得られる。

［発明の効果］以上説明したように、本発明によれば、MH（モディフ
ァイドハフマン）符号化或いはMR（モディファイドリー
ド）符号化された最長13ビットの不定長の符号データを
８ビット固定長のデータに変換する際に、最長13ビット
の不定長の符号データそのままではなく、データ長が８
ビット以下の不定長の符号データは、そのLSBを先頭と
し、空きビットを「０」とした８ビット長のデータとし
て入力し、また、データ長が９ビット以上の不定長の符
号データは、その符号データの後端をMSBとし、そこか
ら８ビット以外の「０」のビットを除いた８ビット長の
データとして入力するので、入力されたデータをビット
シフトするための構成を小規模にすることができ、ま
た、ビットシフトすべき８ビット長のデータが９ビット
以上のデータ長の不定長の符号データから「０」のビッ
トを除いたデータである場合、除いた「０」のビット数
分の間隔を先に入力された８ビット長のデータの有効ビ
ットとビットシフトすべき８ビット長のデータとの間に
設けるように８ビット長のデータをビットシフトするの
で、入力字に除去された「０」ビットを、特別な回路構
成を設けることなく、ビットシフト動作により効率良く
再生することができる。

【図面の簡単な説明】

第１図は本実施例における回路の構成を示すブロツク
図、第２図は従来例での構成を示すブロツク図、第３図はセレクタ回路の詳細構成を示す図、第４図は本実施例におけるバレルシフタの回路構成を示
す図、第５図は本実施例における動作を説明するためのタイン
ミグチヤート、第６図は本実施例における動作を説明するためのデータ
フロー、第７図は本実施例における動作概念を説明するための
図、第８図（ａ）（ｂ）及び第９図は他の実施例における構
成を示す図である。図中、11……４ビツト加算器、12……３ビツト符号長レ
ジスタ、13……３ビツトの２入力セレクタ、14……バレ
ルシフタ、15……８ビツトの２入力セレクタ、16……７
ビツトの２入力セレクタ、17……７ビツトの符号レジス
タ、18……制御部である。

Claims

(57)【特許請求の範囲】

【請求項１】MH（モディファイドハフマン）符号化或い
はMR（モディファイドリード）符号化された最長13ビッ
トの不定長の符号データを８ビット固定長のデータに変
換するデータ変換回路において、データ長が８ビット以下の不定長の符号データは、その
LSBを先頭とし、空きビットを「０」とした８ビット長
のデータとして入力し、また、データ長が９ビット以上
の不定長の符号データは、その符号データの後端をMSB
とし、そこから８ビット以外の「０」のビットを除いた
８ビット長のデータとして入力する第１入力手段と、前記第１入力手段から入力される８ビット長のデータの
元となっている不定長の符号データのデータ長を表す符
号長データを入力する第２入力手段と、前記第２入力手段からの符号長データに応じて前記第１
入力手段から入力する８ビット長のデータをビットシフ
トして出力するシフト出力手段と、前記第１入力手段から先に入力された８ビット長のデー
タの有効ビットに前記シフト出力手段によりビットシフ
トされて出力された８ビット長のデータを結合し、８ビ
ット固定長のデータに変換して出力する出力手段とを備
え、前記シフト出力手段は、ビットシフトすべき８ビット長
のデータが９ビット以上のデータ長の不定長の符号デー
タから「０」のビットを除いたデータである場合、除い
た「０」のビット数分の間隔を先に入力された８ビット
長のデータの有効ビットとビットシフトすべき８ビット
長のデータとの間に設けるように８ビット長のデータを
ビットシフトすることを特徴とするデータ変換回路。