JP3142853B2 - 符号ワードをパッキングおよびアンパッキングするための装置 - Google Patents

符号ワードをパッキングおよびアンパッキングするための装置

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JP3142853B2
JP3142853B2 JP02039923A JP3992390A JP3142853B2 JP 3142853 B2 JP3142853 B2 JP 3142853B2 JP 02039923 A JP02039923 A JP 02039923A JP 3992390 A JP3992390 A JP 3992390A JP 3142853 B2 JP3142853 B2 JP 3142853B2
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    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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Description

【発明の詳細な説明】 発明の背景 本発明はディジタル・データの符号化および復号に関
するものであり、更に詳しくは画像、特に医用画像を表
わすときのこのようなデータに関するものである。
画像を表わすディジタル・データには通常、大量の冗
長度がある。このため、DPCM（デルタパルス符号変
調）、ハフマン（Huffman）符号化、ラン・レングス（r
un length）符号化等の冗長度低減用符号化手法が使用
される。このような符号化手法はもとのデータの冗長度
に従って可変長の符号ワード（code word）を作成する
ときに最も有効である。可変長ワードは伝送のために記
憶レジスタにパッキング（packing）すなわち詰めて格
納しなければならない。データの損失がなければ、レジ
スタの長さは生じ得る最も長い符号ワードに等しくなけ
ればならない。しかし、その結果、最大長さより短い符
号ワードに対してはパッキングの効率が悪くなる。より
短いレジスタを使えば、パッキングの効率は向上する
が、データの損失も生じる。
したがって、本発明の目的はデータをパッキングする
際に損失がなくて効率の良い符号器、この符号器と一緒
に使用するための復号器、ならびにこの符号器および復
号器を使用する処理装置を提供することである。
発明の要約 本発明によれば、相次ぐサンプルを持つディジタル信
号を処理する装置が提供され、この装置は、ディジタル
信号の隣り合うサンプルの相関をなくすための相関除去
手段、相関除去されたサンプルを符号化して可変長符号
ワードにするための符号化手段、および間に間隙を生じ
ることなく可変長符号ワードを密にパッキングするため
のパッキング手段を含む。
また、可変長の符号ワードから形成された一様な長さ
の符号ワードを持つ、密にパッキングされて符号化され
且つ相関除去されたディジタル信号を処理する装置が提
供され、この装置は、上記ディジタル信号をアンパッキ
ング（unpacking）して可変長の符号ワードを形成する
アンパッキング手段、可変長の上記符号ワードを復号す
ることにより復号された符号ワードを形成する復号手
段、ならびに復号された符号ワードを相関させる相関手
段を含む。
パッキングおよびアンパッキング手段は、選択可能な
モジュラス（modulus）論理回路および該論理回路に結
合されるシフト・モジュラスを決定する手段で構成する
ことができる。
詳しい説明 第１図は本発明による符号化装置の一実施例を示す、
第１図には、二次DPCM（デルタパルス符号変調）符号器
100のような、隣り合うサンプルの相関をなくすための
相関除去手段が示されている。この二次DPCM符号器100
は、典型的には4.1メガビット／秒の速度で、ディジタ
ル・カメラまたはメモリからのビデオ信号を表わす画素
のようなディジタル信号を受けるための16ビット入力端
子102を有する。他の次数のDPCM符号器を使うことも可
能である。入力信号はクロック作動シフト・レジスタの
ような16ビットの１ライン遅延回路104および１画素期
間遅延回路106に印加される。遅延回路104および106か
らの16ビット出力信号は16ビット加算器108に印加され
る。加算器108の出力信号は入力信号の和を２で割った
ものである。この割算は加算器108の出力のハード配線
による１ビット右へのシフトによって行なうことができ
る。したがって、上記出力信号は現在の画素の推定値で
あり、16ビットの減算器110の減算（−）入力に印加さ
れる。減算器の加算（＋）入力は遅延回路106からの１
画素遅延した信号を受ける。２つの16ビット数の相互の
差は17ビットの数になり得るので、減算器110は17ビッ
トの出力差信号を持つ。この出力差信号はDPCM符号器10
0からのDPCM符号化出力信号である。更に、差がゼロで
あれば、減算器110は１ビット線111にゼロ・フラグを供
給する。
DPCM符号器100の出力信号はラン・レングスおよびハ
フマン符号化回路112に印加される。詳しく説明する
と、ゼロ・フラグ信号はゼロ・ラン・レングス・カウン
タ114に印加される。ゼロ・ラン・レングス・カウンタ1
14は値がゼロの128個の連続した画素まで計数すること
ができ、この計数値をROM探索テーブルのようなハフマ
ン符号器116に供給する。ゼロ・フラグが存在すると、
パッキング回路136（後で説明する）の動作が停止し、
この作用はゼロでない画素値が発生してフラグが消える
まで続く。また、−128から＋127まで（８個の上位ビッ
ト（MSB）がゼロの場合）の画素値を表わす、DPCM符号
器100の出力信号の７個の下位ビット（LSB）ビットおよ
びサイン（正負の符号）ビットが、ハフマン符号器116
に与えられる。これが行なわれるのはDPCM符号化の後の
最も起りやすい画素値がゼロに近く、したがってこれら
の画素値を符号化することによりデータを退避（save）
することができるからである。15ビット線118上のハフ
マン符号器116の出力信号は３乃至15ビットの可変長の
符号ワードであり、（与えられた用途に対して統計的解
析によって定められた）最も生じやすい画素値に最短の
長さが与えられる。一方、線120上のハフマン符号器116
の出力信号は線118の符号ワードの長さを表わす４ビッ
トのワードである。符号ワードは「プレフィックス（pr
efix）特性」を有する。すなわち、短い符号ワードがよ
り長い符号ワードを開始させることはない。減算器110
からの上位８ビットがゼロでない場合には、ハフマン符
号器116はなお符号化を行なうが、その出力は選択され
ない（後で説明する）。線118および120の信号は選択回
路122に印加される。
17ビットDPCM符号器100の出力信号はレジスタのよう
なプレフィックス加算器回路124に印加される。プレフ
ィックス加算器回路124は17ビットのDPCM出力信号と５
ビットのプレフィックスとの合計の22ビットを線126に
送出する。プレフィックスは、ラン・レングスおよび／
またはハフマン符号化値よりもむしろ実際の画素値が選
択回路122に供給されていることを示す。更に、回路124
は線126のデータの長さ（22ビット）を示す４ビットの
信号を線128に供給する。
最後に、減算器110からの17ビットの差信号は比較器1
30にも印加される。比較器130は差信号の値が−128から
＋127までの選択された範囲にあるかどうかを判定す
る。範囲内にあれば、選択回路122のデータ出力線132を
入力線118に接続させると共に、符号長出力線134を入力
線120に接続させるように制御する信号が選択回路122に
送られる。差信号が上記の選択された範囲の外側にあれ
ば、選択回路122の出力線132が線126に接続されると共
に、出力線134が線128に接続される。
パッキング回路136では、線132の可変長データが一対
の時間多重化された16ビットの「バレル（barrel）シフ
タ」、たとえば米国カリフォルニア州サニーヴェイルの
ロジック・デバイセズ社（Logic Devices,Inc.）が製造
した型名LSH32のような32ビットの選択可能なモジュー
ロ論理回路138に印加される。線134のコード長情報は５
ビットのアキュムレータ140のようなモジュラス決定手
段に印加される。したがって、５ビットのアキュムレー
タ140は32ビットまでの長さを累積した後、再びゼロか
ら累積を行うことができる。
アキュムレータ140は最初０になっており、線132のデ
ータに対して１画素期間遅れてクロック動作する。アキ
ュムレータ140の動作の一例として、符号長3,5,7および
22が相次いで線134の上にあるものとする。この場合、
アキュムレータ140はシクタ138のモジュラス又はシフト
制御入力141に0,3,8,15および５のシフトを与えること
により、線132のデータをシフト138に密に、すなわち間
隙なしにパッキングする。データは各クロックサイクル
ごとにシフタ138から読み出され、32ビットのオア・ゲ
ート144（これは２個の時間多重化された16ビットのオ
ア・ゲートとして構成することができる）の第１の入力
142に印加される。ゲート144の出力は32ビットのレジス
タ146のような固定長記憶手段に印加される（レジスタ1
46は16ビットのパーソナル・コンピュータ・バスと適合
するように２個の時間多重化された16ビットのレジスタ
として構成することができる）。復号器148はアキュム
レータ140の計数値が０になったとき（これは32（また
はレジスタ146として２個の16ビットのレジスタを使用
する場合は16）の計数値に対応する）を判定して、レジ
スタ146の読出し入力150に信号を供給する。レジスタ14
6から送出される圧縮されたデータ・ワードの16ビット
の時間多重化された出力信号が、伝送のために16ビット
の出力端子152に得られる。時間多重化された出力信号
と同じ信号である32ビットの出力信号がゲート144の第
２の入力154に帰還される。これにより、16ビットのレ
ジスタのうちの１つ（図示されていない）が読み出され
るまで書き込まれない記憶位置のレジスタ146のデータ
が失なわれることが防止される。出力端子152の信号は
通常、記録のためにメモリ（図示されていない）に供給
される。
以上から、可変長符号ワードを使用するとともにそれ
らを密にパッキングすることにより、データが失なわれ
ることのない高効率のシステムが得られることがわか
る。
第２図は本発明による復号装置の一実施例を示す。こ
の図には、圧縮されたデータ・ワード信号を記録メモリ
から受けるための16ビットの入力端子202を持つアンパ
ッキング回路236が示されている。この圧縮されたデー
タ・ワード信号がレジスタ246に印加される。レジスタ2
46は、32ビットの出力信号を供給する個の時間多重化さ
れた16ビットのレジスタとして構成することができる。
レジスタ246の32ビットの出力信号は選択可能なモジュ
ーロ論理回路すなわち32ビットのバレル・シフタ238に
印加される。バレル・シフタ238はアキュムレータ240か
らの５ビットのモジュラス制御信号も受ける。アキュム
レータ240はシフタ238の中の画素に比べて１画素期間遅
れてクロック動作する。22ビットのアンパッキングされ
た信号（すなわち各クロックサイクルに対して１符号ワ
ードが存在する）がこのときシフタ238の出力に存在
し、これはアンパッキング回路の出力信号でもある。
３乃至15ビットの可変長符号ワードが、ハフマンおよ
びラン・レングス復号回路212中の、ROM探索テーブルの
ようなハフマン復号器216に印加される。この信号はシ
フタ238の22ビットの出力信号のうちの上記15ビットか
ら得られる。復号器216は15ビットの出力信号をアドレ
スとして使用する。符号ワードのスタートは常にアドレ
スのMSB（最上位ビット）とそろえられる。全部で22ビ
ットの信号のうち下位17ビットは選択回路222に印加さ
れる。ハフマン復号器216はデータの長さも復号して、
４ビットの符号長信号をアキュムレータ240に与える。
これが可能であるのは各符号ワードがプレフィックス特
性および予め定められた一義的に対応する長さをそなえ
ているからである。復号器216はゼロ・ラン・レングス
信号、ハフマン符号化された非ゼロ信号、または実際の
DPCM信号を受信しているか判定し、この情報を２ビット
のフラグ信号として組合わせ論理回路のような制御回路
230に供給する。復号器216はまた７ビットのゼロ・ラン
計数長信号をラン・レングス・カウンタ214に供給す
る。ラン・レングス・カウンタ214は相次ぐゼロの１ビ
ット信号を制御回路230に与える。最後に、復号器216は
８ビットのハフマン復号された信号をサイン伸長器262
に供給する。サイン伸長器262はその入力信号のサイン
・ビットを先頭９ビットにわたって伸長することによ
り、17ビットの信号を選択回路222に供給する。選択回
路222はまた接地された17ビットの入力203を有する。制
御回路230は選択回路222の出力を、ゼロを受信したとき
は接地入力203に接続し、符号化されていない信号を受
信したときには中間入力に接続し、ゼロでないハフマン
符号化された信号を受信したときには上の入力に接続す
る。選択回路222の出力信号は復号回路212の出力信号で
ある。ゼロがカウンタ214により供給されているとき
は、アンパッキング回路はクロック動作しない。
上記の出力信号は逆二次DPCMループ200のような相関
手段に、詳しくはその中の加算器260の第１の入力に印
加される。加算器260の出力信号は16ビット出力端子25
2、１水平ラインの遅延線204の入力、および加算器208
の第１の入力に与えられる。遅延線204の出力信号は加
算器208の第２の入力に印加される。加算器208の出力信
号はハード配線による１つ右へのシフトを用いることに
よって２で除算され、したがって選択回路222からの画
素値の補正信号となる。この出力信号は加算器260の第
２の入力に印加される。加算器260の出力信号は第１図
の入力端子102に於ける元の画素の実際の値である。
【図面の簡単な説明】
第１図は本発明による符号化装置の一実施例のブロック
図である。第２図は本発明による復号装置の一実施例の
ブロック図である。 ［主な符号の説明］ 100……二次DPCM符号器（相関除去手段） 112……ラン・レングスおよびハフマン符号化回路、 136……パッキング回路、 200……逆二次DPCMループ（相関手段）、 212……ハフマンおよびラン・レングス復号回路、 236……アンパッキング回路。
フロントページの続き (56)参考文献 特開 昭61−87488（ＪＰ，Ａ) 特開 昭57−31242（ＪＰ，Ａ) 特開 昭63−31372（ＪＰ，Ａ) 特開 昭64−39890（ＪＰ，Ａ) 特開 昭62−136131（ＪＰ，Ａ) 特開 昭61−13720（ＪＰ，Ａ) 電子通信学会技術報告，ＩＮ87−12 「映像信号のパケット廃棄に対する補償 法の一提案」（1987）ｐ．19−24

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】相次いで生じる可変長の符号ワードを固定
    長のデータ・ワードと共にパッキングする装置におい
    て、 可変長の符号ワードを発生する手段（116）、 プレフィックスを持つ固定長のデータ・ワードを発生す
    る手段（124）、 上記の可変長の符号ワードと固定長のデータ・ワードと
    を受け取り、且つ可変長の符号ワードの長さおよび固定
    長のデータ・ワードの長さを表す情報を発生する手段
    （122）であって、固定長のデータ・ワードの固定長さ
    がプレフィックスによって指示されている手段（12
    2）、 可変長の符号ワードと固定長のデータ・ワードとを受信
    する選択可能なモジューロ論理回路（138）であって、
    その制御入力（141）に当該論理回路のモジュラスを選
    択する制御信号を受信し、パッキングされた符号ワード
    およびデータ・ワードに対応する出力信号を供給する選
    択可能なモジューロ論理回路（138）、 上記論理回路のシフト・モジュラスを決定する決定手段
    （140）であって、上記の符号ワードおよびデータ・ワ
    ードの長さを表わす情報を受信する入力、および上記制
    御入力に結合されていて、上記の符号ワードおよびデー
    タ・ワードの長さを表わす情報を上記制御信号として上
    記制御入力に送出する出力を持つ決定手段（140）、 上記論理回路に結合された第１の入力（142）、および
    第２の入力（154）を持つオア・ゲート（144）、ならび
    に 上記オア・ゲートの出力に結合された入力、上記オア・
    ゲートの第２の入力に結合された第１の出力、および密
    にパッキングされたデータを供給する第２の出力を持つ
    固定長記憶手段（146）、 を含むことを特徴とする装置。
  2. 【請求項２】上記選択可能なモジューロ論理回路がバレ
    ル・シフタで構成されている請求項１記載の装置。
  3. 【請求項３】上記決定手段がアキュムレータで構成され
    ている請求項１または２記載の装置。
  4. 【請求項４】上記記憶手段がレジスタで構成されている
    請求項１乃至３のいずれか１項に記載の装置。
  5. 【請求項５】上記装置が更に、上記決定手段に結合され
    た入力および上記記憶手段に結合された出力（150）を
    持つ復号手段（148）を含んでいる請求項１乃至４のい
    ずれか１項に記載の装置。
  6. 【請求項６】相次ぐサンプルを有するディジタル信号を
    処理して、固定長のデータ・ワードおよび可変長の符号
    ワードから形成された一様な長さの符号ワードを持つ、
    密にパッキングされて符号化され且つ相関除去された信
    号を供給する装置であって、 ディジタル信号の隣り合うサンプルの相関をなくすため
    の相関除去手段（100）、 相関をなくしたサンプルを符号化して可変長符号ワード
    とする符号化手段（116）、 相関をなくしたサンプルを、プレフィックスを持つ固定
    長データ・ワードに変換する手段（124）、 上記の可変長符号ワードと固定長データ・ワードとを受
    け取り、且つ可変長符号ワードの長さおよび固定長デー
    タ・ワードの長さを表す情報を発生する手段（122）で
    あって、固定長データ・ワードの固定長さがプレフィッ
    クスによって指示されている手段（122）、ならびに 間に間隙を生じないように可変長符号ワードおよび固定
    長データ・ワードを密に詰めてパッキングするパッキン
    グ手段（136）を有し、 上記パッキング手段が、可変長符号ワードおよび固定長
    データ・ワードを受信する選択可能なモジューロ論理手
    段（138）であって、その制御入力（141）に当該論理手
    段のモジュラスを選択する制御信号を受信し、パッキン
    グされた符号ワードおよびデータ・ワードに対応する出
    力信号を供給する選択可能なモジューロ論理手段（13
    8）と、上記論理手段のモジュラスを決定する決定手段
    （140）であって、符号ワードおよびデータ・ワードの
    長さを表わす情報を受信する入力、および上記制御入力
    に結合されていて、可変長符号ワードおよび固定長デー
    タ・ワードをシフトして密にパッキングするための制御
    信号を上記制御入力に送出する出力を持つ決定手段（14
    0）と、上記論理手段に結合された第１の入力（142）、
    および第２の入力（154）を持つオア・ゲート（144）
    と、上記オア・ゲートの出力に結合された入力、および
    上記オア・ゲートの第２の入力に結合された第１の出力
    を持つ固定長記憶手段（146）を含んでいることを特徴
    とする装置。
  7. 【請求項７】上記相関除去手段がDPCM符号器で構成され
    ている請求項６記載の装置。
  8. 【請求項８】上記DPCM符号器が二次DPCM符号器である請
    求項７記載の装置。
  9. 【請求項９】上記符号化手段がラン・レングスおよびハ
    フマン符号器である請求項６乃至８のいずれか１項に記
    載の装置。
  10. 【請求項１０】上記選択可能なモジューロ論理手段がバ
    レル・シフタであり、上記決定手段が可変長符号ワード
    をパッキングするための制御信号を供給するアキュムレ
    ータで構成されている請求項６乃至９のいずれか１項に
    記載の装置。
  11. 【請求項１１】上記バレル・シフタから読み出した圧縮
    されたデータ・ワードを出力端子（152）に伝送する手
    段を含んでいる請求項10記載の装置。
  12. 【請求項１２】プレフィックスを持つ固定長のデータ・
    ワードおよび可変長の符号ワードから形成された一様な
    長さの相次いで生じる符号ワードをアンパッキングする
    装置において、 上記の一様な長さの符号ワードおよび固定長のデータ・
    ワードを受信する選択可能なモジューロ論理回路（23
    8）であって、その制御入力に当該論理回路のシフト・
    モジュラスを選択する制御信号を受信し、可変長符号ワ
    ードおよび固定長のデータ・ワードに対応する出力信号
    を供給する選択可能なモジューロ論理回路（238）、 上記論理回路手段の出力信号を受信する入力と、上記の
    符号ワードおよびデータ・ワードの長さを表す信号を供
    給する出力とを持つ復号手段（216）であって、固定長
    のデータ・ワードの固定長さがプレフィックスによって
    指示されている復号手段（216）、ならびに 上記復号手段の出力に結合された入力、および上記制御
    入力に結合された出力を持つ、上記論理回路のモジュラ
    スを決定する手段（240）、 を含むことを特徴とする装置。
  13. 【請求項１３】上記選択可能なモジューロ論理回路がバ
    レル・シフタで構成されている請求項12記載の装置。
  14. 【請求項１４】上記決定手段がアキュムレータで構成さ
    れている請求項12または13記載の装置。
  15. 【請求項１５】プレフィックスを持つ固定長のデータ・
    ワードおよび可変長の符号ワードから形成された一様な
    長さの符号ワードを有する密にパッキングされて符号化
    され且つ相関をなくしたディジタル信号で構成された圧
    縮された信号をアンパッキングして復号する装置におい
    て、 上記ディジタル信号をアンパックキングして可変長の符
    号ワードおよび固定長のデータ・ワードを形成するアン
    パッキング手段（236）であって、当該アンパッキング
    手段が、上記圧縮された信号を受信する選択可能なモジ
    ューロ論理回路（238）であって、その制御入力に当該
    論理回路のシフト・モジュラスを選択する制御信号を受
    信し、可変長の符号ワードおよび固定長のデータ・ワー
    ドに対応する出力信号を供給する選択可能なモジューロ
    論理回路（238）と、上記論理回路のモジュラスを決定
    する決定手段（240）であって、符号ワードおよびデー
    タ・ワードの長さに対応する表わす情報を受信する入
    力、および上記制御入力に結合されていて、上記制御入
    力に上記制御信号を供給する出力を持つ決定手段（24
    0）を有しているアンパッキング手段（236）、 符号ワードおよびデータ・ワードの長さに対応する表わ
    す情報を発生する手段（216）であって、固定長のデー
    タ・ワードの固定長さがプレフィックスによって指示さ
    れている手段（216）、 上記アンパッキング手段に結合されていて、上記可変長
    の符号ワードを復号して、復号されたワードを形成する
    復号手段（212）、 上記復号手段からの復号されたワードまたは上記選択可
    能なモジューロ論理回路からのデータ・ワードを選択す
    る選択手段（222）、ならびに 上記選択手段の出力を相関させる相関手段（200）、 を含むことを特徴とする装置。
  16. 【請求項１６】上記復号手段がハフマンおよびラン・レ
    ングス復号器で構成されている請求項15記載の装置。
  17. 【請求項１７】上記相関手段が逆DPCM復号器である請求
    項15または16記載の装置。
  18. 【請求項１８】上記逆DPCM復号器が二次逆DPCM復号器で
    ある請求項17記載の装置。
  19. 【請求項１９】上記復号手段によって発生された２ビッ
    トのフラグ信号に応答して、上記復号されたワードを上
    記相関手段に印加する選択回路手段（222）を含んでい
    る請求項15乃至18のいずれか１項に記載の装置。
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