JPH04298164A

JPH04298164A - ファクシミリ装置用データ圧縮／解凍回路

Info

Publication number: JPH04298164A
Application number: JP3250316A
Authority: JP
Inventors: Steve Ho; スティーブ・ホー; Patrick Law; パトリック・ロー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1990-09-04
Filing date: 1991-09-04
Publication date: 1992-10-21
Also published as: US5196945A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリ装置用デ
ータ圧縮／解凍回路に関し、さらに詳しくは、ほとんど
全てがソフトウェアに取り入れられるというより、ハー
ドウェア志向で、かつシングル・チップに集積可能なデ
ータ圧縮／解凍に関する。

【０００２】

【従来の技術】ファクシミリ技術分野の当業者には周知
のように、世界中のファクシミリ装置が互いに通信でき
るように、すべての送信は規格化されている。すべての
ファクシミリ装置は送信すべき情報を、受信時に適切な
ファクシミリ装置により復号可能な標準符号化情報に変
換する必要がある。

【０００３】国際的な通信グループであるＣＣＩＴＴは
、ファクシミリ装置のさまざまなグループに対する規格
を設定している。現在、ほとんどのファクシミリ装置は
グループ３（Ｇ３）に属するので、このＧ３がもっとも
重要なグループである。グループ３には、モディファイ
ド・ハフマン（ｍｏｄｉｆｉｅｄ　Ｈｕｆｆｍａｎ：Ｍ
Ｈ）コーディングおよびモディファイド・リード（ｍｏ
ｄｉｆｉｅｄ　Ｒｅａｄ　：ＭＲ）コーディングが含ま
れる。

【０００４】従来のファクシミリ装置では、圧縮または
コーディングは、比較的標準的な専用ＣＰＵまたはマイ
クロプロセッサにおいてソフトウェア手順を実行するこ
とにより行なわれる。解凍またはデコーディングは、同
じＣＰＵまたはマイクロプロセッサにおいて実質的に逆
の手順を実行することにより行なわれる。

【０００５】

【発明が解決しようとする課題】従来のソフトウェア手
順における大きな問題は、これらの手順を書くのが非常
に複雑で、ＣＰＵまたはマイクロプロセッサに内蔵させ
るのが困難であることである。また、ソフトウェア手順
は、一度に１つのステップしか実行できず、複数の関連
ステップを一度に実行させることはできない。そのため
、ソフトウェア処理のクロック周波数は、極めて高くな
ければ所望の速度を得ることができない。さらに、専用
ＣＰＵを使用するので実際のハードウェアは比較的高価
になる。

【０００６】本発明の目的は、製造経費が安く、製造し
やすいファクシミリ装置用の新規の改善されたデータ圧
縮／解凍回路を提供することである。

【０００７】本発明の別の目的は、従来のソフトウェア
志向のファクシミリ送信システムと少なくとも同じくら
い高速で動作する、ファクシミリ送信用の新規の改善さ
れたハードウェア志向のデータ圧縮／解凍回路を提供す
ることである。

【０００８】さらに、本発明の目的は、単一半導体チッ
プに簡単に集積可能であり、かつすべてのＧ３送信で動
作する、ファクシミリ送信用の新規の改善されたデータ
圧縮／解凍回路を提供することである。

【０００９】

【課題を解決するための手段】これらおよびその他の目
的は、データ圧縮／解凍装置によって実現され、このデ
ータ圧縮／解凍装置は、すべてのＧ３方式と少なくとも
一部のＧ４方式を含む複数の可能なコーディング方式か
ら特定のコーディング方式を選択する制御レジスタ，そ
の他の装置の動作のシーケンスおよびタイミングを、選
択されたコーディング方式に従って制御するアルゴリズ
ミック・ステート・マシーン（ＡＳＭ），色変化を検出
する画素変化検出装置，色変化検出によって制御される
ラン・レングス（ｒｕｎ　ｌｅｎｇｔｈ）・レジスタ，
ラン・レングス・データを標準ファクシミリ・コードに
符号化するエンコーダ，受信されたデータを復号化する
２進樹（ｂｉｎａｒｙｔｒｅｅ）　を具現するデコーダ
および符号化された情報の出力ビットを所定のバイトに
配列させるバッファによって構成される。縦モード・イ
ンジケータも内蔵され、装置がＭＲモードまたはＭＭＲ
モードで動作している場合に、特定の縦動作モードを示
す出力を与える。

【００１０】

【実施例】図１および図２において、本発明を具現する
具体的なデータ圧縮／解凍装置１０を示す。図１は、装
置１０のさまざまな構成要素間の情報および信号の概略
フローを示す簡略ブロック図である。図２は、集積回路
形式における実際の接続を示す。　　概して、制御レジ
スタ１２を用いて、さまざまなＧ３コーディング方式ま
たは少なくとも一部の既知のＧ４コーディング方式から
特定のコーディング方式を選択する。アルゴリズミック
・ステート・マシーン（ＡＳＭ）１４にはマイクロコー
ドがロードされており、このマイクロコードは、選択さ
れた特定のコーディング方式に従って、装置１０のその
他の素子を制御するために用いられる。画素変化検出レ
ジスタ（ＰＣＤＲ）１６は、画素間の色（白／黒）変化
を検出し、ラン・レングス・レジスタ１８を制御するた
めに用いられる。このラン・レングス・レジスタ１８は
、画素変化間の画素数を計数する。ラン・レングスはエ
ンコーダ２０に供給され、このエンコーダ２０は正式の
ＣＣＩＴＴ規格に準拠してラン・レングスを符号化する
。符号化された信号と符号化されたデータとは出力バッフ
ァ２２に送られ、この出力バッファ２２はデジタル出力
信号を装置１０のデータ・バスで利用可能な情報バイト
に配列させる。

【００１１】デコーダ２４は装置１０に内蔵されて、デ
ータ・バス上の被送信データを受け取り、画素に変換す
るように接続されている。また、装置１０は、ＭＲまた
はＭＭＲコード方式で動作する縦モード・インジケータ
を含む。図２には、ＡＳＭ１４と共に動作するループ・
カウンタ２８と、ＭＨブロック・コーディング方式で情
報ブロックを表示するインジケータ３０とが示されてい
る。

【００１２】具体的な素子を示すさまざまな図面につい
て、本発明の完全な理解を図るため以下に詳細に説明す
る。当然ながら、本明細書で開示する具体的な実施例は
、理解しやすいように個々の回路によって表される素子
に分けられている。装置１０は、１つの集積回路に内蔵
されるように設計されており、そのため外見および／ま
たは配置が若干異なることがある。

【００１３】図３において、制御レジスタ１２の概略図
が示されている。制御レジスタ１２は、８ビットのフリ
ップフロップ・レジスタ３２を有し、このレジスタ３２
は、８ライン・データ上の選択信号に応答して、６本の
出力ラインのうち１つ以上のラインに所望の制御信号を
与える。制御信号は、装置１０の残りのすべての素子に
タイミング信号として供給され、用いられる特定の制御
信号は選択されたコーディング方式によって異なる。バ
ス型システムと共に用いられるバッファ３４は、６本の
出力ライン上の制御信号をデータ・バスに供給するため
に用いられる。この回路の動作は簡単であるため、さら
に詳細な説明は必要ない。

【００１４】図４において、ＡＳＭ１４の概略図を示す
。装置１０のその他の素子の動作を制御するマイクロプ
ログラムは、ＡＳＭ１４において書かれ、保存されてい
る。この具体的な実施例では、マイクロプログラムは、
７ビットのマイクロアドレス・フィールドを有するマイ
クロコードから成る。１ビットを用いて、ジャンプまた
は次アドレスを選択し、５ビットを用いて比較すべき入
力信号の種類を選択する。この比較の結果を用いて、次
のマイクロアドレスに使用すべきジャンプアドレスまた
は次アドレスを判定する。マイクロコードの残りの部分
は、各個別ブロックを制御する出力コマンド信号から成
る。全部で、１９のコマンド信号がある。ＡＳＭ１４は
、制御レジスタ１２からスターと信号を受け取る。コー
ディングはライン単位で行なわれ、そのためＡＳＭ１４
は、各ラインがコーディングされた後にスタート（再ス
タート）信号を受け取らなければならない。

【００１５】ＡＳＭ１４の素子および動作は簡単であり
、当業者には明らかであるので、素子ごとにさらに説明
する必要はないように思われる。さらに、図５において
概略的に示されるループ・カウンタ２８は、コマンド計
数信号をＡＳＭ１４に供給するだけの４ステージ・リッ
プル・カウンタ３６から成り、この実施例では「ループ
＝６」出力のみを用いている。また、図６のインジケー
タ回路は、ＭＨブロック動作の出力を行なうために用い
られる。

【００１６】図７は、画素変化検出レジスタ（ＰＣＤＲ
）１６の概略図である。ＰＣＤＲ１６は、図８で概略的
に示されているライン幅レジスタ３８と，図９で概略的
に示されているコントローラ４０と，図１０〜図１４に
それぞれ概略的に示されている５つの画素変化検出レジ
スタ４２〜４６とから成る。ライン幅レジスタ３８は、
ＰＣＤＲ１６でシフトされる画像データを連続的に計数
し、ラスト・バイト信号をコントローラ４０に与え、さ
らにフリップフロップ４８を介してラスト・ビット信号
出力を与える。レジスタ４２，４３はＭＨ符号化モード
で用いられ、色変化を探す。レジスタ４２，４３がシフ
トするたびに、画像データに色変化がないかチェックさ
れる。色変化が生じるたびに、信号がＡＳＭ１４に供給
される。上述のように、コーディングはライン単位に行
なわれるので、１本のラインがレジスタ４２，４３でシ
フトされ、その後ＡＳＭ１４が手順全体を再スタートす
る。

【００１７】ＭＲ／ＭＭＲ符号化モードでは、基準デー
タ・ラインはレジスタ４２，４３に入れられ、符号化す
べき画像データ・ラインはレジスタ４４，４５，４６に
入れられる。コントローラ４０は、完全な基準データ・
ラインと完全な画像データ・ラインが同時にレジスタで
シフトされるように、レジスタ４２〜４６を制御する。両方のラインの色変化が比較され、この比較を示す信号
がＶＭＩ２６とＡＳＭ１４とに送られる。

【００１８】図１５は、ラン・レングス・レジスタ１８
の概略図であり、このラン・レングス・レジスタ１８は
、直列に接続された３つの４ステージ・リップル・カウ
ンタ５０，５１，５２から成り、いくつかの異なる動作
モード（例えば、１７２８ビット・ライン，２５６０ビ
ット・ラインなど）で１本のライン全体を計数すること
ができる。ラン・レングス・レジスタ１８は、それぞれ
が１バイトの画像データを表すクロック信号を受け取り
、ラインの開始からあるいは各色変化後に画像データを
計数し始める。ラン・レングス・レジスタ１８は、ＡＳ
Ｍ１４からのコマンドに応答して、（ＰＣＤＲ１６によ
って検出された）各色変化が発生した時点で計数を停止
する。隣接する色変化間の画像データのバイト数を示す
ラン・レングス信号は、レジスタ１８によってエンコー
ダ２０に供給される。

【００１９】ＭＨ動作モードでは、ラン・レングス信号
は、図１８に概略的に示されるエンコーダ・ルックアッ
プ・テーブル５４に直接供給される。ルックアップ・テ
ーブル５４は、３つのＥＲＯＭ５５，５６，５７から成
る。ルックアップ・テーブル５４は標準ＣＣＩＴＴ送信
コードを含み、異なるホワイト・ラン・レングスとブラ
ック・ラン・レングスとを保存する２つの部分に分割さ
れている。そのコードを表Ｉ（図４２および図４３）に
示す。各ラン・レングス信号は、そのラン・レングスと
色を表す特定の保存されたコード・ワードをアドレス指
定するために用いられ、このアドレス指定されたコード
・ワードは、ルックアップ・テーブル５４からバッファ
２２に供給される。表Ｉからわかるように、コード・ワ
ードの語長は、２ビットから１３ビットまであり、８ビ
ットのレングス指示ワードがルックアップ・テーブル５
４内で生成され、コード・ワードがバッファ２２に供給
される際にそのコード・ワードに付けられる。

【００２０】本装置は、すべてのステップがソフトウェ
アを用いて動作を制御する専用ＣＰＵで実行される従来
のファクシミリ装置に対して、大きな利点を有すること
に注目されたい。このような従来のシステムでは、一度
に１つのステップしか実行できない。例えば、ソフトウ
ェアは、ＣＰＵに対して次の色変化を判定させる第１ス
テップを有していなければならず、この第１ステップが
完了した後に、第２ステップが色変化間のラン・レング
ス測定を指示する。本発明による装置では、これら２つ
のステップがほぼ同時に実行される。すなわち、ＰＣＤ
Ｒ１６とラン・レングス・レジスタ１８とが同時に動作
する。同様に、本明細書で説明される他の回路の多くは
、重複モードで少なくとも部分的に動作することにより
、コーディング／デコーディング時間全体を短縮してい
る。

【００２１】また、エンコーダ２０はＭＲコード発生器
５８を有し、このＭＲコード発生器５８を図１７に概略
的に示す。ＭＲコーディング方式では、ＭＨコーディン
グ方式を用いて最初の画像データ・ラインが符号化され
、それ以降の画像データ・ラインが前のラインと比較さ
れる。従って、ＭＲ方式は、基準ラインと画像データ・
ラインとを同時に比較する２次元方式である。ついで、
ＭＨコーディングとライン間の差の記述との合成である
コードが生成され、基準ラインの複製が生成され、デコ
ーディング中に符号化ラインと一致するように変更され
る。デコーダがＭＨコードまたはＭＲコードが送信され
ていること判断できるようにＭＲコードは特に設計され
ている。そのため、デコーダはＭＨまたはＭＲコーディ
ング方式で動作するように制御するだけでよい。

【００２２】ＣＣＩＴＴは、ＭＲコーディング方式にお
ける基準ラインとデータ・ラインとの間のさまざまな相
違またはモードを慎重に規定している。その中には、Ｖ
（０）−　　変化なし，ＶＬ（１）−　　左に１変化，
ＶＬ（２）−　　左に２変化，ＶＬ（３）−　　左に３
変化，ＶＲ（１）−　　右に１変化，ＶＲ（２）−　　
右に２変化，ＶＲ（３）−　　右に３変化、を含む７つ
の縦モード；基準ラインの両端において色変化があるパ
ス・モード；およびデータ・ラインと基準ラインとの間
の色変化の差が上記のものより大きい横モードが含まれ
る。これらの異なるモードを表すコード・ワードを以下
に示す。パス　　０００１横　　００１　　＋　　ＭＨコード縦Ｖ（０）　　１縦ＶＲ（１）　　０１１縦ＶＲ（２）　　００００１１縦ＶＲ（３）　　０００００１１縦ＶＬ（１）　　０１０縦ＶＬ（２）　　００００１０縦ＶＬ（３）　　０００００１０各ラインの最後または各新規ラインの始めにおいて、特
種ＥＯＬコードが生成され、そのためデコーダがライン
の最後を認識でき、画像データの新しいラインを受信す
る準備を行なうことができる。ＥＯＬコードも、すべて
のファクシミリ装置がこのコードを認識できるようにＣ
ＣＩＴＴによって規定されている。本発明による装置に
おいて、図１９で概略的に示されるＥＯＬ発生器６０は
エンコーダ２０に内蔵されている。ＥＯＬコードは、エ
ンコーダ２０からの他の情報と共にバッファ２２に送ら
れる。

【００２３】図２０において、出力バッファ２２が概略
的に示されている。画像データと、エンコーダ２０によ
る装置１０の動作とは、ビット向きであるため、出力ロ
ジックを用いてバイト形式の出力を発生する。一例とし
て、１次元ＭＨコーディング方式では、特定のブラック
またはホワイトのラン・レングスのすべてまたはその一
部を表すコード・ワードの語長は、表Ｉからわかるよう
に、２ビットから１３ビットまである。しかし、エンコ
ーダ２０から出力バッファ２２までデータを運ぶバスは
、便宜上、１６本のラインである。バッファ２２は、デ
ータを８ビットのバイトまたは１６ビットのバイトに配
列するように制御することができる。従って、コード・
ワードをバイトに配列する際には、空ラインを考慮に入
れる必要がある。出力バッファ２２は、８ビットのレン
グス指示ワードと共に、符号化されたデータをエンコー
ダ２０から受け取り、符号化されたデータをデータ・バ
ス上で送ることのできる８ビット・バイトまたは１６ビ
ット・バイトに配列する機能を果たす。

【００２４】出力バッファ２２は、「ｂｕｆ　ｃｏｄｅ
」と記されたブロック６１を含み、これを図２１に詳細
に示す。図２１において、ビットをシリアル入力／パラレル出力
シフト・レジスタ６４に供給するパラレル入力／シリア
ル出力シフト・レジスタ６２を示す。エンコーダ２０で
生成された各コード・ワードに付けられる８ビットのレ
ングス指示ワードを用いて、カウントダウン・レジスタ
６６をプリセットする。コード・ワードを含む１６ビッ
トは、最初にシフト・レジスタ６２にロードされ、次に
、カウントダウン・レジスタ６６が計数を開始すると、
シフト・レジスタ６４にクロック入力される。出力バッ
ファ２２は、８ビット・バイトまたは１６ビット・バイ
トで動作するように設定できる。この説明では、あくま
でも一例として８ビット・バイトの場合を説明している
が、１６ビット・モードの動作も実質的に同様であるこ
とが理解される。シフト・レジスタ６４の出力が８ビッ
ト・バイトになる前に、カウントダウン・レジスタ６６
がゼロになると、次のコード・ワードがレジスタ６２に
シフト入力され、カウントダウン・レジスタ６６は次に
来るレングス指示ワードでプリセットされる。カウント
ダウン・レジスタ６６がゼロになる前に、シフト・レジ
スタ６４の出力が８ビット・バイトになると、シフト・
レジスタ６２内のコード・ワードに含まれる追加ビット
が、次の８ビット・バイトに取り入れられる。また、出
力バッファ２２は、ＡＳＭ６８，インジケータ７０およ
びバッファ・フル・レジスタ７２を有し、情報の流れの
動作およびタイミングを制御する。

【００２５】ユニット・デコーダ２４を図２７において
概略的に示す。このユニット・レコーダ２４は主として
デコーダ・ブロック７４を含む。デコーダ・ブロック７
４は図３３においてより詳細に示されているが、その一
部は図３３および図３４において詳細に示されている。デコーダ・ブロック７４は、２進樹を具現する第１ＲＯ
Ｍ７６，第２ＲＯＭ７８を有する。この２進樹のアドレ
ス／データ配列は、６進コードで図４４の表ＩＩおよび
図４５の表ＩＩＩにおいて示されている。ＲＯＭ７６，
７８におけるアレイのデータ構造は、式Ｍ（ｉ，ｊ）−
＞ｋに従って導出されたマッピング・アレイである。た
だし、現在の状態はｉであり、２進コードの入力はｊで
ある。デコーダのステート・マシーンは、その状態をｋ
に変え、プロセスが反復される。

【００２６】表Ｉは表ＩＡと表ＩＢとに細分化され、表
ＩＡはすべての終端コード・ワードを示し、表ＩＢはメ
イクアップ・コード・ワードを示す。。ラン・レングス
は、表ＩＢからの１つ以上のメイクアップ・コードから
成り、表ＩＡからの１つの終端コード・ワードを含まな
ければならない。特定のラン・レングスのコード・ワー
ドは、データ・バス上でＰＣＤＲ１６に並列に供給され
、このＰＣＤＲ１６はデータをシリアル形式に変換し、
それをピンＤＩＮ上のデコーダ・ブロック７４に供給す
る。ＲＯＭ７６，７８で具現される２進樹は、完全なコ
ード・ワードを示す終端ノードと、コード・ワードのエ
ラーを示すダミー・ノードとを含む。各終端ノードには
、ラン・レングスまたはそれぞれのコード・ワードのモ
ードに関する情報が入る。ダミー・ノードのそれぞれに
はすべて１が入り、コードまたはデコードのエラーを示
す。このプロセスは、状態遷移が２進樹の終端ノードま
たはダミー・ノードの１つに達したときに限り、停止す
る。

【００２７】表ＩＩおよび表ＩＩＩは、４つのブロック
に細分化される。アドレス００００から００６Ｂまでの
第１ブロックには、ホワイト・ラン・レングスの状態遷
移表が入り、アドレス００８０から００ＥＢまでの第２
ブロックには、ブラック・ラン・レングスの状態遷移表
が入る。アドレス０１００から０１０Ｅまでの第３ブロ
ックは、ＭＲ２次元コード・デコーディング用であり、
アドレス０１８０から０１８Ｂまでの第４ブロックは、
ラインの終了／開始（ＥＯＬ）の再同期用である。ＦＦ
と記されたデータを有するいくつかのアドレスがブロッ
ク間に配置され、ブロック間の区別を行なっていること
に注意されたい。

【００２８】コード・ワードの各ゼロ（０）により、Ｒ
ＯＭ７６は２進樹の次の分岐アドレスを出力し、コード
・ワードの各１により、ＲＯＭ７８は２進樹の次の分岐
アドレスを出力する。具体的な例がＲＯＭ７６，７８の
動作を理解するうえで有用である。次のデコード・ラン
・レングスがホワイト・ランの場合を考える。さらに、
５ホワイトのラン・レングスを表すコード・ワード１１
００が受信され、デコーダ・ブロック７４の入力ピンＤ
ＩＮに逐次加えられていると仮定する。第１ビット（１
）はＲＯＭ７８に入力され、データをアドレス００００
でアドレス指定する。このデータはデータ０２である。第２ビット（１）はＲＯＭ７８に入力され、その出力を
０２から０６に移動させる。これは、前回のデータ（０
２）を第２ビットのアドレスとして利用することにより
実現される。次のビット（０）がＲＯＭ７６に入力され
、前回の出力（０６）がアドレスと使用される。そのた
め、ＲＯＭ７６の出力は０Ｄとなる。最終ビット（０）
がＲＯＭ７６に入力され、０Ｄがアドレスとして使用さ
れるので、終端ノード８５に達する。この時点で、ＲＯ
Ｍ７６は５ホワイトのラン・レングス出力をデータ・バ
スに与える。この出力は出力バッファ２２に送られ、そ
こでデコーダ２４からの別の出力と共に、外部装置がプ
リンすることのできる画像データ・バイトに配列される
。

【００２９】デコーダ２４のブロック８４は、装置１０
の特定の動作方式によって制御されるロジックを有し、
このロジックはデータにおけるさまざまなモード（７縦
、横等）を検出し、（個別ライン上の）さまざまなモー
ドを表す信号を生成し、これらの信号はユニット１０に
おいて画像データを生成するために用いられる。

【００３０】本発明の変形例には以下のようなものがあ
る。

【００３１】請求項１のデータ圧縮／解凍装置（１０）
であって、１つの半導体チップ上に集積されることを特
徴とするデータ圧縮／解凍装置（１０）。

【００３２】デコーダ（２４）が出力バッファ（２２）
に結合され、画像データを情報バイトに配列する出力を
有することを特徴とする請求項１のデータ圧縮／解凍装
置（１０）。

【００３３】装置（１０）がさらに情報の入力および出
力を行なうデータ・バスを有し、入力画像データがデー
タ・バスによって画素変化検出レジスタ（１６）に供給
され、出力画像データが出力バッファ（２２）によって
データ・バスに供給されることを特徴とする請求項１の
データ圧縮／解凍装置（１０）。

【００３４】エンコーダ（２０）が、各符号化出力信号
と関連するレングス指示ワードを生成する装置（５４）
を有することを特徴とする請求項２のデータ圧縮装置。

【００３５】出力バッファ（２２）がエンコーダ（２０
）によって生成されたレングス指示ワードを受け取るよ
うに接続され、レングス指示ワードを利用して符号化出
力信号をバイトに配列する回路（６２，６４，６６）を
有することを特徴とする請求項２のデータ圧縮装置。

【００３６】装置が１つの半導体チップ上に集積される
ことを特徴とする請求２のデータ圧縮装置。

【００３７】メモリ・デバイスに保存された２進樹のノ
ードがホワイト・ラン，ブラック・ラン，２次元情報お
よびエンド・オブ・ライン（ＥＯＬ）情報に細分化され
ることを特徴とする請求項３のファクシミリ装置用デー
タ解凍装置。

【００３８】メモリ・デバイス（７６，７８）が２つの
部分に別れ、その一方（７６）が被送信コード・ワード
中のゼロを受け取り、もう一方（７８）が１を受け取る
ことを特徴とする請求項３のファクシミリ装置用データ
解凍装置。

【００３９】メモリ・デバイスが少なくとも２つのリー
ド・オンリー・メモリ（７６，７８）を有することを特
徴とする請求項３のファクシミリ装置用データ解凍装置
。

【００４０】装置（１０）の多くの部分は、その動作が
簡明でありかつ当業者には周知であるため、詳細に説明
していない。しかし、装置（１０）の完全な構築につい
ては、動作の構造およびその簡易性が当業者に理解でき
るように、説明している。

【００４１】

【発明の効果】新規の改善されたデータ圧縮／解凍装置
を説明したきたが、この装置は従来の専用ＣＰＵ構造に
比べはるかに製造コストが低く、容易に単一チップ上に
集積化することができる。また、本装置は、個別のソフ
トウェア・ステップを必要とする多くのタスクをハード
ウェアで同時に実行するので、従来のソフトウェア志向
の装置に比べ高速である。最後に、本装置は現在市場で
入手可能ないかなるハードウェア（例えば、イメージ・
リーダ，プリンタ等）にも容易に適応可能である。

【００４２】以上、本発明の具体的な実施例を説明して
きたが、さらに変形および改良することが可能であるこ
とが当業者に理解される。従って、本発明は上述の特定
の例に限定されず、添付のクレームは本発明の精神およ
び範疇から逸脱することのない一切の変形例を内包する
ものとする。

【図面の簡単な説明】

【図１】各素子間の情報の流れを示す簡易ブロック図で
ある。

【図２】本発明を具現するデータ圧縮／解凍装置の素子
およびその間の電気接続を示すブロック概略図である。

【図３】図２の装置に内蔵される制御レジスタの概略図
である。

【図４】図２の装置に内蔵されるＡＳＭの概略図である
。

【図５】図２の装置に内蔵されるループ・カウンタの概
略図である。

【図６】図２の装置に内蔵されるＭＨブロック・インジ
ケータの概略図である。

【図７】図２の装置に内蔵される画素変化検出レジスタ
の概略図である。

【図８ないし図１４】図７の各部を詳細に示す図である
。

【図１５】図２の装置に内蔵されるラン・レングス・レ
ジスタの概略図である。

【図１６】図２の装置に内蔵されるエンコーダの概略図
である。

【図１７ないし図１９】図１６の各部を詳細に示す図で
ある。

【図２０】図２の装置に内蔵される出力バッファの概略
図である。

【図２１ないし図２６】図２０の各部を詳細に示す図で
ある。

【図２７】図２の装置に内蔵されるデコーダの概略図で
ある。

【図２８ないし図４０】図２７の各部を詳細に示す図で
ある。

【図４１】図２の装置に内蔵される縦モード・インジケ
ータ（ＶＭＩ）の概略図である。

【図４２および図４３】ＣＣＩＴＴ標準コードの表であ
る。

【図４４および図４５】図２７のデコーダに保存される
情報の表である。

【符号の説明】１０　　データ圧縮／解凍装置１２　　制御レジスタ１４　　アルゴリズミック・ステート・マシーン（ＡＳ
Ｍ）１６　　画素変化検出レジスタ（ＰＣＤＲ）１８　　ラ
ン・レングス・レジスタ２０　　エンコーダ２２　　出力バッファ２４　　デコーダ２６　　縦モードインジケータ（ＶＭＩ）２８　　ルー
プ・カウンタ３０　　インジケータ３２　　８フリップフロップ・レジスタ３４　　バッフ
ァ３６　　４ステージ・リップル・カウンタ３８　　ライ
ン幅レジスタ４０　　コントローラ４２〜４６　　画素変化検出レジスタ５０〜５２　　４ステージ・リップル・カウンタ５４　
　ルックアップ・テーブル５５〜５７　　ＥＲＯＭ６２　　パラレル入力／シリアル出力シフト・レジスタ
６４　　シリアル入力／パラレル出力シフト・レジスタ
６６　　カウントダウン・レジスタ６８　　ＡＳＭ７０　　インジケータ７２　　バッファ・フル・レジスタ７４　　デコーダ・ブロック７６，７８　　ＲＯＭ

Claims

【特許請求の範囲】

【請求項１】ファクシミリ装置用データ圧縮／解凍装置
（１０）であって：使用する特定の符号化方式を選択す
る制御レジスタ（１２）；前記制御レジスタ（１２）に
接続され、そこからスタート信号を受け取り、かつ装置
の別の素子に接続され、前記制御レジスタ（１２）で選
択された特定の符号化方式に従って装置のシーケンスと
タイミングとを制御するＡＳＭ（１４）；データ・バス
から画像データ信号を受け取るように接続された画素変
化検出レジスタ（１６）であって、画像データをシフト
して、画像データにおける各色変化を表す画素変化出力
信号を与える画素変化検出レジスタ（１６）；画素変化
出力信号に応答して、画素変化出力信号の各隣接対の間
の画素数を表すラン・レングス出力信号を与えるように
接続されたラン・レングスレジスタ（１８）；前記画素
変化検出レジスタ（１６）と前記ラン・レングス・レジ
スタ（１８）とを制御して、同時に動作させて、所要ラ
ン時間を短縮する前記ＡＳＭ（１４）；ラン・レングス
出力信号を受け取るように接続され，かつ制御レジスタ
（１２）で選択された特定の符号化方式に従って符号化
された出力信号を与えるように接続されたエンコーダ（
２０）；前記エンコーダ（２０）から符号化された出力
信号を受け取り、各バイトが所定のビット数を有するバ
イトに配列させるように接続された出力バッファ（２２
）；および前記制御レジスタ（１２）とＡＳＭ（１４）
とに接続され、その入力において２進コード・ワードを
受け取るデコーダ（２４）であって、受け取った２進コ
ード・ワードを画像データに変換する２進樹のノードを
保存している少なくとも１つのメモリ・デバイスを有す
るデコーダ（２４）；によって構成されることを特徴と
するファクシミリ装置用データ圧縮／解凍装置（１０）
。
【請求項２】ファクシミリ装置用データ圧縮装置（１０
）であって：使用する特定の符号化方式を選択する制御
レジスタ（１２）；前記制御レジスタ（１２）に接続さ
れ、そこからスタート信号を受け取り、かつ装置の別の
素子に接続され、前記制御レジスタ（１２）で選択され
た特定の符号化方式に従って装置のシーケンスとタイミ
ングとを制御するＡＳＭ（１４）；データ・バスから画
像データ信号を受け取るように接続された画素変化検出
レジスタ（１６）であって、画像データをシフトして、
画像データにおける各色変化を表す画素変化出力信号を
与える画素変化検出レジスタ（１６）；画素変化出力信
号に応答して、画素変化出力信号の各隣接対の間の画素
数を表すラン・レングス出力信号を与えるように接続さ
れたラン・レングスレジスタ（１８）；前記画素変化検
出レジスタ（１６）と前記ラン・レングス・レジスタ（
１８）とを制御して、同時に動作させて、所要ラン時間
を短縮する前記ＡＳＭ（１４）；ラン・レングス出力信
号を受け取るように接続され，かつ制御レジスタ（１２
）で選択された特定の符号化方式に従って符号化された
出力信号を与えるように接続されたエンコーダ（２０）
；および前記エンコーダ（２０）から符号化された出力
信号を受け取り、各バイトが所定のビット数を有するバ
イトに配列させるように接続された出力バッファ（２２
）；によって構成されることを特徴とするファクシミリ
装置用データ圧縮装置（１０）。
【請求項３】ファクシミリ装置用データ解凍装置（１０
）であって：装置の別の素子に結合され、装置のシーケ
ンスとタイミングとを制御する制御レジスタ（１２）お
よびＡＳＭ（１４）；および前記制御レジスタ（１２）
とＡＳＭ（１４）と接続され、その入力において２進コ
ード・ワードを受け取るデコーダ（２４）であって、受
け取った２進コード・ワードを画像データに変換する２
進樹のノードを保存している少なくとも１つのメモリ・
デバイスを有するデコーダ（２４）；によって構成され
ることを特徴とするファクシミリ装置用データ解凍装置
（１０）。