JPS6326588B2 - - Google Patents

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JPS6326588B2
JPS6326588B2 JP53057272A JP5727278A JPS6326588B2 JP S6326588 B2 JPS6326588 B2 JP S6326588B2 JP 53057272 A JP53057272 A JP 53057272A JP 5727278 A JP5727278 A JP 5727278A JP S6326588 B2 JPS6326588 B2 JP S6326588B2
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microprocessor
pixel
line
signal
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Mutsuo Ogawa
Eiichi Adachi
Hiroshi Hishida
Akira Konishi
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Original Assignee
Ricoh Co Ltd
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Publication date
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Description

【発明の詳細な説明】 本発明はフアクシミリ装置に係り、特にそのデ
ータ圧縮装置及びデータ再生装置部分の改良に関
する。
データ圧縮装置及びデータ再生装置はフアクシ
ミリ装置において画情報の伝送を行う際、伝送効
率を上げるために是非とも必要となるものであ
る。ところで、このデータ圧縮装置及びデータ再
生装置は読み取り装置から得られた画情報を伝送
速度に合せて、ランレングスに応じてコード化を
したり、またそのコード化データをデコードして
記録装置に送るなど、かなり複雑且つ高度の処理
を行わなければならない。
このデータ圧縮装置及びデータ再生装置を従来
は全て個々の機能を発揮する具体的な回路構成で
ハードワイヤード的に構成していた。
このためデータ圧縮装置及びデータ再生装置部
分の構成が複雑、高価となり、フアクシミリ装置
そのものを高価なものとする原因になつていた。
しかも一旦データ圧縮装置及びデータ再生装置
をハードワイヤード的に構成すると、コードテー
ブルの変更を簡単に行うことができなくなる。そ
の結果、異なるコードテーブルを採用したフアク
シミリ装置間の相互接続ができなくなり、フアク
シミリの有用性を損う原因にもなつていた。
本発明は、このような点に鑑みなされたもので
あつて、マイクロプロセツサを使用することによ
りデータ圧縮装置及びデータ再生装置の構成を単
純化し、且つ安価にすることによつて、フアクシ
ミリ装置のコストダウンを計ると共にフアクシミ
リ装置のフレキシビリテイを増すことを一つの目
的とするものである。
即ち、最近はマイクロプロセツサが非常に安価
に入手できるようになつたので、そのマイクロプ
ロセツサを一部品として使用することにより、フ
アクシミリ装置のコストダウン及び、コードテー
ブルの変更を容易にする等フアクシミリ装置のフ
レキシビリテイの増大を計ろうとするものであ
る。
このため、出願人は早期よりマイクロプロセツ
サのフアクシミリ装置への適用化を目指して来た
が、これ迄なかなか満足するものが得られなかつ
た。
その理由は、フアクシミリ装置におけるデータ
圧縮及びデータ再生処理速度がかなり高速である
のに対し、マイクロプロセツサの処理速度が割合
と低速であり、通常の状態では両者を適合させる
ことが困難なこと、そのため高速処理を行い得る
マイクロプロセツサを採用すれば良いが、そのよ
うにした場合には価格は高くなり、マイクロプロ
セツサを用いた意味がなくなる等の理由による。
即ち、これを今少し具体的に説明する。
例えば、スキヤナから得られる画情報をランレ
ングスに応じてコード化し、データ圧縮を行う場
合、１ラインが1728bitで構成されており、これ
をデータ圧縮装置に入れてコード化した結果、
17bitに圧縮されて取り出されたものと仮定する。
この圧縮された１ライン分17bitのデータを伝
送レートが例えば4800BPS（bit／sec）の伝送ラ
インを使用した場合に、これに圧縮データ処理速
度をマツチさせるには１ライン分のデータ圧縮処
理時間は17／4800sec即ち約3.5ｍsecとなる。こ
の結果、スキヤナから得られる1bitの画情報をデ
ータ圧縮のために使用出来る時間は3.5／1728ｍ
secとなり、1bit分の画情報には僅か約2μsecの処
理時間しか使用出来ないことになる。
このように、1bit当り2μsecの処理速度で、デ
ータ圧縮を行うために、1bit分の計数処理、その
1bit分の画素情報が白画素か黒画素かを判定する
判定処理、及びその1bitがラインの切れ目を表わ
す同期信号であるか否かの判定処理等を行う必要
がある。
これらの処理を全てマイクロプロセツサで行う
ようにすると非常に高速のマイクロプロセツサを
使用しなければならず、マイクロプロセツサが非
常に高価となりマイクロプロセツサを使用する意
味がなくなつてしまう。
即ち、マイクロプロセツサの秀れた点は、処理
速度は低速であるが、複雑、高度の処理を実行し
得る点にあり、この特性を活かして使用する分に
は非常に安価となるが処理速度の高速化を要求す
ると、とたんに価格が増大する。
このように、フアクシミリ装置では、高速処理
を必要とするデータ圧縮及びデータ再生処理が存
在するため、これらの処理と、低速処理に適した
マイクロプロセツサによる処理とのマツチングが
とれなかつたため、これ迄、マイクロプロセツサ
を使用したフアクシミリ装置が実現されなかつた
のである。
本発明では、マイクロプロセツサをフアクシミ
リ装置に適用するに当つて、上記のような難点を
克服して、低速マイクロプロセツサを使用して高
速のデータ処理を行うことのできるフアクシミリ
装置を提供することを主たる目的とする。
この目的を達成するために、本発明はデータ圧
縮装置及びデータ再生装置のうち、高速処理が必
要となる部分と、高速処理を必要としない部分に
分け、高速処理を必要とする部分はハードワイヤ
ードに構成しておき、高速処理を必要としない部
分をマイクロプロセツサで構成したことを第１の
特徴とする。
具体的にはフアクシミリ装置のデータ圧縮装置
部分を、読み取り装置からの画情報を一時記憶す
る部分、ランレングスを計数する部分、圧縮前の
ライン毎の境界を示す同期信号を検出する部分、
画素状態を検出する部分は個々にそれらの機能を
遂行する単体の回路で構成しておく一方、少なく
とも上記各部分から得られた信号に基づきランレ
ングスに応じてコード化を行う部分及びそのコー
ド化された情報をモデムに、その処理速度に合せ
て出力するためのバツフア機能部分をマイクロプ
ロセツサで構成したことを第２の特徴とする。
また更に、フアクシミリ装置のデータ再生装置
部分を、少なくとも受信したコード化データを一
時バツフアに記憶する機能部分、及びそのコード
化データから少なくとも画素数、ラインの切れ目
を示す同期信号、１画素毎の信号レベルを示す信
号を出力する部分をマイクロプロセツサで構成
し、マイクロプロセツサから出力された信号を受
信し、その信号に基づいて記録装置へ加える画情
報を再生する部分を具体的な回路でハードワイヤ
ードに構成したことを第３の特徴とする。
例えば、データ圧縮装置においては、前述の例
でデータ圧縮された後のデータは、これを伝送レ
ート4800BPSで伝送するため、1bit当り1/4800
sec、即ち約200μsecの割合でモデムに出力すれば
良い。
従つて、前述の如く2μsecの処理速度で圧縮さ
れたデータが今度は200μsecでモデムに出力する
ため、従来装置ではバツフアー装置を必要とした
が、本発明ではこの処理時間の差を積極的に利用
してバツフア機能をマイクロプロセツサに持たせ
ることにより、バツフア装置の省略とマイクロプ
ロセツサによる低速処理を可能としたものであ
る。
以下、本発明を先ずデータ圧縮を行う場合に適
用した例について、第１図乃至第２図を参照して
説明する。
第１図の構成及び作用を説明する前に、その概
略を説明すると、本発明を適用したため便宜上デ
ータ圧縮装置を４つの機能を有する構成部分に分
けた。
即ち、その１は、ラインバツフア部イで、主と
して２個のラインバツフア３Ａ，４Ａで構成さ
れ、読み取り装置（図示せず）からの画情報ａを
一時的にたくわえてコード化部の処理能力速度に
応じて、その画情報を読み出す部分である。その
２はマイクロプロセツサ入力部ロで、主としてラ
ンレングスカウンタ７Ａとランレングス読出し制
御回路６Ａとで構成され、ランレングス数、ライ
ン毎の切れ目を示す同期信号そのときの画情報の
レベル信号等をマイクロプロセツサに入力する部
分である。その３は、コード化部ハで、主として
マイクロプロセツサ８Ａで構成され、マイクロプ
ロセツサ８Ａに記憶されているコード化プログラ
ムに従つて、ランレングスに応じたコード化を行
う部分である。その４は、出力バツフア部ニで、
マイクロプロセツサ８Ａのメモリ領域を使い、コ
ード化されたデータを通常モデムクロツクに同期
してモデムに転送して出力するためバツフア機能
を有する部分である。
以上、便宜上４つに分けた機能部分のうち、イ
及びロの機能を達成する構成部分は高速処理を必
要とする部分であるため、ハードワイヤード的に
構成する。それに対し、ハ及びニの機能を達成す
る構成部分は複雑であるが低速処理が可能である
ことから、マイクロプロセツサを用いて構成し
た。
以下、その具体的構成及び動作を説明する。
第１図において、１Ａ及び２Ａはラインバツフ
ア３Ａ或は４Ａへの画情報の書き込み及びライン
バツフア３Ａ或は４Ａからの画情報の読み出しを
行うための書き込み制御回路及び読み出し制御回
路である。ラインバツフア３Ａ及び４Ａはそれぞ
れ１ライン分の画情報を一時記憶し得る容量を有
する。５Ａは読み出し制御回路２Ａから読み出さ
れる画情報を１画素毎にその画素情報が例えば白
画素であるか黒画素であるかを検出してその画素
状態即ち信号レベルをマイクロプロセツサ８に出
力すると共に、画素状態の変化点及び１ライン分
の画情報の切れ目（終了）を検出して、これを制
御回路６Ａに出力するための画素状態検出回路で
ある。制御回路６Ａははマイクロプロセツサ８Ａ
から読み取り開始指令を受けてランレングスカウ
ンタ７Ａをイニシヤライズすると共に、読み出し
制御回路２Ａに読み出し指令を与える一方、検出
回路５Ａからの画素状態変化信号を受けてランレ
ングスカウンタ７Ａの計数動作停止する。また制
御回路６Ａはカウンタ７Ａの計数動作が停止した
時点で、マイクロプロセツサ８Ａに準備完了信号
を加えると共に、検出器５Ａで１ラインの切れ目
を示す同期信号を検出したとき、この同期信号を
マイクロプロセツサ８Ａに加える。
ランレングスカウンタ７Ａは１つのランレング
スをカウントする毎にそのカウント値をマイクロ
プロセツサ８Ａへ加える。
マイクロプロセツサ８Ａは中央処理ユニツト、
リード・オンリ・メモリROM、ランダム・アク
セス・メモリRAM等から成り、ROMに予め記
憶されているプログラムに基づき、入出力ポート
９Ａに入力される信号に応じて、ランレングスを
コード化する。コード化したデータはRAMの一
部１０Ａに格納する。このメモリ部分１０Ａは、
後述するようにコード化したデータが順次所定の
番地記憶場所に記憶されていく一方、順次モデム
側に出力するため、記憶場所を循環使用するよう
に構成され、高速書き込み低速読み出し可能な出
力バツフアの機能を発揮する。
コード化された圧縮データは循環メモリ部分１
０Ａから入出力ポート１１Ａを介してPS変換器
１２Ａに並列的に出力される。
PS変換器１２Ａは、この並列に入力された圧
縮データをモデムクロツクCLK３でモデム（図
示せず）に1bitづつ直列に出力する。
このPS変換器１２Ａは必ずしも設ける必要は
なく、マイクロプロセツサ８Ａから直接モデムに
圧縮データを直列に出力するようにしても良い。
尚、書き込み、及び読み出し用クロツクのうち
クロツクCLK１，CLK２はモデムクロツクCLK
３に比べて、例えば100倍もの発生周期の異なる
高速のクロツクである。
次にその動作を説明する。
読み取り装置（図示せず）からの画情報ａは書
き込み制御回路１Ａにより１ライン毎にラインバ
ツフア３Ａ或はラインバツフア４Ａ交互に、書き
込みクロツクCLK１に同期して書き込まれる。
マイクロプロセツサから動作開始指令ｅが制御
回路６Ａに加えられると、制御回路６Ａはランレ
ングスカウンタ７Ａに信号ｆを加えてカウンタ７
Ａを初期状態にイニシヤライズすると同時に、読
み出し制御回路２Ａに読み出し開始信号ｇを加え
て、読み出しを開始させる。
読み出し制御回路２Ａは最初に書き込みが終了
した方のラインバツフアを選択して画情報a2或は
a4を画素状態検出回路５Ａに出力する。
これと同時に読み出し制御回路２Ａは、１ライ
ン分の画情報の読み出しが終了したこと、及びラ
インバツフア３Ａ及び４Ａの少なくとも一方が満
杯（FULL）状態になつたことを書き込み制御回
路１Ａに知らせる。この信号に基づいて書き込み
制御回路１Ａはラインバツフアへの画情報の書き
込み開始及び停止制御を行う。
読み出し制御回路２Ａから取り出された画情報
a5は画素状態検出器５Ａで順次１画素毎に、その
画素が、例えば白画素を表わすものであるか或は
黒画素を表わすものであるか、その状態を検出し
て画素状態信号ｂをマイクロプロセツサ８Ａに出
力すると同時に、その画素状態変化信号Ｃ例えば
白画素から黒画素に変つたとき発生する変化信号
Ｃ及び１ライン毎の切れ目で発生する同期信号ｄ
を制御回路６Ａに加える。
ランレングスカウンタ７ＡはクロツクCLK２
を計数することにより、検出器５Ａを通過する画
素数を計数して、ランレングス値を求める。即
ち、検出器５Ａを通過する画素の画素状態が例え
ば白から黒に変化したとき、制御回路６Ａはこの
変化信号ｃに応じて計数停止指令ｈをランレング
スカウンタ７Ａに加えて、カウンタ７Ａの計数動
作を停止する。これと同時に制御回路６Ａは準備
完了信号ｉをマイクロプロセツサ８Ａに加える。
マイクロプロセツサ８Ａは準備完了信号ｉを受
けとると、入出力ポート９Ａからそのときの画素
状態信号ｂ、ランレングス値ｊを取り込み、再び
動作開始指令ｅを制御回路６Ａに加えることによ
り、次のランレングス値を求める動作を開始す
る。以下同様の動作を繰り返し、検出器５Ａがラ
インの切れ目を示す同期信号ｄを検出したときに
は、その信号に基づいてライン信号ｋをマイクロ
プロセツサ８Ａに加える。
マイクロプロセツサ８Ａ内部には、そのメモリ
RAMの一部に循環使用するメモリ部１０Ａを構
成しておき、モデムクロツク等の圧縮データを送
出するクロツクに速度を適合させるため、出力バ
ツフア１０Ａをソフト的に形成させておく。
即ち、第２図に示す如く、圧縮データの記憶場
所をエンドレスに構成しておき、圧縮データが作
り出される毎にその書き込みアドレスをＩ、Ｉ＋
１、Ｉ＋２、……と順次指定して行く。また読み
出しはPS変換回路１２Ａからのデータ要求信号
ｌに基づいて、第４図に示すプログラムに従つて
順次その読み出しアドレスをＪ、Ｊ＋１、Ｊ＋
２、……と選択して行く。尚、読み出しアドレス
指定が書き込みアドレス指定を追い越さないよう
に制御することは勿論である。
マイクロプロセツサ８Ａではデータ圧縮モード
になると直ちに第３図に示すコード化プログラム
が実行される。
即ち、プログラムステツプS1でマイクロプロ
セツサ８Ａに準備完了信号ｉが入力されているか
否かを判断し、準備完了信号ｉが入力される迄判
断ステツプS1を繰り返す。準備完了信号ｉが入
力されると、ステツプS2に移行して１ライン毎
の境界を示すライン信号ｋが入力されているか否
か判断する。ライン信号ｋが入力されてない状態
ではステツプS3に移行して、先にランレングス
カウンタ７Ａから得られたランレングス値ｊ及び
検出器５Ａから与えられるその時の画素状態信号
ｂを読み込む。次いでステツプS4で動作開始指
令ｅを制御回路６Ａに出力すると共に、ステツプ
S5でランレングスのコード化を行う。このコー
ド化したデータは、次にステツプS6で循環メモ
リ部１０に書き込み可能であるか否か、即ち出力
バツフア部１０Ａが満杯（FULL）状態であるか
否かを判断する。もし判断結果で出力バツフア部
１０ＡがFULL状態で書き込み場所が空いていな
い場合には書き込み可能になるまでステツプS6
に待機する。一方出力バツフア部１０Ａが空いて
いる場合には直ちにステツプS7で、そのコード
化データを順次指定されるアドレスに従つて、所
定の記憶場所に順次記憶して行く。出力バツフア
部１０Ａへの書込みが完了すると再びステツプ
S1に戻つて、次の準備完了信号ｉを受け入れる
ために待機する。
以上のプログラムステツプ繰り返すことによ
り、次々とランレングスをコード化し、その圧縮
したデータを出力バツフア部１０Ａへ書き込んで
行き、１ライン分のデータ圧縮が行われ、次のラ
インとの境界を示すライン信号ｋがマイクロプロ
セツサ８Ａに入力すると、プログラムステツプは
判断ステツプS2からステツプＳ８に分岐する。
ステツプS8は制御回路６Ａに動作開始指令ｅを
出力すると共にステツプS9で圧縮された１ライ
ン分のデータ語数を一定にするため補充（FILL）
bitを作成する。その後、ステツプS10でライン同
期コード作成してステツプS11に移行する。ステ
ツプS11では、データ圧縮モードが終了か否かを
判断して終了していなければ再びステツプS6を
経て、ステツプS7でFILLbit及び同期コードを出
力バツフア部１０Ａへ書き込んだ後、再度ステツ
プS1に戻る。
この結果、１ライン毎の圧縮データが順次出力
バツフア１０Ａへ取り出されて、原稿走査が終了
するとデータ圧縮モードが終了したことをステツ
プS11で判断し、ステツプS12に移行して、コー
ド化データの終りを示すRTCコードを作成して
これを出力バツフア部１０Ａに出力し、この出力
バツフアに書き込まれたデータが全てマイクロプ
ロセツサ１２Ａからモデム側に出力されたとき、
ステツプS13を経てプログラムを全て終了する。
このようにしてマイクロプロセツサ８Ａで圧縮
されたデータは、次いで入出力ポート１１Ａを経
て並列的にPS変換器１２Ａに移される。このと
き、PS変換器１２Ａの容量は出力バツフア部１
０Ａの各アドレスに記憶される容量と同一に構成
しておく。例えば、出力バツフア部の各アドレス
記憶容量が8bitであれば、PS変換器１２Ａの記
憶容量も8bitで構成する。
PS変換器に並列に取り出されたデータは、次
いで第４図に示すプログラムで、モデムクロツク
CLK３に同期して1bitづつモデム（図示せず）に
直列に変換されて出力される。
PS変換器１２Ａに入力されたデータが全てモ
デムに出力されると、データ要求信号ｌがマイク
ロプロセツサ８Ａに入力し、次のアドレスで指定
されるデータをPS変換器１２Ａに並列的に取り
込む。
このようにデータ要求信号ｌはPS変換器１２
Ａのデータが全て出力される毎に間欠的に発生す
るので、モデムへのデータ送出と、マイクロプロ
セツサ８Ａでのコード化処理とを時間的に独立し
て行うことができ、マイクロプロセツサ８Ａのソ
フト的な設計が容易になる。
即ち、第３図に示したコード化プログラムを実
行している段階でデータ要求信号ｌが入力される
と、コード化プログラムに割込みをかけ、第４図
に示す出力バツフア部１０ＡからPS変換器１２
へデータを出力する処理を行つた後、再び第３図
のコード化プログラムに戻つてそのプログラムを
実行することにより、コード化プログラムと出力
処理プログラムを分離して設計できる。
尚、モデムクロツクCLK３は先にも述べた通
りかなり低速なので、PS変換器１２Ａを省略し
て、マイクロプロセツサ８Ａから直接データを直
列にモデムに出力することが可能である。
以上はフアクシミリ装置の送信例におけるデー
タ圧縮装置に関する説明であるが、次に本発明を
受信側におけるデータ再生装置に適用した例につ
いて第５図乃至第８図を参照して説明する。
第５図の具体的構成及び動作を説明する前にそ
の概略を説明する。
データ再生装置は、本発明を適用したために便
宜上４つの機能を表わす構成部分に分けた。
即ち、その１は入力バツフア部ホで、主とし
て、モデムからのデータを並例状態に変換してマ
イクロプロセツサに入力するためのPS変換器１
２Ｂ及びマイクロプロセツサ８Ｂで構成され、モ
デムから通常モデムクロツクで直列に入力される
コード化データをマイクロプロセツサで断続的な
デコード処理を可能とするため一時記憶する部分
である。その２はデコード部ヘで、マイクロプロ
セツサ８Ｂで構成され、圧縮コードをデコードし
画素カウンタ７Ｂに出力する部分である。その３
は出力処理部トで、主として画素カウンタ７Ｂ及
び制御回路６Ｂで構成され、マイクロプロセツサ
８Ｂからの出力に基づいて、デコードした画素情
報をラインバツフアに出力する部分である。その
４はラインバツフア部チで画素発生カウンタより
発生された画素情報を記録装置（図示せず）に同
期をとつて出力するため１ライン分の画情報を貯
える部分である。
従つて、上記４つの機能を行う構成部分のうち
ホ及びヘは低速処理が可能なため、これをマイク
ロプロセツサで処理し、ト及びチの機能部分は高
速処理が必要なので、これをハードワイヤードに
構成する。
次に、第５図の構成について説明する。
図で、ラインバツフア３Ｂ，４Ｂ、画素カウン
タ７Ｂ、マイクロプロセツサ８Ｂ、PS変換器１
２Ｂの構造自体は夫々先の第１図で説明したライ
ンバツワア３Ａ，４Ａ、ランレングスカウンタ７
Ａ、マイクロプロセツサ８Ａ、PS変換器１２Ａ
の構造と同一のため、データ再生装置のために特
別の構成を別に設ける必要はなく、各部の入出力
状態を切換えるだけで、データ圧縮装置における
構成をそのまま利用、することが可能になる。
次にその動作を更に第６図乃至第８図を参照し
て説明する。
モデムから入力される直列コード化データｎは
SP変換器１２ＢにモデムクロツクCLK３に同期
して入力され、そこで、マイクロプロセツサ８Ｂ
で処理する所定ビツト数単位の並列データに変換
される。例えば、マイクロプロセツサ８Ｂが8bit
単位で情報の処理を行うものであれば、SP変換
器１２Ｂでは8bit分のデータが蓄積されたとき、
マイクロプロセツサ８Ｂにデータ入力要求信号０
を出力する。マイクロプロセツサ８Ｂ側では、こ
の信号０が入力されると後述するデコードプログ
ラムに割込みをかけ、8bitの並列データを入力バ
ツフア部１０Ｂに貯える。
入力バツフア部１０Ｂは、第１図のデータ圧縮
装置で述べた出力バツフア部１０Ａに相当するも
ので、マイクロプロセツサ８Ｂ内部のランダム・
アクセス・メモリRAMの一部を第６図に示す如
く循環的に使用する如く構成する。
即ち、データ入力要求信号０が入力されて、デ
コードプログラムに割り込みがかけられると第７
図に示す処理プログラムが実行され、その以前に
入力されたデータ入力要求信号０により指定され
たアドレスにSP変換器に蓄積された１つのパラ
レルデータを書き込み、その後指定アドレスを１
つインクリメントして再びデコードプログラムに
戻る。
このような動作を、SP変換器２Ｂに１つの並
列データが蓄積される毎に繰り返し、第６図に示
す如くデータを順次アドレスＩ、Ｉ＋１、Ｉ＋２
……で示される記憶場所に記憶して行く。
入力バツフア部１０Ｂに入力されたデータは第
８図に示されるデコードプログラムによつて出力
される。
即ち、入力バツフア部１０Ｂにコード化データ
が書き込まれ、制御回路６Ｂから準備完了信号ｓ
がマイクロプロセツサ８Ｂに与えられると、直ち
にそのデコードにとりかかる。ステツプS22でコ
ードが見つかるとマイクロプロセツサ８Ｂは、そ
の時の画情報が例えば白か黒か、その画素状態信
号ｑを発生すると同時に、画素カウンタ７Ｂにそ
の時の画素数ｒを設定する。
マイクロプロセツサ８Ｂから動作開始指令信号
ｔが出力すると、画素発生カウンタ７Ｂに設定し
た画素数のパルスｕがクロツクパルスCLK２に
同期して発生する。この間、制御回路６Ｂから書
き込み制御回路２Ｂに制御信号ｖを送つて、画素
状態信号ｑで指定される例えば白或は黒を表わす
画素を書き込みクロツクCLK２に同期して、画
素発生カウンタ７Ｂに設定された画素数だけライ
ンバツフア３Ｂ或は４Ｂに書き込む。画素発生カ
ウンタ７Ｂから、そこに設定してある画素数分の
パルスｕが発生終了すると、制御信号ｖによつ
て、ラインバツフア３Ｂ或は４Ｂへの画素情報の
書き込みを停止すると同時に、再び準備完了信号
ｓをマイクロプロセツサ８Ｂに送つて、次のデコ
ード出力を要求する。
マイクロプロセツサ８Ｂは準備完了信号ｓに応
じて第６図に示すように入力バツフア部１０Ｂか
らコード化データを順次Ｊ、Ｊ＋１、Ｊ＋２……
で指定されるアドレスに応じて取り出し、これを
デコードする。
このようにして、次々とデコードされた画情報
をラインバツフア３Ｂ或は４Ｂに書き込んでいつ
て、やがて１ライン分の境界を表わす同期コード
が入力バツフア１０Ｂから取り出されたときは、
ステツプS25で今迄取り出されたデータにエラー
があるか否かを判断して、エラーが無ければライ
ン同期信号ｗを制御回路６Ｂに出力する。制御回
路６Ｂは、それに応じて制御信号ｖを書き込み制
御回路２Ｂ及び読み出し制御回路１Ｂに送り、今
迄書き込みを行つていた方のラインバツフアを今
度は読み出した切換え、また今迄読み出しを行つ
ていた方のラインバツフアを書き込みに切換え
る。
一方、ステツプS25でデータにエラーがあつた
場合には、ライン同期信号ｗ及びエラー信号ｘを
制御回路６Ｂに出力し、エラーを含む１ライン分
の画情報をそのままラインバツフアから記録装置
（図示せず）に出力し、記録装置で所定のエラー
処理を行うようにする。このエラー処理について
は本願と直接関係がないので説明は省略する。
なお、第６図で、メモリを循環的に使用する如
く構成された入力バツフア部１０Ｂへの書き込み
速度とそこからの読み出し速度は、前述の出力バ
ツフア部１０Ａにおける場合と同様に制御する。
以上の記載の通り、本発明によれば、データ圧
縮及びデータ再生を行うフアクシミリ装置におい
て、高速処理が必要となる機能部分と、高速処理
を必要としない機能部分に分け、高速処理が要求
される機能部分はハードワイヤードに構成し、高
速処理が要求されない機能部分はマイクロプロセ
ツサで構成したので、データ圧縮処理を行う場合
と、データ再生処理を行う場合で共用し得る構成
部分が増し、その結果フアクシミリ装置の構成が
非常にコンパクトになり、且つバツフア機能をマ
イクロプロセツサに持たすようにしたので、高価
なバツフアが不要となり、しかも使用するマイク
ロプロセツサは価格の安い低速のもので良いので
非常に経済的なフアクシミリ装置を実現し得る等
の秀れた作用効果を奏する。
【図面の簡単な説明】
第１図は本発明の一実施例に係るデータ圧縮装
置の概略ブロツク構成図、第２図は第１図におけ
る出力バツフア部１０Ａの構成を説明するためメ
モリ部分構成図、第３図は第１図におけるマイク
ロプロセツサ８Ａで実行されるプログラムのフロ
ーチヤート、第４図は第１図の出力バツフア部１
０Ａからのデータ出力フローチヤート、第５図は
本発明の実施例に係るデータ再生装置の概略ブロ
ツク構成図、第６図は第５図における入力バツフ
ア部１０Ｂの構成を説明するための部分構成図、
第７図は第５図における入力バツフア部１０Ｂへ
のデータ入力フローチヤート、第８図は第５図に
おけるマイクロプロセツサ８Ｂで実行されるプロ
グラムのフローチヤート。 １Ａ，２Ｂ……書き込み制御回路、１Ｂ，２Ａ
……読み出し制御回路、３Ａ，３Ｂ，４Ａ，４Ｂ
……ラインバツフア、５Ａ……画素状態検出器、
６Ａ，６Ｂ……制御回路、７Ａ……ランレングス
カウンタ、７Ｂ……画素カウンタ、８Ａ，８Ｂ…
…マイクロプロセツサ、９Ａ，９Ｂ，１１Ａ，１
１Ｂ……入出力ポート、１０Ａ，１０Ｂ……入出
力バツフア、１２Ａ……PS変換器、１２Ｂ……
SP変換器。

Claims (1)

    【特許請求の範囲】
  1. １ データ圧縮及びデータ再生を行うフアクシミ
    リ装置において、データ圧縮装置部分のうち、読
    み取り装置からの画情報を一時記憶する機能部
    分、ランレングスを計数する機能部分、ライン毎
    の境界を示す同期信号を検出する機能部分、画素
    状態を検出する機能部分を個々にそれらの機能を
    遂行する単体の回路でハードワイヤードに構成す
    る一方、少なくとも上記各部分から得られた信号
    に基づきランレングスに応じてコード化を行う機
    能部分及び該コード化された情報をモデムにその
    処理速度に合せて出力するためのバツフア機能部
    分をマイクロプロセツサで構成すると共に、デー
    タ再生装置部分のうち、少なくとも受信したコー
    ド化データを一時バツフアに記憶する機能部分、
    及び上記コード化データから少なくとも画素数、
    ラインの切れ目を示す同期信号、１画素毎の信号
    レベルを示す信号を出力する部分をマイクロプロ
    セツサで構成し、マイクロプロセツサから出力さ
    れた信号を受信し、その信号に基づいて記録装置
    へ加える画情報を再生する部分をハードワイヤー
    ドに構成したことを特徴とするフアクシミリ装
    置。
JP5727278A 1978-05-15 1978-05-15 Facsimile device Granted JPS55606A (en)

Priority Applications (2)

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JPS55606A (en) 1980-01-07
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DE2919561C2 (de) 1982-04-15

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